JPS6273362A - デマンド転送回路 - Google Patents
デマンド転送回路Info
- Publication number
- JPS6273362A JPS6273362A JP21301885A JP21301885A JPS6273362A JP S6273362 A JPS6273362 A JP S6273362A JP 21301885 A JP21301885 A JP 21301885A JP 21301885 A JP21301885 A JP 21301885A JP S6273362 A JPS6273362 A JP S6273362A
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- JP
- Japan
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- signal
- data
- transfer
- circuit
- latch circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ファーストイン・ファースアウト形（以下ＦｉＦｏ形と
云う）バッファメモリにラッチ回路とタイミング制御回
路を付加することにより確実且つ高速度で上位装置から
の連続するバイトデータを下位装置へ転送する。
云う）バッファメモリにラッチ回路とタイミング制御回
路を付加することにより確実且つ高速度で上位装置から
の連続するバイトデータを下位装置へ転送する。
本発明はディジタル伝送装置に於ける上位装置から下位
装置へのデマンド転送に関するものである。
装置へのデマンド転送に関するものである。
従来上位装置から下位装置へＤＭＡ転送する場合には■
シングル転送、■デマンド転送、及び■ブロック転送等
の方法がある。
シングル転送、■デマンド転送、及び■ブロック転送等
の方法がある。
シングル転送は１バイト転送後必ず他のバスマスクにバ
スを明は渡す方法であり、デマンド転送はＩｌｏからの
要求がある限り転送を行う方法であり、又ブロック転送
は一つの要求が来るとデータ転送が総て終わる迄バスを
明は渡さない方法である。
スを明は渡す方法であり、デマンド転送はＩｌｏからの
要求がある限り転送を行う方法であり、又ブロック転送
は一つの要求が来るとデータ転送が総て終わる迄バスを
明は渡さない方法である。
然しなから従来のＤＭＡ転送ではＤＭＡ装置が直接バス
に接続されており、上位装置からＤＲＥＱ信号（ＤＭＡ
要求信号）が来るとＤＭＡ装置はＤＡＣＫ信号を出し、
上位装置はＤＡＣＫ信号を受けるとＤＲＥＱ信号を下げ
てデータ転送を開始し、データ転送が終わると再びＤＲ
ＥＱ信号を上げて次のデータ転送を行おうとしても他装
置から既にＤＲＥＱ信号が出ている時はデータ転送が出
来ない。
に接続されており、上位装置からＤＲＥＱ信号（ＤＭＡ
要求信号）が来るとＤＭＡ装置はＤＡＣＫ信号を出し、
上位装置はＤＡＣＫ信号を受けるとＤＲＥＱ信号を下げ
てデータ転送を開始し、データ転送が終わると再びＤＲ
ＥＱ信号を上げて次のデータ転送を行おうとしても他装
置から既にＤＲＥＱ信号が出ている時はデータ転送が出
来ない。
従ってシングル転送と同様な状態になり、大変非能率で
あると云う欠点があった。
あると云う欠点があった。
本発明の目的は上位装置と下位装置間のデータ転送をＤ
ＭＡ形式で連続して高速に転送する為の回路を提供する
ことである。
ＭＡ形式で連続して高速に転送する為の回路を提供する
ことである。
上記問題点は第１図に示す様にＦｉＦｏ形バッファメモ
リ１にラッチ回路２とタイミング制御回路４を付加した
デマンド転送回路を構成し、上位装置からのバイトデー
タをＦｉＦｏ形バッファメモリｌに入力し、タイミング
制御回路４の規定するタイミングにより前記データをＦ
ｉＦｏ形バッファメモリ１を経由してラッチ回路２へ移
し、ラッチ回路２出力を下位装置へ転送することにより
解決される。
リ１にラッチ回路２とタイミング制御回路４を付加した
デマンド転送回路を構成し、上位装置からのバイトデー
タをＦｉＦｏ形バッファメモリｌに入力し、タイミング
制御回路４の規定するタイミングにより前記データをＦ
ｉＦｏ形バッファメモリ１を経由してラッチ回路２へ移
し、ラッチ回路２出力を下位装置へ転送することにより
解決される。
本発明に依ると外部にラッチ回路とタイミング制御部を
設けることにより、下位装置が確実に受は入れ態勢に入
った後に連続してデータ転送を行うため、従来方式に比
しデータ転送を連続して高速に転送出来ると云う効果が
生まれる。
設けることにより、下位装置が確実に受は入れ態勢に入
った後に連続してデータ転送を行うため、従来方式に比
しデータ転送を連続して高速に転送出来ると云う効果が
生まれる。
第１図は本発明に依るデマンド転送回路の一実施例を示
す図である。
す図である。
図中、１はＦｉＦｏ形バッファメモリ、２は８ビツトラ
ッチ回路、３はメモリ、４はタイミング制御回路である
。
ッチ回路、３はメモリ、４はタイミング制御回路である
。
以下図に従って本発明の詳細な説明する。
デマンド転送を行う時に連続して送られて来るバイトデ
ータを確実にラッチして下位装置へ転送出来る様にする
ため本発明に依るデマンド転送回路は第１図に示す様に
ＦｉＦｏ形バッファメモリ１．８ビツトラッチ回路２、
メモリ３、及びタイミング制御回路４から構成される。
ータを確実にラッチして下位装置へ転送出来る様にする
ため本発明に依るデマンド転送回路は第１図に示す様に
ＦｉＦｏ形バッファメモリ１．８ビツトラッチ回路２、
メモリ３、及びタイミング制御回路４から構成される。
又ＡＯＫＯＲ信号路クリア信号であり、ＡＯＫＯＲ信号
装置内で作成され、上位装置へ転送する信号で、上位装
置は此のＡＯＫＯＲ信号信するとデータの転送を開始す
る。ＭＲＱ信号は下位装置からのデータ転送要求信号、
ＭＯＫＯＲ信号位装置への応答信号、ＩＲ傷信号入力レ
ディー信号、ＳＩはシフト入力信号、ＯＲは出力レディ
ー信号、ＳＯはシフト出力信号、ＤＲＥＱはＤＭＡ要求
信号、ＥＮはイネーブル信号である。
装置内で作成され、上位装置へ転送する信号で、上位装
置は此のＡＯＫＯＲ信号信するとデータの転送を開始す
る。ＭＲＱ信号は下位装置からのデータ転送要求信号、
ＭＯＫＯＲ信号位装置への応答信号、ＩＲ傷信号入力レ
ディー信号、ＳＩはシフト入力信号、ＯＲは出力レディ
ー信号、ＳＯはシフト出力信号、ＤＲＥＱはＤＭＡ要求
信号、ＥＮはイネーブル信号である。
上位装置から本発明に依るデマンド転送回路へロックＣ
ＬＫ、ＭＲＱ（８号、コマンド（リード・ライト）の信
号が規定のタイミングで送られて来る。尚データはＭＲ
Ｑ信号に同期したタイミングでバイト転送される。
ＬＫ、ＭＲＱ（８号、コマンド（リード・ライト）の信
号が規定のタイミングで送られて来る。尚データはＭＲ
Ｑ信号に同期したタイミングでバイト転送される。
ＦｉＦｏ形のバッファメモリ１のＩＲ傷信号ＳＩ倍信号
“Ｈ”で第１ビツトロケーシヨンにデータが入力され、
ＩＲ傷信号ｓｒ倍信号“Ｌ”へ変わると第２ビツトロケ
ーシツンに転送され、最終ビットロケーションまで自動
的に転送される。
“Ｈ”で第１ビツトロケーシヨンにデータが入力され、
ＩＲ傷信号ｓｒ倍信号“Ｌ”へ変わると第２ビツトロケ
ーシツンに転送され、最終ビットロケーションまで自動
的に転送される。
データが最終ビットロケーションに転送されると、ＯＲ
信号は“Ｈ”となり、データがＱＯ〜Ｑ７に達したこと
を示し、ＯＲとＳＯ大入力“Ｈ”となった所でデータ出
力を行う。
信号は“Ｈ”となり、データがＱＯ〜Ｑ７に達したこと
を示し、ＯＲとＳＯ大入力“Ｈ”となった所でデータ出
力を行う。
内部動作は以上の様に行われるが、連続したデータを順
次入力するためにタイミング制御回路４でタイミングを
制御してＭＯＫＯＲ信号ＲＥＱ信号を出力することによ
り、下位装置のリード・ライト条件が満足した所でデー
タを出力する。
次入力するためにタイミング制御回路４でタイミングを
制御してＭＯＫＯＲ信号ＲＥＱ信号を出力することによ
り、下位装置のリード・ライト条件が満足した所でデー
タを出力する。
ＦｉＦｏ形のバッファメモリ１の最終データが−Ｈ８ピ
ントラッチ回路２にラッチされ、８ビツトラッチ回路２
から出力されると共に新しい最終データが再び８ビツト
ラッチ回路２にラッチされ、タイミング制御回路４が此
の動作の繰り返しを制御することによりデマンド転送を
確実に行うことが出来る。尚バッファメモリ３はデータ
方向制御に用いられる。
ントラッチ回路２にラッチされ、８ビツトラッチ回路２
から出力されると共に新しい最終データが再び８ビツト
ラッチ回路２にラッチされ、タイミング制御回路４が此
の動作の繰り返しを制御することによりデマンド転送を
確実に行うことが出来る。尚バッファメモリ３はデータ
方向制御に用いられる。
第２図は上記動作のタイミングを示す。
第２図（ａ）はクロックＣＬＫ。
（ｂ）はＡＯＫＯＲ信
号Ｃ）はＭＲＱ信号、
（ｄ）はメモリｌの入力データ、
（ｅ）はＭＯＫＯＲ信
号ｆ）はＴＲ信号、
（川はｓｒ傷信号
（ｈ）はＯＲ信号、
（１）はメモリ１の出力、
０１はＳＯ倍信号
（ｋ）はコマンド（リード・ライト）、（１）はＤＲＥ
Ｑ信号、 （ホ）はＥＮ信号である。
Ｑ信号、 （ホ）はＥＮ信号である。
図示する様なタイミングでＡＯＫ信号送出後、ＭＲＱ信
号、データが入力されると、タイミング制御回路４に於
いて夫々ＭＯＫ信号、ＩＲ入力信号、３１人力信号、Ｏ
Ｒ入力信号、ＳＯ入力信号、ＥＮ人力信号、ＤＲＥＱ制
御信号が作成される。
号、データが入力されると、タイミング制御回路４に於
いて夫々ＭＯＫ信号、ＩＲ入力信号、３１人力信号、Ｏ
Ｒ入力信号、ＳＯ入力信号、ＥＮ人力信号、ＤＲＥＱ制
御信号が作成される。
ＤＡＴ−Ａがメモリ■に入力され、ＴＲ信号、Ｓ１信号
により最終ビットロケーションであるＱ出力迄シフトさ
れる。
により最終ビットロケーションであるＱ出力迄シフトさ
れる。
ＳＯ＝“Ｈ′″、ＥＮ＝“Ｌ”のタイミングでＤＡＴ−
Ａが８ビツトラッチ回路２ヘラッチされ、コマンド（Ｑ
Ｃ入力）の立下りでＤＡＴは外部へ出力される。ＤＡＴ
−Ｂも同様に行われるが、コマンドが直ぐ立下ってもＤ
ＡＴ−Ｂを確実に出力することが可能であり、転送速度
が改善され、確実にデータ転送出来る。
Ａが８ビツトラッチ回路２ヘラッチされ、コマンド（Ｑ
Ｃ入力）の立下りでＤＡＴは外部へ出力される。ＤＡＴ
−Ｂも同様に行われるが、コマンドが直ぐ立下ってもＤ
ＡＴ−Ｂを確実に出力することが可能であり、転送速度
が改善され、確実にデータ転送出来る。
以上詳細に説明した様に本発明によれば、外部ラッチ回
路とタイミング制御回路を設けることにより下位装置が
確実にデータを受は入れられる状態に入ってからＤＭＡ
転送を行うので、連続するバイトデータを確実且つ高速
度で転送出来ると云う大きい効果がある。
路とタイミング制御回路を設けることにより下位装置が
確実にデータを受は入れられる状態に入ってからＤＭＡ
転送を行うので、連続するバイトデータを確実且つ高速
度で転送出来ると云う大きい効果がある。
第１図は本発明に依るデマンド転送回路の一実施例を示
す図である。 第２図は上記動作のタイミングを示す。 図中、１はＦｉＦｏ形バッファメモリ、２は８ビツトラ
ッチ回路、３はメモリ、４はタイミング制御回路である
。 、＃−哨シ四月１４るす“マン）ｋ送−旧訳シの一部檀
址例亭１ 図
す図である。 第２図は上記動作のタイミングを示す。 図中、１はＦｉＦｏ形バッファメモリ、２は８ビツトラ
ッチ回路、３はメモリ、４はタイミング制御回路である
。 、＃−哨シ四月１４るす“マン）ｋ送−旧訳シの一部檀
址例亭１ 図
Claims (1)
- 【特許請求の範囲】 ファーストイン・ファースアウト形バッファメモリ（１
）にラッチ回路（２）とタイミング制御回路（４）を付
加することにより、 上位装置からのバイトデータを該ファーストイン・ファ
ースアウト形バッファメモリ（１）に入力し、該タイミ
ング制御回路（４）の規定するタイミングにより前記デ
ータを該ファーストイン・ファースアウト形バッファメ
モリ（１）を経由して該ラッチ回路（２）へ移し、 該ラッチ回路（２）出力を下位装置へ転送することを特
徴とするデマンド転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21301885A JPS6273362A (ja) | 1985-09-26 | 1985-09-26 | デマンド転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21301885A JPS6273362A (ja) | 1985-09-26 | 1985-09-26 | デマンド転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273362A true JPS6273362A (ja) | 1987-04-04 |
Family
ID=16632137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21301885A Pending JPS6273362A (ja) | 1985-09-26 | 1985-09-26 | デマンド転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346034A (ja) * | 1989-07-14 | 1991-02-27 | Nec Corp | 情報処理システム |
| JPH03206528A (ja) * | 1989-11-30 | 1991-09-09 | Nec Corp | 情報処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118132A (en) * | 1980-02-25 | 1981-09-17 | Meidensha Electric Mfg Co Ltd | Dma data transferring system |
-
1985
- 1985-09-26 JP JP21301885A patent/JPS6273362A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118132A (en) * | 1980-02-25 | 1981-09-17 | Meidensha Electric Mfg Co Ltd | Dma data transferring system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346034A (ja) * | 1989-07-14 | 1991-02-27 | Nec Corp | 情報処理システム |
| JPH03206528A (ja) * | 1989-11-30 | 1991-09-09 | Nec Corp | 情報処理システム |
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