CN109800193B - 一种ahb总线访问片上sram的桥接装置 - Google Patents
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Abstract
本发明公开了一种AHB总线访问片上SRAM的桥接装置，属于SoC设计中数据高速处理领域。所述的桥接装置包括AHB转常用从机接口单元和控制数据存储模块，所述的AHB转常用从机接口单元将AHB信号转化为常用从机接口信号与控制数据存储模块和SRAM相连；所述的控制数据存储模块将写操作的控制信号和数据信号寄存，传递给SRAM，并对写后读的信号进行处理。当出现写后读的情况时，通过桥接装置的处理，优先保证读操作的进行，不会被阻塞，写操作的数据和控制信号暂时缓存在寄存器中，就不会出现读写同时访问SRAM的情况，同时由于读数据可以及时的传递给主机，大大提高而了系统的时序效率。
Description
技术领域
本发明涉及SoC设计中数据高速处理领域，具体涉及一种AHB总线访问片上SRAM的桥接装置。
背景技术
系统芯片（SoC，System on Chip）又称片上系统，顾名思义就是在单个芯片上集成一个完整的系统。系统芯片主要应用于嵌入式系统，移动设备，个人电脑等领域。一个完整的系统芯片所需要的硬件功能单元主要包括处理器内核，存储设备（Memories），输入输出接口(Interfaces)，IP核等，有时还需要DSP（Digital Signal Processor，数字信号处理器）等一些实现特殊应用的功能单元。系统芯片主要有两个显著的特点：一是为了完成整个系统的功能，往往需要很多的功能单元，因此硬件的规模庞大，所以系统芯片往往采用基于IP设计的模式。二是除了硬件单元外，片上系统的软件比重也比较大，在设计过程中需要考虑到软硬件的协同。
AHB（Advanced High performance Bus，高级高性能总线）系统总线规范是AMBA（Advanced Microcontroller Bus Architecture，高级微控制器总线体系）总线规范的一部分，AMBA是由ARM公司提出的一个基于SoC体系结构的开放的标准，用于集成SoC中的处理器和IP核。AHB总线作为系统总线，具有高性能，高时钟频率的特点，它可以将微控制器，片上RAM，外部存储器接口，DMA总线master以及各种拥有AHB接口的控制器连接起来构成一个完整的SoC系统。AHB的读写时序的特点是：无论是读操作还是写操作，都是第一个时钟周期传输命令信号，第二个时钟周期传输数据。
SRAM(Static Random-Access Memory, 静态随机存取存储器) 是静态存储器的一种。SRAM是高速读写的存储设备，能满足AHB系统总线的要求，在系统中通常起着暂时存储数据的作用，也是大家最经常采用的内部存储设备。一般采用的SRAM是单端口的，即对存储器操作的读写地址信号只能通过一个端口输入，读写操作不能同时进行。SRAM的续写时序的特点是：写操作时，写操作可以在一个时钟周期内完成，控制信号和写数据在同一个周期到达SRAM；读操作时，读操作需要在给出命令的下一个时钟周期得到数据，需要两个周期才能完成一段完整的读传输。
现有的AHB访问片上SRAM的桥接装置主要是为了解决AHB和SRAM在写操作时序上不同的问题，能够实现使用AHB发起的读操作控制信号寄存一个周期的功能。如果出现了写后读的情况，通常的桥接装置为了保证读写数据的正确性，只能将读操作阻塞，优先完成写操作然后再进行读操作。众所周知，SoC中读数据往往比写数据更重要，更能影响一个系统的时序，所以通常的桥接装置在处理写后读的情况时，会大大降低系统的时序。
由上面所述，AHB的读写时序和SRAM的读写时序不匹配，不能直接相连，因此需要在AHB接口与SRAM之间添加一个桥接装置，以保证AHB的读写时序和SRAM的读写时序可以匹配和数据读写的正确。因为SRAM和AHB的时序只有写操作存在不同，因此一般的桥接装置的设计都是从写操作入手，将AHB端的控制信号寄存一个周期，在下个周期和AHB到来的数据信号同时传递给SRAM，这就保证了SRAM端的写操作的地址和数据的一致性。此外，如果一段传输出现了写后读的情况下，为了避免上一拍的写操作的控制信号和下一拍的读操作的控制信号同时访问SRAM，通常的桥接装置会将整个读操作阻塞住，当SRAM上不进行写操作时，读操作的控制信号再重新访问SRAM。因此这种通常采用的桥接装置的缺点就是AHB主机发起读操作想取得的读操作会被延迟，严重影响了系统运行的效率。
发明内容
针对现有技术的不足，本发明提供了一种AHB总线访问片上SRAM的桥接装置，避免了读操作被延迟的问题，提高了系统的时序效率。
一种AHB总线访问片上SRAM的桥接装置，包括AHB转常用从机接口单元和控制数据存储模块，所述的AHB转常用从机接口单元将AHB信号转化为常用从机接口信号与控制数据存储模块和SRAM相连；所述的控制数据存储模块将写操作的控制信号和数据信号寄存，传递给SRAM，并对写后读情况下的信号进行处理。
进一步的，所述的常用从机接口单元读数据可以从SRAM中得到，也可以从控制数据存储模块中的寄存器中取得。
进一步的，所述的控制数据存储模块包括空闲状态、请求状态和延迟状态，所述的空闲状态表示当前控制数据存储模块中没有寄存任何写操作控制信号和数据信号；所述的请求状态表示当前拍控制数据存储模块中仅仅寄存了写操作的控制信号而无对应的写数据；所述的延迟状态表示当前拍寄存了写操作的控制信号和数据信号。
进一步的，所述的控制数据存储模块设有寄存器和比较器，所述的寄存器用于寄存写操作的控制信号和数据信号；所述的比较器用于比较读操作地址与寄存的写操作地址信号是否相同。
进一步的，所述的控制数据存储模块处于空闲状态时，当写操作到来时，写操作的控制信号寄存在模块的寄存器中，而如果是读操作到来时，控制信号直接传递给SRAM。
进一步的，当处于请求状态，寄存的控制信号所对应的写数据也到达开始访问控制数据存储模块，
当发起写操作时，控制数据存储模块将寄存此次写操作的控制信号，并且将前一个写操作寄存的控制信号和到达的写数据同时传递给SRAM；
当发起读操作时，当前周期读操作的控制信号将会访问控制数据存储模块，控制数据存储模块将之前的写操作的控制信号继续寄存，并且寄存当前周期写进模块的写数据，比较器判断当前访问模块的读操作地址信号和寄存的写操作的地址信号是否相等，如果相等，则下个周期返回给AHB的读数据直接从存放写数据的寄存器中取得，如果不相等，则下个周期返回给AHB的读数据从SRAM中取出；
当不发起任何操作时，当前周期将寄存的写操作的控制信号和到达的写数据一起传递给SRAM。
进一步的，当控制数据存储模块处于延迟状态，
如果不发起请求信号，则此时寄存的写操作的控制信号和写数据将同时传递给SRAM；
如果发起读操作，控制数据存储模块中寄存器的数据不改变，读数据既可以从寄存器中获取，也可以从SRAM中获取；比较器判断当前访问控制数据存储模块的读操作地址信号和寄存的写操作的地址信号是否相等，若读地址与寄存的写地址相同，则下个周期读数据直接从寄存器中读出使用，若地址不同，则读数据从SRAM中读取；
如果发起了写操作，控制数据存储模块中的控制信号寄存器将在下个周期更新为最新访问的写操作的控制信号，下个周期最新的写操作的数据到达时，控制数据存储模块中的数据信号寄存器也将更新，当前周期控制数据存储模块中寄存器的数据，包括控制信号和写数据都直接传递给SRAM。
进一步的，所述的常用从机接口信号主要包括请求信号，地址信号，写使能信号，最后一个数据传输表示信号，写数据，读数据以及响应信号。
本专利的桥接装置的优点主要包括：AHB转常用从机接口单元简化了AHB的繁琐的信号，并且保证了AHB的读写时序经过接口单元处理后不发生变化；控制数据存储模块实现了丰富的功能，不仅实现了缓存AHB的写控制信号以保证写操作时序与SRAM相匹配；而且通过添加一个额外的寄存器存储写数据，可以优化出现写后读情况时，读操作不用被阻塞一个周期，优化了数据读写的时序；最后通过一个比较器比较正在访问的地址信号和寄存的地址信号，可以实现读数据直接从寄存器中取出，寄存器中的数据信号可以在下个写操作到来时写入SRAM中。
附图说明
图1为SRAM信号说明图；
图2为本发明装置示意图；
图3为AHB转常用从机接口单元示意图；
图4为常用从机接口信号说明图；
图5为控制数据储存模块工作状态和流程图。
具体实施方式
下面结合说明书附图对本发明的技术方案作进一步说明。
本专利提出的AHB访问片上SRAM的桥接装置如图2所示，主要包括两个模块：一个模块是AHB转常用从机接口单元，另一个模块是控制数据存储模块。由图2可以看到首先AHB的信号经过AHB转常用从机接口单元的处理后转化为常用从机接口信号与控制数据存储模块和SRAM相连。SRAM信号如图1所示，常用从机接口单元中写数据和控制信号需要经过控制数据存储模块的处理才能将信号传递给SRAM；常用从机接口单元中的读数据可以从SRAM中得到，也可以从控制数据存储模块中的寄存器中取得。
AHB转常用从机接口单元主要实现的功能是将大量繁琐的AHB协议信号转换为较为简单明了的常用接口信号，具体单元两侧的信号如图3所示。常用从机接口信号主要包括请求信号，地址信号，写使能信号，最后一个数据传输表示信号，写数据，读数据以及响应信号，各个信号的具体行为如图4所示。相较于AHB从机中大量的信号更方便与SRAM的端口信号进行通信。
控制数据存储模块主要实现的功能是将写操作的控制信号和数据信号寄存起来直到下一个写操作到来时才同时传递给SRAM，控制数据存储模块中设有寄存器和比较器，这样的装置设计一方面可以避免接下来的读操作控制信号与写操作的控制信号同时访问SRAM，另一方面当写后读时遇到读写的地址相同时，读数据可以直接从此模块中的寄存器中取出使用。控制数据模块主要的工作流程如图5的流程图所示。如图5中所示，空闲状态表示当前控制数据模块中没有寄存任何写操作控制信号和数据信号；请求状态表示当前拍控制数据模块中寄存了写操作的控制信号；延迟状态表示当前拍寄存了写操作的控制信号和数据信号。
在控制数据存储模块中，装置所处的状态及处理流程如下列说明：
首先，当数据开始传输后，处于空闲状态时，当写操作到来时，写操作的控制信号寄存在控制数据存储模块的寄存器中，而如果是读操作到来时，控制信号直接传递给SRAM。
然后，如果此时控制数据存储模块中已经寄存了写操作的控制信号，并且寄存的控制信号所对应的写数据也到达开始访问控制数据存储模块，此时处于请求状态，这时AHB主机既可能发起读操作又可能发起写操作，也可能不发起任何操作表示传输的完成。当发起写操作时，控制数据存储模块将寄存此次写操作的控制信号，并且将前一个写操作寄存的控制信号和到达的写数据同时传递给SRAM，保证了数据的正确写入；当发起读操作时，当前周期读操作的控制信号将会访问控制数据存储模块，控制数据存储模块会将之前的写操作的控制信号继续寄存，并且寄存当前周期写进模块的写数据。比较器判断当前访问模块的读操作地址信号和寄存的写操作的地址信号是否相等，如果相等，则下个周期返回给AHB的读数据可以直接从存放写数据的寄存器中取得，如果不相等，则下个周期返回给AHB的读数据仍需要从SRAM中取出；当不发起任何操作时，当前周期将寄存的写操作的控制信号和到达的写数据一起传递给SRAM。
最后，如果控制数据存储模块不仅寄存了写操作的控制信号，并且寄存了控制信号相对于的写数据，则表示当前状态处于延迟状态，在延迟状态下，如果不发起请求信号，则此时寄存的写操作的控制信号和写数据将同时传递给SRAM；如果发起读操作，控制数据存储模块中寄存器的数据不改变，由图2所示，读数据既可以从寄存器中获取，也可以从SRAM中获取。比较器判断当前访问模块的读操作地址信号和寄存的写操作的地址信号是否相等，若读地址与寄存的写地址相同，则下个周期读数据可以直接从寄存器中读出使用，若地址不同，则读数据需要从SRAM中读取；如果发起了写操作，则控制数据存储模块中的控制信号寄存器将在下个周期更新为最新访问的写操作的控制信号，下个周期最新的写操作的数据到达时，控制数据存储模块中的数据信号寄存器也将更新。当前周期控制数据存储模块中寄存器的数据，包括控制信号和写数据都直接传递给SRAM。
对于一个系统来说，读操作往往比写操作更重要，尤其高效率的正确读取数据能大大提高系统的时序。在处理写操作时，只要保证写数据能正确写入SRAM中的对应地址之中，是可以允许晚几个周期写入SRAM中的。因此，本专利发明的桥接装置就是为了实现以下功能：当出现写后读的情况时，通过桥接装置的处理，优先保证读操作的进行，不会被阻塞，写操作的数据和控制信号暂时缓存在寄存器中，就不会出现读写同时访问SRAM的情况，同时由于读数据可以及时的传递给主机，大大提高而了系统的时序效率。
本发明的桥接装置针对AHB访问片上SRAM时出现写后读情况能够做出优化。本装置通过一个能够寄存控制信号和数据信号的功能单元，可以将写操作的控制信号和数据信号暂时寄存在功能单元中，这样当下一个周期出现读操作时，由于没有写控制信号访问片上SRAM，读操作控制信号发起的当拍就可以直接访问SRAM，相较于普通的桥接装置，本装置不需要阻塞读操作。本发明的桥接装置相较于当前已有的装置，实现了更多的功能和优化了数据读写的时序。通过AHB转常用从机接口单元，可以将信号简化，方便与SRAM等一些其他设备的通信。控制数据存储模块不仅实现了一般对于写操作时序不匹配的处理方法，而且还实现了写后读情况下，读数据可以正常传输，不用等待一个周期的功能。因此，在频繁需要写后读的情况出现时，本装置可以大大提高AHB主机读写数据的效率，尤其是优化了读操作，能够明显提高系统的时序效率。
Claims (4)
1.一种AHB总线访问片上SRAM的桥接装置，其特征在于包括AHB转常用从机接口单元和控制数据存储模块，所述的AHB转常用从机接口单元将AHB信号转化为常用从机接口信号与控制数据存储模块和SRAM相连；所述的控制数据存储模块将写操作的控制信号和数据信号寄存，传递给SRAM，并对写后读情况下的信号进行处理；所述的AHB转常用从机接口单元读数据可以从SRAM中得到，也可以从控制数据存储模块中的寄存器中取得；所述的控制数据存储模块包括空闲状态、请求状态和延迟状态，所述的空闲状态表示当前控制数据存储模块中没有寄存任何写操作控制信号和数据信号；所述的请求状态表示当前拍控制数据存储模块中仅仅寄存了写操作的控制信号而无对应的写数据；所述的延迟状态表示当前拍寄存了写操作的控制信号和数据信号；所述的控制数据存储模块设有寄存器和比较器，所述的寄存器用于寄存写操作的控制信号和数据信号；所述的比较器用于比较读操作地址与寄存的写操作地址信号是否相同；当控制数据存储模块处于请求状态，寄存的控制信号所对应的写数据也到达开始访问控制数据存储模块，
当发起写操作时，控制数据存储模块将寄存此次写操作的控制信号，并且将前一个写操作寄存的控制信号和到达的写数据同时传递给SRAM；
当发起读操作时，当前周期读操作的控制信号访问控制数据存储模块，控制数据存储模块将之前的写操作的控制信号继续寄存，并且寄存当前周期写进控制数据存储模块的写数据，比较器判断当前访问控制数据存储模块的读操作地址信号和寄存的写操作的地址信号是否相等，如果相等，则下个周期返回给AHB的读数据直接从存放写数据的寄存器中取得，如果不相等，则下个周期返回给AHB的读数据仍需要从SRAM中取出；
当不发起任何操作时，当前周期将寄存的写操作的控制信号和到达的写数据一起传递给SRAM。
2.根据权利要求1所述的一种AHB总线访问片上SRAM的桥接装置，其特征在于所述的控制数据存储模块处于空闲状态时，当写操作到来时，写操作的控制信号寄存在模块的寄存器中，而如果是读操作到来时，控制信号直接传递给SRAM。
3.根据权利要求1所述的一种AHB总线访问片上SRAM的桥接装置，其特征在于当控制数据存储模块处于延迟状态，
如果不发起请求信号，则此时寄存的写操作的控制信号和写数据将同时传递给SRAM；
如果发起读操作，控制数据存储模块中寄存器的数据不改变，读数据既可以从寄存器中获取，也可以从SRAM中获取；比较器判断当前访问控制数据存储模块的读操作地址信号和寄存的写操作的地址信号是否相等，若读地址与寄存的写地址相同，则下个周期读数据直接从寄存器中读出使用，若地址不同，则读数据从SRAM中读取；
如果发起了写操作，控制数据存储模块中的控制信号寄存器将在下个周期更新为最新访问的写操作的控制信号，下个周期最新的写操作的数据到达时，控制数据存储模块中的数据信号寄存器也将更新，当前周期模块中寄存器的数据，包括控制信号和写数据都直接传递给SRAM。
4.根据权利要求1所述的一种AHB总线访问片上SRAM的桥接装置，其特征在于所述的常用从机接口信号主要包括请求信号，地址信号，写使能信号，最后一个数据传输表示信号，写数据，读数据以及响应信号。
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