CN107870885A - 通信系统、装置及方法 - Google Patents
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Abstract
本公开公开了一种通信系统、装置及方法。所述通信系统，包括CPU、DSP和FPGA；其中，在CPU与DSP之间进行数据通信时，CPU将数据通信指令发送至FPGA，FPGA解析所述数据通信指令，并根据解析结果完成所述CPU与DSP之间的数据通信。本公开通过FPGA连接CPU和DSP，通过FPGA产生严格的HPI时序，与以往通过CPU延时匹配HPI时序的方式比，既能释放CPU，提高CPU访问DSP的效率，又能提高HPI通信准确率。
Description
技术领域
本公开涉及总线接口技术领域，具体涉及一种通信系统、装置及方法。
背景技术
HPI总线是DSP配置的并行接口，大多数主控机(CPU)通常采用并行总线与DSP的HPI总线连接，实现与DSP的通信，CPU通过对HPI控制寄存器、地址寄存器和数据寄存器的操作完成对DSP地址空间的访问。CPU操作DSP空间一个32bit的数据，需要顺序访问HPI的控制寄存器、地址寄存器、数据寄存器，并且HPI总线宽度是16bit，而HPI的寄存器是32bit，操作一次寄存器需要传送两次16bit数据，一般情况下CPU通过延时或采样DSP的HRDY信号匹配HPI时序，在这个过程中CPU不能释放，导致CPU和DSP的通信效率低下。
因此，一种提高CPU与DSP通信效率的方法具有广泛的市场应用价值。
发明内容
本公开一方面提供了一种通信系统，包括CPU、DSP和FPGA；
其中，在CPU与DSP之间进行数据通信时，CPU将数据通信指令发送至FPGA，FPGA解析所述数据通信指令，并根据解析结果完成所述CPU与DSP之间的数据通信。
可选地，所述数据通信指令进行一次操作的数据大小与所述FPGA的缓存大小相关。
可选地，所述DSP设置有HPI总线接口；
所述FPGA包括命令解析模块和HPI控制模块；
所述命令解析模块用于从所述FPGA接收所述数据通信指令，并解析所述数据通信指令，还将得到的解析结果传送给HPI控制模块；
所述HPI控制模块根据所述解析结果通过所述HPI总线接口与所述DSP进行数据通信。
可选地，所述数据通信指令为读指令时，所述CPU将要读取的数据地址、数据长度以及读命令发送给所述命令解析模块；
所述命令解析模块将解析得到的数据地址和数据长度发送给所述HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI读时序，并通过所述HPI总线接口输出至所述DSP；
所述DSP在接收到所述HPI读时序后，将相应的数据传送至FPGA的缓存区；
所述FPGA在将所述CPU要读取的数据全部存储至缓存区后，向所述CPU发送中断读信号，所述CPU响应所述中断读信号，并从所述FPGA的缓存区将所要读取的数据取回，完成读操作。
可选地，所述数据通信指令为写操作时，所述CPU将要写入的数据地址、数据长度和写命令发送给所述命令解析模块，并将要写入的数据传输至所述FPGA的缓存区；
所述命令解析模块将解析得到的要写入的数据地址和数据长度发送给HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI写时序，并根据所述HPI写时序将所述FPGA的缓存区中要写入的数据输出至所述DSP。
本公开第二方面提供了一种通信装置，包括：FPGA；所述FPGA接收CPU的数据通信指令，并解析所述数据通信指令；所述FPGA还根据解析结果完成所述CPU与DSP之间的数据通信。
可选地，所述FPGA包括：命令解析模块和HPI控制模块；
所述命令解析模块用于从所述FPGA接收所述数据通信指令，并解析所述数据通信指令，还将得到的解析结果传送给HPI控制模块；
所述HPI控制模块根据所述解析结果通过DSP上的HPI总线接口与所述DSP进行数据通信。
本公开第三方面，提供了一种通信方法，所述方法在FPGA上执行，且包括：
接收CPU发送的数据通信指令；
解析所述数据通信指令；
根据解析结果完成所述CPU与DSP之间的数据通信。
可选地，所述FPGA包括命令解析模块和HPI控制模块，所述数据通信指令为数据读指令时，所述根据解析结果完成所述CPU与DSP之间的数据通信，包括：
所述命令解析模块将解析得到的数据地址和数据长度发送给所述HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI读时序，并通过所述HPI总线接口输出至所述DSP；
将所述DSP传送的所述CPU要读取的数据存储至FPGA的缓存区；
在将所述CPU要读取的数据全部存储至缓存区后，向所述CPU发送中断读信号；
在所述CPU响应所述中断读信号后，将所述FPGA的缓存区中要读取的数据传输至CPU。
可选地，所述FPGA包括命令解析模块和HPI控制模块，所述数据通信指令为数据写指令时，所述根据解析结果完成所述CPU与DSP之间的数据通信，包括：
所述命令解析模块将解析得到的要写入的数据地址和数据长度发送给HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI写时序，并根据所述HPI写时序将所述FPGA的缓存区中要写入的数据输出至所述DSP。
本公开通过FPGA连接CPU和DSP，通过FPGA产生严格的HPI时序，与以往通过CPU延时匹配HPI时序的方式比，在读写操作过程中，既能释放CPU，提高CPU访问DSP的效率，又能提高HPI通信准确率。
附图说明
图1是根据本公开一示例性实施例的通信系统的结构示意图。
图2是根据本公开一示例性实施例中FPGA的结构示意图。
图3是根据本公开一示例性实施例中通信方法的方法步骤流程示意图。
图4是根据本公开一示例性实施例中步骤103的方法步骤流程示意图。
图5是根据本公开另一示例性实施例中步骤103的方法步骤流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，本公开一实施例提出了一种通信系统100，包括CPU 101、DSP 102和FPGA103；
其中，在CPU 101与DSP 102之间进行数据通信时，CPU 101将数据通信指令发送至FPGA 103，FPGA 103解析数据通信指令，并根据解析结果完成所述CPU与DSP之间的数据通信。
在本实施例的一种可实现方式中，CPU 101在发送完数据通信指令后，释放所述数据通信指令所占用的资源，后续由FPGA 103和DSP 102之间进行通信，使得CPU 101能够快速释放资源，在FPGA 103和DSP 102之间进行通信时，不占用CPU 101资源，加快了数据通信过程。
在本实施例的一种可实现方式中，所述数据通信指令可以为数据读操作，也可以为数据写操作。数据读操作时，数据通信指令包括CPU 101要读取的数据地址、数据长度以及读命令，FPGA 103在接收到数据通信指令后，对数据通信指令进行解析得到CPU 101要读取的数据地址、数据长度以及读命令，并根据CPU 101要读取的数据地址、数据长度从所述DSP 102接收要读取的数据，同时将接收到的要读取的数据存储至FPGA 103的缓存区中，在CPU 101要读取的数据全部接收完成后，通过与所述CPU 101之间的中断信号线产生中断信号；CPU 101响应于所述中断信号，从所述FPGA 103的缓存区读取要读取的数据，并在读取完成后，完成读操作。在该过程中，如果要读取的数据过大的话，DSP 102由于总线宽度的限制，无法一次操作完成，FPGA 103通过多次数据传输将要读取的数据读取到缓存区，再从缓存区一次输出至CPU 101，使得CPU 101占用时间较短，能够增加CPU 101和DSP 102之间的通信效率。
同样的，在本实施例的一种可实现方式中，CPU 101进行数据写操作时，所述数据通信指令包括要写入的数据地址、数据长度和数据命令；CPU 101在发送数据通信指令的同时将要写入的数据存储至所述FPGA 103的缓存区中，FPGA103解析所述数据通信指令得到要写入的数据地址、数据长度和数据命令，并根据数据地址和数据长度将所述缓存区中的数据传输至DSP 102中。
在本实施例的一种可实现方式中，如图2所示，FPGA103包括命令解析模块1031和HPI控制模块1032；命令解析模块1031用于从所述CPU 101接收数据通信指令，并解析数据通信指令，还将得到的解析结果传送给HPI控制模块；HPI控制模块1032用于根据命令解析模块1031解析后的数据通信指令通过DSP 102的HPI总线接口与所述DSP 102进行数据通信。
在本实施例的一种可实现方式中，所述数据通信指令为读指令时，所述CPU将要读取的数据地址、数据长度以及读命令发送给所述命令解析模块1031；
命令解析模块1031将解析得到的数据地址和数据长度发送给所述HPI控制模块1032；
HPI控制模块1032依据数据地址和数据长度产生HPI读时序，并通过HPI总线接口输出至所述DSP；
DSP 102在接收到HPI读时序后，将相应的数据传送至FPGA 103的缓存区；
FPGA 103在将CPU 101要读取的数据全部存储至缓存区后，向CPU101发送中断读信号，CPU 101响应所述中断读信号，并从FPGA 103的缓存区将所要读取的数据取回，完成读操作。
数据通信指令为写操作时，CPU 101将要写入的数据地址、数据长度和写命令发送给命令解析模块1031，并将要写入的数据传输至FPGA的缓存区；
命令解析模块将1031解析得到的要写入的数据地址和数据长度发送给HPI控制模块1032；
HPI控制模块1032依据数据地址和数据长度产生HPI写时序，并根据HPI写时序将FPGA 103的缓存区中要写入的数据输出至所述DSP 102。
下面根据具体的实例说明本公开的技术细节。本实施例中，CPU与DSP之间进行通信的具体过程如下：
1)CPU将需要操作的数据、命令信息发送至FPGA；2)FPGA依据收到的数据、命令信息产生HPI读写时序；3)DSP响应HPI读写操作，读操作时将需要读取的数据回传至FPGA缓存，写操作时将收到的数据写入特定地址空间；4)FPGA完成读写操作后产生中断信号通知CPU；5)CPU依据FPGA产生的中断读取FPGA缓存中的数据或完成对DSP的写操作。
采用此种方法，既能通过FPGA定制严格的HPI时序，保证通信正确率，又能在HPI通信过程中释放CPU，CPU通过访问FPGA缓存一次完成批量数据读写，大大提高CPU与DSP的通信效率。
下面结合附图说明。如图1，CPU和FPGA之间通过并行总线连接，包括数据总线和控制总线，数据总线用来传输数据，控制总线用于区分不同的FPGA寄存器地址，CPU读数据时，将需要读取数据的地址、长度及读命令通过并行总线发送给FPGA命令解析模块的地址寄存器、数据长度寄存器及命令寄存器，CPU释放，FPGA的命令解析模块由FPGA逻辑实现，依据命令寄存器的读写标志位来解析CPU发出的操作类型，并接收所操作数据的地址、长度，命令解析模块收到读命令后启动HPI控制模块，HPI控制模块由FPGA逻辑实现，用来产生符合DSPHPI总线要求的读写时序，HPI控制模块依据命令解析模块传来的地址、长度信息产生HPI读时序，并输出至DSP的HPI总线，DSP接收到HPI总线上的读时序后，依据HPI总线的片选及读写控制信号响应读时序并将相应地址的数据储存至HPI数据寄存器，FPGA通过HPI总线读取HPI数据寄存器获取数据，并将数据存放至缓存区，FPGA缓存区要大于32bit，以最少满足一次数据操作所需存储空间，如果CPU读写操作的数据长度大于32bit，则FPGA的缓存区要不小于CPU操作的数据长度FPGA进行多次读操作，直至完成所需长度的所有数据传输完毕，数据传输完毕后，FPGA通过与CPU连接的中断信号线产生中断，CPU响应中断，并依据FPGA的中断状态寄存器的中断标志位判断为读中断，从FPGA缓存区将数据取回，读操作完毕；CPU写数据时，CPU将需要写入数据的地址、长度及写命令发送给FPGA的命令解析模块，并将需要写入的数据直接发送至FPGA缓存区，CPU释放，FPGA的命令解析模块收到写命令后通知HPI控制模块，HPI控制模块依据命令解析模块传来的地址、长度信息在HPI总线上产生HPI写时序，通过HPI总线，将FPGA缓存区中存放的数据传送给DSP，直至传输完毕，数据传输完毕后，FPGA通过与CPU连接的中断信号线产生写操作完成中断，CPU依据FPGA的中断状态寄存器的中断标志位判断为写中断，并响应中断，写操作完毕。
可选地，FPGA通过DSP的HRDY信号判断DSP的单个操作是否完成，HRDY信号是DSP输出的HPI操作完成标志。
可选地，CPU一次操作的最大数据长度由FPGA的缓存大小决定。如果CPU一次可读或写的数据大小为32bit，而DSP的HPI总线的宽度是16bit，如果CPU直接从DSP进行读或写32bit的数据时，需要操作两次DSP才能读或写大小为32bit的数据，而通过本公开的方案，由于FPGA的缓存区大小大于或等于CPU一次操作的最大数据长度，因此CPU发出一次读或写操作即可得到32bit大小的数据。
可选地，FPGA产生的中断类型由FPGA的中断状态寄存器表示，CPU可以依据中断状态寄存器标识的中断类型判断下一步进行的操作。
根据本公开另一方面，还提供了一种包括FPGA的通信装置，所述FPGA接收CPU的数据通信指令，并解析所述数据通信指令；所述FPGA还根据解析结果完成所述CPU与DSP之间的数据通信。
在一可选的实现方式中，所述FPGA包括：命令解析模块和HPI控制模块；
所述命令解析模块用于从所述FPGA接收所述数据通信指令，并解析所述数据通信指令，还将得到的解析结果传送给HPI控制模块；
所述HPI控制模块根据所述解析结果通过DSP上的HPI总线接口与所述DSP进行数据通信。
FPGA作为CPU和DSP之间通信的中介，使得CPU在读取或写大量数据时，能够及时释放资源，提高了CPU的效率。
根据本公开的另一方面，还提供了一种通信方法，如图3所示，所述方法在FPGA上执行，且包括以下步骤301-303：
在步骤301中，接收CPU发送的数据通信指令；
在步骤302中，解析所述数据通信指令；
在步骤303中，根据解析结果完成所述CPU与DSP之间的数据通信。
在一可选的实现方式中，FPGA包括命令解析模块和HPI控制模块，数据通信指令为数据读指令时，如图4所示，步骤303即根据解析结果完成所述CPU与DSP之间的数据通信的步骤，进一步包括如下步骤401-405：
在步骤401中，所述命令解析模块将解析得到的数据地址和数据长度发送给所述HPI控制模块；
在步骤402中，所述HPI控制模块依据所述数据地址和数据长度产生HPI读时序，并通过所述HPI总线接口输出至所述DSP；
在步骤403中，将所述DSP传送的所述CPU要读取的数据存储至FPGA的缓存区；
在步骤404中，在将所述CPU要读取的数据全部存储至缓存区后，向所述CPU发送中断读信号；
在步骤405中，在所述CPU响应所述中断读信号后，将所述FPGA的缓存区中要读取的数据传输至CPU。
在一可选的实现方式中，FPGA包括命令解析模块和HPI控制模块，数据通信指令为数据写指令时，如图5所示，步骤303即根据解析结果完成所述CPU与DSP之间的数据通信的步骤，进一步包括如下步骤501-502：
在步骤501中，所述命令解析模块将解析得到的要写入的数据地址和数据长度发送给HPI控制模块；
在步骤502中，所述HPI控制模块依据所述数据地址和数据长度产生HPI写时序，并根据所述HPI写时序将所述FPGA的缓存区中要写入的数据输出至所述DSP。
本公开通过FPGA连接CPU和DSP，通过FPGA产生严格的HPI时序，与以往通过CPU延时匹配HPI时序的方式比，既能释放CPU，提高CPU访问DSP的效率，又能提高HPI通信准确率。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种通信系统，其特征在于，包括CPU、DSP和FPGA；
其中，在CPU与DSP之间进行数据通信时，CPU将数据通信指令发送至FPGA，FPGA解析所述数据通信指令，并根据解析结果完成所述CPU与DSP之间的数据通信。
2.如权利要求1所述的通信系统，其特征在于，所述数据通信指令进行一次操作的数据大小与所述FPGA的缓存大小相关。
3.如权利要求1所述的通信系统，其特征在于，所述DSP设置有HPI总线接口；
所述FPGA包括命令解析模块和HPI控制模块；
所述命令解析模块用于从所述FPGA接收所述数据通信指令，并解析所述数据通信指令，还将得到的解析结果传送给HPI控制模块；
所述HPI控制模块根据所述解析结果通过所述HPI总线接口与所述DSP进行数据通信。
4.如权利要求3所述的通信系统，其特征在于，所述数据通信指令为读指令时，所述CPU将要读取的数据地址、数据长度以及读命令发送给所述命令解析模块；
所述命令解析模块将解析得到的数据地址和数据长度发送给所述HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI读时序，并通过所述HPI总线接口输出至所述DSP；
所述DSP在接收到所述HPI读时序后，将相应的数据传送至FPGA的缓存区；
所述FPGA在将所述CPU要读取的数据全部存储至缓存区后，向所述CPU发送中断读信号，所述CPU响应所述中断读信号，并从所述FPGA的缓存区将所要读取的数据取回，完成读操作。
5.如权利要求3所述的通信系统，其特征在于，所述数据通信指令为写操作时，所述CPU将要写入的数据地址、数据长度和写命令发送给所述命令解析模块，并将要写入的数据传输至所述FPGA的缓存区；
所述命令解析模块将解析得到的要写入的数据地址和数据长度发送给HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI写时序，并根据所述HPI写时序将所述FPGA的缓存区中要写入的数据输出至所述DSP。
6.一种通信装置，其特征在于，包括：FPGA；所述FPGA接收CPU的数据通信指令，并解析所述数据通信指令；所述FPGA还根据解析结果完成所述CPU与DSP之间的数据通信。
7.如权利要求6所述的通信装置，其特征在于，所述FPGA包括：命令解析模块和HPI控制模块；
所述命令解析模块用于从所述FPGA接收所述数据通信指令，并解析所述数据通信指令，还将得到的解析结果传送给HPI控制模块；
所述HPI控制模块根据所述解析结果通过DSP上的HPI总线接口与所述DSP进行数据通信。
8.一种通信方法，其特征在于，所述方法在FPGA上执行，且包括：
接收CPU发送的数据通信指令；
解析所述数据通信指令；
根据解析结果完成所述CPU与DSP之间的数据通信。
9.如权利要求8所述的通信方法，其特征在于，所述FPGA包括命令解析模块和HPI控制模块，所述数据通信指令为数据读指令时，所述根据解析结果完成所述CPU与DSP之间的数据通信，包括：
所述命令解析模块将解析得到的数据地址和数据长度发送给所述HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI读时序，并通过所述HPI总线接口输出至所述DSP；
将所述DSP传送的所述CPU要读取的数据存储至FPGA的缓存区；
在将所述CPU要读取的数据全部存储至缓存区后，向所述CPU发送中断读信号；
在所述CPU响应所述中断读信号后，将所述FPGA的缓存区中要读取的数据传输至CPU。
10.如权利要求8所述的通信方法，其特征在于，所述FPGA包括命令解析模块和HPI控制模块，所述数据通信指令为数据写指令时，所述根据解析结果完成所述CPU与DSP之间的数据通信，包括：
所述命令解析模块将解析得到的要写入的数据地址和数据长度发送给HPI控制模块；
所述HPI控制模块依据所述数据地址和数据长度产生HPI写时序，并根据所述HPI写时序将所述FPGA的缓存区中要写入的数据输出至所述DSP。
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