CN111679599B - 一种cpu与dsp数据高可靠交换方法 - Google Patents

一种cpu与dsp数据高可靠交换方法 Download PDF

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Abstract

本发明公开了一种CPU与DSP数据高可靠交换方法，该方法基于DSP的HPI接口技术替代传统的双口RAM，简化了处理器间数据交换结构，CPU经自带的总线接口，通过FPGA实现的“CPU总线接口与DSP的HPI接口”转换逻辑，实现CPU与DSP的数据交换。同时，通过设计寄存器实现总线空闲状态判断逻辑，用于防止数据冲突，提高数据交换可靠性。当CPU与DSP需要交换数据时，首先查询总线及DSP数据区状态，随后根据预设的数据交互策略，发起数据交换。该方法具有结构简单、效率高、可靠性高、实用性强等特点。

Description

一种CPU与DSP数据高可靠交换方法
技术领域
本发明属于数据交互技术，具体涉及一种CPU与DSP数据高可靠交换方法。
背景技术
在航空、领工业控制域中，对于需要采用CPU与DSP共同完成的具有信号采集处理、系统控制的设备，通常使用双口RAM实现两种处理器之间的数据交互。但是该方法需要额外使用专用的双口RAM芯片，从而造成系统复杂、成本较高，且数据交互时容易发生数据冲突、软件处理复杂等问题。
发明内容
为了解决现有CPU与DSP进行数据交换时需要使用专用双口RAM芯片，从而造成的系统复杂、成本较高，且数据交互时容易发生数据冲突、软件处理复杂等问题本发明提供可一种CPU与DSP数据高可靠交换方法。
本发明的技术方案是：
本发明提供了一种CPU与DSP数据高可靠交换方法，其具体实现步骤如下：
步骤1：数据接口转换
通过FPGA接口转换逻辑实现CPU总线接口与DSP的HPI接口之间的接口转换；
步骤2：对DSP内存数据进行空间划分
将DSP内存数据按地址分成大小不同的多个数据区，并根据数据流，将多个数据区分为两类，具体为：
第一类数据区为：由DSP进行数据更新，CPU进行数据读取，用于数据流为DSP->CPU的数据交换；
第二类数据区为：由CPU进行数据更新，DSP进行数据读取，用于数据流为CPU->DSP的数据交换；
步骤3：对每个数据区进行寄存器配置
针对划分的每个数据区，均配置两个寄存器，用于标示数据交互区的具体状态；
第一类数据区包括第一寄存器和第二寄存器；
第一寄存器：由CPU进行写操作，由DSP进行读操作，用于标识CPU对DSP内存数据空间的读取状态；
第二寄存器：由DSP进行写操作，由CPU进行读操作，用于标识DSP内存数据是否已完成更新；
第二类数据区包括第三寄存器和第四寄存器；
第三寄存器：由DSP进行写操作，由CPU进行读操作，用于标识DSP对CPU内存数据空间的读取状态；
第四寄存器：由CPU进行写操作，由DSP进行读操作，用于标识CPU内存数据是否已完成更新；
步骤4：CPU与DSP之间的数据交换
当CPU读取DSP数据时，CPU首先通过第二寄存器识别对应空间数据是否有效，有效时将第一寄存器设置为“读取”状态，随后发起读操作，读操作完成后，再将第一寄存器设置为“空闲”状态；当DSP更新内存数据空间时，DSP首先通过第一寄存器识别对应空间是否空闲，空闲时将第二寄存器设置为“数据无效”状态，随后进行数据更新，数据更新完成后，再将第二寄存器设置为“数据有效”状态；
当DSP读取CPU数据时，DSP首先通过第四寄存器识别对应空间数据是否为“数据有效”，“数据有效”时将第三寄存器设置为“读取”状态，随后发起读操作，读操作完成后，再将第三寄存器设置为“空闲”状态；当CPU更新内存数据空间时，CPU首先通过第三寄存器识别对应空间是否“空闲”，空闲时将第四寄存器设置为“数据无效”状态，随后进行数据更新，数据更新完成后，再将第四寄存器设置为“数据有效”状态。
进一步地，通过FPGA接口转换逻辑实现CPU总线接口与DSP的HPI接口之间的接口转换具体是：CPU可通过FPGA接口转换逻辑配置DSP中HPI控制器的HPID、HPIA、HPIC寄存器，实现对DSP内存空间的访问。
进一步地，所述第一寄存器初始化为0或1，CPU每次通过HPI接口读取DSP内存数据存储空间前，将对应的第一寄存器置1或0，表示该段内存空间处于“读取”状态，随后开始读取数据，完成数据读取后，将第一寄存器位置0或1，表示该段内存空间处于“空闲”状态。
进一步地，所述DSP每次更新内存数据前，将对应的第二寄存器置1或0，表示该段内存空间处于“数据无效”状态，随后开始更新数据，完成数据更新后，将第二寄存器置0或1，表示该段内存空间处于“数据有效”状态。
进一步地，所述第三寄存器初始化为0或1，DSP每次通过总线接口读取CPU内存数据存储空间前，将对应的第三寄存器置1或0，表示该段内存空间处于“读取”状态，随后开始读取数据，完成数据读取后，将第三寄存器位置0或1，表示该段内存空间处于“空闲”状态。
进一步地，CPU每次更新内存数据前，将对应的第四寄存器置1或0，表示该段内存空间处于“数据无效”状态，随后开始更新数据，完成数据更新后，将第四寄存器置0或1，表示该段内存空间处于“数据有效”状态。
本发明的有益效果在于：
本发明基于DSP的HPI接口技术替代传统的双口RAM，简化了处理器间数据交换结构，同时增加基于寄存器的防数据冲突技术，提高了数据交换的可靠性。该方法CPU经自带的总线接口，通过FPGA实现的“CPU总线接口与DSP-HPI接口”转换逻辑，实现CPU与DSP的数据交换。同时，通过设计寄存器实现总线空闲状态判断逻辑，用于防止数据冲突。当CPU与DSP需要交换数据时，首先通过寄存器查询总线及DSP数据区状态，随后根据预设的数据交互策略，发起数据交换。该方法具有结构简单、效率高、可靠性高、实用性强等特点。
附图说明
图1为本发明的原理框图。
图2为CUP读取DSP数据的流程图；
图3为DSP进行数据更新的流程图；
图4为DSP读取CUP数据的流程图；
图5为CUP进行数据更新的流程图；
具体实施方式
下面结合附图和实施例对本发明做进一步说明：
请参阅图1，一种CPU与DSP数据高可靠交换方法，具体过程如下：
步骤1：通过FPGA接口转换逻辑实现CPU总线接口与DSP的HPI接口之间的接口转换；
在本实施例中，CPU总线为PCI接口，DSP总线为EMIF接口；通过FPGA实现“PCI-EMIF”的接口转换逻辑，使CPU可以访问配置DSP中HPI控制器的HPID、HPIA、HPIC寄存器，实现对DSP内存空间的访问；
步骤2：对DSP内存数据进行空间划分
在数据交换前，根据系统需求，确定系统需要的数据区数量及大小，将DSP内存数据按地址划分成多个数据区，并根据数据流，将其区分两类，具体为：
第一类数据区为：由DSP进行数据更新，CPU进行数据读取，用于数据流为DSP->CPU的数据交换；
第二类数据区为：由CPU进行数据更新，DSP进行数据读取，用于数据流为CPU->DSP的数据交换；
步骤3：对每个数据区进行寄存器配置
针对划分的每个数据区，均配置两个寄存器，用于标示数据交互区的具体状态；
具体为：
对于数据流为DSP->CPU的第一类数据区，设置第一寄存器为：HPI_Busy_DSP_CPU_n：用于标识CPU对DSP内存数据空间的读取状态，其中，n表示DSP内存中用于数据交换的地址空间个数。第一寄存器由CPU进行写操作，由DSP进行读操作。第一寄存器初始化为“空闲”状态，CPU每次通过HPI接口读取DSP内存数据存储空间前，将对应的寄存器置为“读取”状态，随后开始读取数据，完成数据读取后，将其置为“空闲”状态；
设置第二寄存器为：SRAM_Data_DSP_CPU_n:用于标识DSP内存数据是否已完成更新,其中，n表示DSP内存中用于数据交换的地址空间个数。第二寄存器由DSP进行写操作，由CPU进行读操作。DSP每次更新内存数据前，将对应的第二寄存器置于“数据无效”状态，随后开始更新数据，完成数据更新后，将第二寄存器置于“数据有效”状态；
对于数据流为CPU->DSP的第二类数据区，设置第三寄存器为：HPI_Busy_CPU_DSP_n：用于标识DSP对CPU内存数据空间的读取状态，其中，n表示CPU内存中用于数据交换的地址空间个数；第三寄存器由DSP进行写操作，由CPU进行读操作。第三寄存器初始化为“空闲”状态，DSP每次通过总线接口读取CPU内存数据存储空间前，将对应的第三寄存器置为“读取”状态，随后开始读取数据，完成数据读取后，将其置为“空闲”状态；
设置第四寄存器为：SRAM_Data_CPU_DSP_n：用于标识CPU内存数据是否已完成更新,其中，n表示CPU内存中用于数据交换的地址空间个数；第四寄存器由CPU进行写操作，由DSP进行读操作。CPU每次更新内存数据前，将对应的第四寄存器置于“数据无效”状态，随后开始更新数据，完成数据更新后，将第四寄存器置于“数据有效”状态；
步骤4：CPU与DSP之间的数据交换
参见图2和图3，当数据流为DSP->CPU时：
CPU读取数据时，CPU首先通过FPGA的接口转换逻辑，访问DSP内存中SRAM_Data_DSP_CPU_n寄存器(即第二寄存器)，若其状态为“数据有效”，则配置HPI_Busy_DSP_CPU_n寄存器(即第一寄存器)状态为“读取”，表示该段地址空间数据正在被CPU读取，防止在CPU读取数据过程中，DSP更新该段地址空间的数据。完成寄存器配置后，CPU再通过FPGA的接口转换逻辑配置DSP的HPI控制器接口，实现对DSP内存数据的读取。数据传输完毕后，CPU配置HPI_Busy_DSP_CPU_n寄存器(即第一寄存器)为“空闲”，释放该段地址空间，供DSP进行数据更新。
DSP更新数据时，DSP首先访问HPI_Busy_DSP_CPU_n(即第一寄存器)寄存器，若其状态为“空闲”，则配置SRAM_Data_DSP_CPU_n寄存器(即第二寄存器)为“数据无效”状态,表示该段地址空间数据正进行更新，防止DSP更新该段地址空间数据过程中，CPU读取该段地址空间的数据，同时更新相应数据。数据更新完毕后，DSP配置SRAM_Data_DSP_CPU_n为“数据有效”状态，释放该段地址空间，供CPU读取数据。
参见图4和图5，当数据流为CPU->DSP时：
DSP读取数据时，DSP首先访问SRAM_Data_CPU_DSP_n寄存器(即第四寄存器)，若其状态为“数据有效”，则配置HPI_Busy_CPU_DSP_n寄存器(即第三寄存器)为“读取”状态,表示该段地址空间数据正在被DSP读取，防止在DSP读取数据过程中，CPU更新该段地址空间的数据。完成寄存器配置后，DSP开始对内存数据的读取。数据传输完毕后，DSP配置HPI_Busy_CPU_DSP_n寄存器(即第三寄存器)寄存器为“空闲”，释放该段地址空间，供CPU进行数据更新。
CPU更新数据时，CPU首先通过FPGA的接口转换逻辑，访问DSP内存中HPI_Busy_CPU_DSP_n寄存器(即第三寄存器)，若其状态为“空闲”，则配置SRAM_Data_CPU_DSP_n(即第四寄存器)为“数据无效”状态，表示该段地址空间数据正进行更新，防止CPU更新该段地址空间数据过程中，DSP读取该段地址空间的数据，同时更新相应数据。数据更新完毕后，CPU配置SRAM_Data_CPU_DSP_n为“数据有效”状态，释放该段地址空间，供DSP读取数据。
该方法提供的CPU与DSP数据高可靠交换方法，基于DSP的HPI借口，通过FPGA实现的“CPU总线-HPI接口”转换逻辑，实现CPU与DSP的数据交换，替代了传统的双口RAM，简化了处理器间数据交换结构，降低了系统成本。同时，通过设计寄存器实现总线空闲状态判断逻辑，用于防止数据冲突，提高了数据交换过程中的可靠性。

Claims (5)

1.一种CPU与DSP数据高可靠交换方法，其特征在于，具体实现步骤如下：
步骤1：数据接口转换
通过FPGA接口转换逻辑实现CPU总线接口与DSP的HPI接口之间的接口转换；
CPU总线为PCI接口，DSP总线为EMIF接口；通过FPGA实现“PCI-EMIF”的接口转换逻辑，使CPU可以访问配置DSP中HPI控制器的HPID、HPIA、HPIC寄存器，实现对DSP内存空间的访问；
步骤2：对DSP内存数据进行空间划分
将DSP内存数据按地址分成大小不同的多个数据区，并根据数据流，将多个数据区分为两类，具体为：
第一类数据区为：由DSP进行数据更新，CPU进行数据读取，用于数据流为DSP->CPU的数据交换；
第二类数据区为：由CPU进行数据更新，DSP进行数据读取，用于数据流为CPU->DSP的数据交换；
步骤3：对每个数据区进行寄存器配置
针对划分的每个数据区，均配置两个寄存器，用于标示数据交互区的具体状态；
第一类数据区包括第一寄存器和第二寄存器；
第一寄存器：由CPU进行写操作，由DSP进行读操作，用于标识CPU对DSP内存数据空间的读取状态；
第二寄存器：由DSP进行写操作，由CPU进行读操作，用于标识DSP内存数据是否已完成更新；
第二类数据区包括第三寄存器和第四寄存器；
第三寄存器：由DSP进行写操作，由CPU进行读操作，用于标识DSP对CPU内存数据空间的读取状态；
第四寄存器：由CPU进行写操作，由DSP进行读操作，用于标识CPU内存数据是否已完成更新；
步骤4：CPU与DSP之间的数据交换
当CPU读取DSP数据时，CPU首先通过第二寄存器识别对应空间数据是否为“数据有效”，“数据有效”时将第一寄存器设置为“读取”状态，随后发起读操作，读操作完成后，再将第一寄存器设置为“空闲”状态；当DSP更新内存数据空间时，DSP首先通过第一寄存器识别对应空间是否空闲，空闲时将第二寄存器设置为“数据无效”状态，随后进行数据更新，数据更新完成后，再将第二寄存器设置为“数据有效”状态；
当DSP读取CPU数据时，DSP首先通过第四寄存器识别对应空间数据是否为“数据有效”，“数据有效”时将第三寄存器设置为“读取”状态，随后发起读操作，读操作完成后，再将第三寄存器设置为“空闲”状态；当CPU更新内存数据空间时，CPU首先通过第三寄存器识别对应空间是否空闲，空闲时将第四寄存器设置为“数据无效”状态，随后进行数据更新，数据更新完成后，再将第四寄存器设置为“数据有效”状态。
2.根据权利要求1所述的CPU与DSP数据高可靠交换方法，其特征在于：所述第一寄存器初始化为0或1，CPU每次通过HPI接口读取DSP内存数据存储空间前，将对应的第一寄存器置1或0，表示该段内存空间处于“读取”状态，随后开始读取数据，完成数据读取后，将第一寄存器位置0或1，表示该段内存空间处于“空闲”状态。
3.根据权利要求1所述的CPU与DSP数据高可靠交换方法，其特征在于：所述DSP每次更新内存数据前，将对应的第二寄存器置1或0，表示该段内存空间处于“数据无效”状态，随后开始更新数据，完成数据更新后，将第二寄存器置0或1，表示该段内存空间处于“数据有效”状态。
4.根据权利要求1所述的CPU与DSP数据高可靠交换方法，其特征在于：所述第三寄存器初始化为0或1，DSP每次通过总线接口读取CPU内存数据存储空间前，将对应的第三寄存器置1或0，表示该段内存空间处于“读取”状态，随后开始读取数据，完成数据读取后，将第三寄存器位置0或1，表示该段内存空间处于“空闲”状态。
5.根据权利要求4所述的CPU与DSP数据高可靠交换方法，其特征在于：CPU每次更新内存数据前，将对应的第四寄存器置1或0，表示该段内存空间处于“数据无效”状态，随后开始更新数据，完成数据更新后，将第四寄存器置0或1，表示该段内存空间处于“数据有效”状态。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118211210A (zh) * 2024-03-06 2024-06-18 拓尔思天行网安信息技术有限责任公司 隔离数据交互方法、系统、存储介质及产品

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545658A (zh) * 2001-07-17 2004-11-10 �йȲ��� 具有双端口存储器仿真配置的交换结构
CN201218944Y (zh) * 2008-07-03 2009-04-08 西安奇维测控科技有限公司 双口ram实现闪存控制器缓存的结构
CN101839974A (zh) * 2010-05-05 2010-09-22 北京航空航天大学 一种双接口雷达数据记录仪
CN103019976A (zh) * 2011-09-22 2013-04-03 中国航天科工集团第三研究院第八三五七研究所 基于fpga的hpi总线上位机接口
CN103218338A (zh) * 2013-03-19 2013-07-24 中国科学院声学研究所 一种信号处理机系统实时多dsp调试系统
WO2015139198A1 (zh) * 2014-03-18 2015-09-24 华为技术有限公司 鉴权处理装置和方法
CN105320633A (zh) * 2015-11-20 2016-02-10 天津光电通信技术有限公司 一种双通道高速模拟数字信号采集处理板卡
CN106227681A (zh) * 2016-06-15 2016-12-14 北京和信瑞通电力技术股份有限公司 一种新型防冲突的双口ram访问方法
CN107870885A (zh) * 2017-11-28 2018-04-03 国网技术学院 通信系统、装置及方法
CN108897703A (zh) * 2018-05-30 2018-11-27 郑州云海信息技术有限公司 一种基于pcie的高速数据传输系统及方法
CN109308283A (zh) * 2018-08-31 2019-02-05 西安微电子技术研究所 一种SoC片上系统及其外设总线切换方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550479B2 (ja) * 2004-04-30 2010-09-22 ルネサスエレクトロニクス株式会社 電子制御装置及びデータ調整方法
KR100921007B1 (ko) * 2006-12-19 2009-10-09 삼성전자주식회사 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법
CN101667169A (zh) * 2008-09-03 2010-03-10 中国科学院上海技术物理研究所 一种数字信号的多处理器并行处理系统
CN105608028A (zh) * 2015-10-19 2016-05-25 陕西宝成航空仪表有限责任公司 基于emif接口和双口ram实现dsp与fpga高速通信方法
CN108228513B (zh) * 2016-12-14 2021-03-26 中国航空工业集团公司西安航空计算技术研究所 一种基于fpga架构的智能串口通讯装置
CN206532119U (zh) * 2017-03-09 2017-09-29 上海固高欧辰智能科技有限公司 一种EtherCAT主站控制器
CN108595347B (zh) * 2018-04-25 2020-11-10 咪咕音乐有限公司 一种缓存控制方法、装置及计算机可读存储介质
CN111026427B (zh) * 2019-11-14 2022-09-02 中国航空工业集团公司洛阳电光设备研究所 一种含cpu和fpga的嵌入式系统远程在线升级方法
CN111046072A (zh) * 2019-11-29 2020-04-21 浪潮(北京)电子信息产业有限公司 一种数据查询方法、系统、异构计算加速平台及存储介质

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545658A (zh) * 2001-07-17 2004-11-10 �йȲ��� 具有双端口存储器仿真配置的交换结构
CN201218944Y (zh) * 2008-07-03 2009-04-08 西安奇维测控科技有限公司 双口ram实现闪存控制器缓存的结构
CN101839974A (zh) * 2010-05-05 2010-09-22 北京航空航天大学 一种双接口雷达数据记录仪
CN103019976A (zh) * 2011-09-22 2013-04-03 中国航天科工集团第三研究院第八三五七研究所 基于fpga的hpi总线上位机接口
CN103218338A (zh) * 2013-03-19 2013-07-24 中国科学院声学研究所 一种信号处理机系统实时多dsp调试系统
WO2015139198A1 (zh) * 2014-03-18 2015-09-24 华为技术有限公司 鉴权处理装置和方法
CN105320633A (zh) * 2015-11-20 2016-02-10 天津光电通信技术有限公司 一种双通道高速模拟数字信号采集处理板卡
CN106227681A (zh) * 2016-06-15 2016-12-14 北京和信瑞通电力技术股份有限公司 一种新型防冲突的双口ram访问方法
CN107870885A (zh) * 2017-11-28 2018-04-03 国网技术学院 通信系统、装置及方法
CN108897703A (zh) * 2018-05-30 2018-11-27 郑州云海信息技术有限公司 一种基于pcie的高速数据传输系统及方法
CN109308283A (zh) * 2018-08-31 2019-02-05 西安微电子技术研究所 一种SoC片上系统及其外设总线切换方法

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