JPS6362064A - バス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータシステムに於けるバス変換装置殊
に、データビット幅の異なるデータ間のバス変換装置に
関する。

（従来技術） 一般Ｋ　、コンピュータシステムの内部バスより外部バ
スのデータビット幅が広い場合は、外部／（スのデータ
ビット幅に拘らず内部パスのデータビット幅の信号をそ
のままの形で外部バスと接続しデータ伝送を行なってい
次。例えば。

内部パスのデータが８ビツト、外部バスのデータが１６
ビツトの場合、外部バスでの伝送も８ビツトで行い、残
りの８ビツトは無視していた。

しかしこの方法では内部データが１６ビツトのデータは
、外部バスが１６ビツトにも拘らず。

８ビツトデータを二回に分けて伝送しなければならず、
伝送効率が悪く結果的に伝送速度が低下するという欠点
があった。

（本発明の目的） 本発明は上述した如くデータビット幅の小さいシステム
からのデータをデータビット幅の広いバスに整合させ、
データ伝送の効率を向上したバス変換装置を提供するこ
とを目的とする。

（発明の概要） 本発明は上述の目的を達成する為に、所要幅のバスライ
ンとこれより広い幅を有するバスラインの間にアドレス
信号とデータ信号をメモリするレジスタ群を設け、該レ
ジスタ群に前記所要幅のバスラインから出力されるデー
タを前記広い幅のバスラインのビット幅に適合するよう
にメモリし１両者のビット幅が一致したときに前記広い
幅のバスラインへアドレス信号とデータ信号を出力する
。

さらに、前記広い幅のバスラインから他方のバスライン
へデータ信号を送る場合は、データマルチプレクサで前
記他方のバスラインに適合したビット幅に分割して出力
する。

（発明の実施例） 以下１本発明を図面に示した実施例に基づいて詳細に説
明する。

ｇＪＬ１図は本発明の一実施例を示すブロック図であっ
て、シリアル入出力信号を８ビツトのバスラインに適合
させかつマスク機能をもｔせたバス変換装置を示したも
のである。

同図に於いて１けマイクロプロセッサユニット（以下Ｍ
ＰＵと略）であって、その入出力信号はシリアルポート
からシリアル入出カライン２を介してシリアルパラレル
変換器３（以下Ｓｐｃと略）に接続する。

又、５ＰＣ３の出力をレジスタ群４を介して。

パラレルバスライン５（以下ＰＢＵＳと略）へ出力する
。ＦＢＵＳ５からのデータ信号はデータマルチプレクサ
７（以下ＭＵＸと略）を介して５ＰＣ３に接続し、腋部
にてシリアル信号に変換し念のち前記ＭＰＩＪ１に送る
。

更に前記レジスタ群４とデータマルチプレクサとを制御
する為に制御ｇ６を設ける。該制御部６はバス制御部８
と内部制御部９とから成り、バス制御部７はＰＢＵＳ５
に対してコマンド及びスティタス信号の入出力、レジス
タ群４に対して出力制御信号を又、ＭＵＸ７には入力制
御信号を夫々出力或は入力する。又、レジスタ群４のア
ドレス部の一部はＰＢＵＳ５へのコマンドとして制御部
６へ接続する。制御部６の内部制御はレジスタ群４に入
力制御信号を、ＭＵＸ７に出力制御信号を又゛、制御部
６のバス制御にコマンド及びスティタス信号を夫々接続
するよう構成したものである。

伺、ＰＢＵＳ５をアドレス線１５ビツト、データ線１６
ビツトとする場合、前記レジスタ群４はアドレス用、デ
ータ用夫々に８ビツトレジスタを二個ずつ設け、アドレ
ス用の第一のレジスタの１ビツトを制御部６のコマンド
に用いる。

又、ＭＵＸ７は８ビツトずつ二回路を切替えるように構
成する。

このように構成したバス変換装置の動作及びその手順を
以下詳細に説明する。

初期状態では内部制御部８はＭＰＵ１からのデータ入力
待ちになっている。このときにＭＰＵ１から８ＰＣ３に
データが入力されると、内部制御部８はレジスタ群４に
設けたアドレス部の第一のレジスタに前記データを格納
し、以下同様にアドレス部の第二のレジスタにもデータ
を格納する。次に、前記第一のアドレス部を介して制御
部６へ送られるコマンドを該制御部６に於いて判定しこ
れがＰＢＵ８５への書き込み伝送である場合は、さらに
アト°レス部と同様にデータ部も格納する。レジスタ群
へのデータの格納が終了すると、内部制御部８はバス制
御部９に書き込み伝送コマンドを出力する。バス制御部
９は前記書き込み伝送命令によってＰＢｔｌＳＳ上にア
ドレス信号とデータ信号との書き込み信号を出力し、デ
ータ伝送が終了すると内部制御部８に終了を知らせるス
ティタスを出力し、内部制御部８を初期状態に復帰させ
て一連の動作が終了する。

また、前記アドレス部から制御部６へ送られたコマンド
がＰＢＵＳ５からの読み出し伝送の場合は、内部制御部
８はバス制御部９に読み出し伝送コマンドを出力し、こ
れによりバス制御部９はアドレス信号、読み出し信号を
出力し、データ信号を入力して伝送を終了する。次に前
記終了のスティタスが内部制御部８に入力すると、内部
制御部８はＭＵＸ７からＭＰＵ１へデータ信号を二回に
分割して出力させる。

このようにパラレルバスのビット仕様に合わせてレジス
タ群のレジスタを並列に接続し上述した如く機能させれ
ばパラレルバスラインへのデータ伝送効率が著しく向上
すること容易に理解できよう。

第２図は以上説明したプロセスのフローチャート図の一
例を示したものである。

本発明は以下の如く変形してもよい。

即ち、レジスタ群内のレジスタ又はデータマルチプレク
サを３個、４個、・・・・・・と増設することにより、
ピット仕様のさらに広いパラレルバスラインに対応する
ことができる。

また、レジスタ群のアドレス部を取り除き。

パラレルバスラインからのコマンドのみで伝送制御する
スレーブ機能を有した構成にしてもよく、この場合構成
は簡単になるがＭＰｔｌからパラレルバスへの伝送はレ
ジスタ群のデータ部にデータが予め存在するときのみ可
能となる。

更に、前記制御部の判断機能を若干変更してマスク機能
とスレーブ機能の双方を有したバス変換装置を実現して
いてもよい。

ま九、パラレルバスがある定まったものである場合はア
ドレス部の一部の内容にすることによって、レジスタ群
内のアドレス部のレジスタの一部を省きＭＰｔｌからの
データのみをレジスタにメモリするように構成すれば前
記レジスタのウチアドレス用レジスタが少なくて済む。

（発明の効果） 本発明は以上説明し友ように構成ものであるから、所要
のビット幅のバスとビット幅の広いバス間のデータの授
受を迅速化したバス変換装置をも九らす上で効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
前記第１図に示した装置の動作手順を示すフローチャー
ト図である。 １・・・・・・・・・マイクプロセッサユニット。 ２・・・・・・・・・シリアル入出カライン。 ３・・・・・・・・−シリアルパラレル変換器。 ４・・・・−・・−・レジスタ群、　　　５・・・・・
・・・・パラレルバスライン、　　　６・・・・・・・
・・制御部。 ７・・・・・・・・・データマルチプレクサ、特許出願
人　　東洋通信機株式会社 第　１ｒＩＤ １、事件の表示 昭和６１年　特　許　　願第　２０７４７６号２、発明
の名称 パス変換装置 ３、補正をする者 事件との関係　　　出願人 郵便番号２５３−０１　　　　を話０４６７−７４−１
１３１（代表）４、手続補正指４書の日付　昭和６１年
１１　月２５　日（発送日）５、補正により増加する発
明の数　なし６、補正の対象　図面の第２図

Claims (1)

1. 【特許請求の範囲】 １、所要幅をもった入力データを該入力データより広い
   幅を有するバスラインに適合せしめる場合に於いて、入
   力データのアドレス信号とデータ信号とを前記バスライ
   ンのデータ幅に対してメモリするレジスタ群と前記バス
   ラインからの出力データを前記入力データ側に該入力デ
   ータビットに適応する如く分割して前記レジスタ群と前
   記データマルチプレクサとを入力データ及びバスライン
   からのデータに対して制御する制御装置とを備えたこと
   を特徴とするバス変換装置。 ２、前記入力データがシリアルデータである場合、該シ
   リアルデータを一所要ビットのパラレルデータに変換す
   るシリアル・パラレル変換器を介して前記レジスタ群に
   接続し或は前記データマルチプレクサの出力を前記シリ
   アル・パラレル変換器を介して入力側に出力するよう構
   成したことを特徴とするバス変換装置。