JPS5953743B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS5953743B2 JPS5953743B2 JP54060937A JP6093779A JPS5953743B2 JP S5953743 B2 JPS5953743 B2 JP S5953743B2 JP 54060937 A JP54060937 A JP 54060937A JP 6093779 A JP6093779 A JP 6093779A JP S5953743 B2 JPS5953743 B2 JP S5953743B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- data buffer
- control procedure
- specific
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は通信制御装置に、特に異なるフレーム構成を有
する制御手順に対して兼用可能な通信制御装置に関する
。
する制御手順に対して兼用可能な通信制御装置に関する
。
一般に通信制御装置における制御手順として基本形デー
タ伝送制御手順とハイレベルデータリンク制御手順とが
ある。
タ伝送制御手順とハイレベルデータリンク制御手順とが
ある。
基本形データ伝送制御手順の場合に通信制御装置に供給
されるデータのフレーム構成は第１図ａに示すとおりで
ある。
されるデータのフレーム構成は第１図ａに示すとおりで
ある。
すなわち、ブロック開始符号ＳＴＸに続いてデータが配
置され、このデータはブロック終了符号ＥＴＢを検出す
るまで連続している。
置され、このデータはブロック終了符号ＥＴＢを検出す
るまで連続している。
このブロック終了符号ＥＴＢの次にはブロックチェック
符号ＬＲＣが引き続くもので、このブロックチェック符
号は先行するデータについて演算を行なつたのちの結果
であり、これによりデータに誤りがあつたか否か判断で
きるものである。これに対し、ハイレベルデータリンク
制御手順の場合に通信制御装置に供給されるfヨ黹^のフ
レーム構成は第１図をに示すとおりである。
符号ＬＲＣが引き続くもので、このブロックチェック符
号は先行するデータについて演算を行なつたのちの結果
であり、これによりデータに誤りがあつたか否か判断で
きるものである。これに対し、ハイレベルデータリンク
制御手順の場合に通信制御装置に供給されるfヨ黹^のフ
レーム構成は第１図をに示すとおりである。
すなわち、フラグシーケンスがフレームの最初を表わす
ために現われる。
ために現われる。
このフラグシーケンスは８ビットの特定パターンであり
、フレームの最後を示すものと兼用される。このフラグ
シーケンスに引き続いてアドレスフィールドが現われる
。このアドレスフィールドは、コマンドの受信もしくは
送信先を示すものであり、やはり８ビットで示される。
次いで制御用の８ビツトの制御フイールドが現われたの
ち初めて、送受を目的とする情報フイールドが現われる
。この情報フイールドは基本系データ伝送制御手順の場
合のデータと同様に長さは全く規定されていない。この
情報フイールドの次には１６ビツトのフレームチエツク
シーケンスが現われ、これは前述のブカツタチエツク符
号ＬＲＣと同様のものである。
、フレームの最後を示すものと兼用される。このフラグ
シーケンスに引き続いてアドレスフィールドが現われる
。このアドレスフィールドは、コマンドの受信もしくは
送信先を示すものであり、やはり８ビットで示される。
次いで制御用の８ビツトの制御フイールドが現われたの
ち初めて、送受を目的とする情報フイールドが現われる
。この情報フイールドは基本系データ伝送制御手順の場
合のデータと同様に長さは全く規定されていない。この
情報フイールドの次には１６ビツトのフレームチエツク
シーケンスが現われ、これは前述のブカツタチエツク符
号ＬＲＣと同様のものである。
このフレームチエツクシーケンスの次にはフラグシーケ
ンスが現われ、フレームの最後を示すとともに次にフレ
ームの開始をも示す。従来の通信制御装置では基本形デ
ータ伝送制御手順（ＪＩＳ−Ｃ−６３６２で規定されて
いる。
ンスが現われ、フレームの最後を示すとともに次にフレ
ームの開始をも示す。従来の通信制御装置では基本形デ
ータ伝送制御手順（ＪＩＳ−Ｃ−６３６２で規定されて
いる。
）とハイレベルデータリンク制御手順（ＩＳＯ／ＤＩＳ
３３Ｏ９で規定されている。）におけるデータ処理の回
路構成は第２図に示す通り基本的に同じような回路構成
となつている。すなわち、基本形データ伝送制御手順に
おけるデータのフレーム構成の場合には通信制御装置１
で処理され、ハイレベルデータリンタ制御手順における
データのフレーム構成の場合には通信制御装置１″で処
理される。すなわち、フレーム構成が異なるため別々に
処理されている。さらに特定データ検出回路７，７″で
検出すべき符号とその結果に基ずく制御が異なつている
。そのために従来の通信制御装置１および１″ではそれ
ぞれの手順に応じて専用の回路となつていた。しかし、
この通信制御装置１および１″は、特定データ検出回路
７，７″が異なること以外には第２図から明らかなよう
に全く同一である。
３３Ｏ９で規定されている。）におけるデータ処理の回
路構成は第２図に示す通り基本的に同じような回路構成
となつている。すなわち、基本形データ伝送制御手順に
おけるデータのフレーム構成の場合には通信制御装置１
で処理され、ハイレベルデータリンタ制御手順における
データのフレーム構成の場合には通信制御装置１″で処
理される。すなわち、フレーム構成が異なるため別々に
処理されている。さらに特定データ検出回路７，７″で
検出すべき符号とその結果に基ずく制御が異なつている
。そのために従来の通信制御装置１および１″ではそれ
ぞれの手順に応じて専用の回路となつていた。しかし、
この通信制御装置１および１″は、特定データ検出回路
７，７″が異なること以外には第２図から明らかなよう
に全く同一である。
すなわち、基本形データ伝送制御手順に応じたデータが
データ伝送回線１０１を介してデータバツフア９に供給
されると直列データから並列データに変換されて演算回
路６、特定データ検出回路７に供給される。この特定デ
ータ検出回路７での．処理結果にもとづいてゲート回路
８が制御されデータバツフア３を介してデータ処理装置
２に受信されたデータが供給される。ハイレベルデータ
リンク制御手順の場合にはデータはデータ伝送回線１０
「を介して上述と同くじように処理されデータ処理装置
２に供給されるが、特定デ゛一タ検出回路７″での処理
とこの処理の結果にもとづくゲート回路８との動作が相
異するだけである。
データ伝送回線１０１を介してデータバツフア９に供給
されると直列データから並列データに変換されて演算回
路６、特定データ検出回路７に供給される。この特定デ
ータ検出回路７での．処理結果にもとづいてゲート回路
８が制御されデータバツフア３を介してデータ処理装置
２に受信されたデータが供給される。ハイレベルデータ
リンク制御手順の場合にはデータはデータ伝送回線１０
「を介して上述と同くじように処理されデータ処理装置
２に供給されるが、特定デ゛一タ検出回路７″での処理
とこの処理の結果にもとづくゲート回路８との動作が相
異するだけである。
すなわち、ハイレベルデータリンク制御手順におけるフ
レーム構成から明らかなように、ハイレベルデータリン
ク制御手順においてはフレームチエツクシーケンスに続
くフラグシーケンスを受信７するまでフレームの終結が
判別できない。
レーム構成から明らかなように、ハイレベルデータリン
ク制御手順においてはフレームチエツクシーケンスに続
くフラグシーケンスを受信７するまでフレームの終結が
判別できない。
それ故に、データバツフア９のみしかない通信制御装置
１″においてはフレームチエツクシーケンスもデータと
同様にデータ処理装置２へ送らなければならず、データ
処理装置２ではソフトウエクアによつてフレームチエツ
タシーケンスを除去しなければならなかつた。そのため
にデータ処理装置２におけるデータの処理量が多くなり
、処理能力に悪影響を与えるばかりでなく、データ処理
装置２が必要とするデータバツフアの容量もフレ一・ム
単位当リフレームチエツクシーケンスの分づつ増え、結
果として処理能力の低下とコスト高となる欠点があつた
。また、２種の回路とすることは集積回路化するときに
２種類の設計を要することとなり、集積回路化は不向き
であるという欠点があつた。
１″においてはフレームチエツクシーケンスもデータと
同様にデータ処理装置２へ送らなければならず、データ
処理装置２ではソフトウエクアによつてフレームチエツ
タシーケンスを除去しなければならなかつた。そのため
にデータ処理装置２におけるデータの処理量が多くなり
、処理能力に悪影響を与えるばかりでなく、データ処理
装置２が必要とするデータバツフアの容量もフレ一・ム
単位当リフレームチエツクシーケンスの分づつ増え、結
果として処理能力の低下とコスト高となる欠点があつた
。また、２種の回路とすることは集積回路化するときに
２種類の設計を要することとなり、集積回路化は不向き
であるという欠点があつた。
本発明の目的は、フレーム構成の異なる制御手順の処理
を１つの回路構成で行えるとともに、不要なデータをデ
ータ処理装置へ転送しない通信制御装置を提供すること
にある。
を１つの回路構成で行えるとともに、不要なデータをデ
ータ処理装置へ転送しない通信制御装置を提供すること
にある。
本発明の通信制御装置は第１、第２、第３のデータバツ
フアと、データ処理装置から指示された処理モードに応
じて処理モードが基本形データ制御手順であるときはデ
ータ伝送回線から供給されるデータを前記第３のデータ
バツフアを介して前記第１のデータバツフアに供給して
処理モードがハイレベルデータリンク制御手順であると
きは前記データを前記第１のデータバツフア前記第２の
データバツフアの順に経由して前記第３のデータバツフ
アに供給するように切替える切替回路と、前記処理モー
ドが前記基本形データ制御手順であるときは前記第３の
データバツフアに格納されているデータが特定データで
あるか否かを検出し前記処理モードが前記ハイレベルデ
ータリンク制御手順であるときは前記第１のデータバツ
フアに格納されているデータが特定データであるか否か
を検出する特定データ検出回路と、前記特定データ検出
回路が特定データを検出したとき前記第１のデータバツ
フアに格納されたデータの前記データ処理装置への転送
を抑制するゲート回路と、前記第１のデータバツフアに
データが格納されるごとに先行するデータの演算結果と
演算し最終データの供給後供給されたデ゛一タの誤りの
有無を検知する演算回路とを含んで構成される。
フアと、データ処理装置から指示された処理モードに応
じて処理モードが基本形データ制御手順であるときはデ
ータ伝送回線から供給されるデータを前記第３のデータ
バツフアを介して前記第１のデータバツフアに供給して
処理モードがハイレベルデータリンク制御手順であると
きは前記データを前記第１のデータバツフア前記第２の
データバツフアの順に経由して前記第３のデータバツフ
アに供給するように切替える切替回路と、前記処理モー
ドが前記基本形データ制御手順であるときは前記第３の
データバツフアに格納されているデータが特定データで
あるか否かを検出し前記処理モードが前記ハイレベルデ
ータリンク制御手順であるときは前記第１のデータバツ
フアに格納されているデータが特定データであるか否か
を検出する特定データ検出回路と、前記特定データ検出
回路が特定データを検出したとき前記第１のデータバツ
フアに格納されたデータの前記データ処理装置への転送
を抑制するゲート回路と、前記第１のデータバツフアに
データが格納されるごとに先行するデータの演算結果と
演算し最終データの供給後供給されたデ゛一タの誤りの
有無を検知する演算回路とを含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例を示すもので通信制御装置１
″″とデータ処理装置２から構成される。
″″とデータ処理装置２から構成される。
通信制御装置１″″は第１のデータバツフア４、第２の
データバツフア５、第３のデ゛一タバツフア９、演算回
路６、特定データ検出回路７″″とこの特定データ検出
回路７″″によつて制御されるゲート回路８、第４のデ
ータバツフア３、及び伝送制御手順に応じて切替えを行
なうための切替回路１０からなる。データ伝送回線１０
１および１０１″はともにデータの送受信に使用される
が本発明は受信回路に関するものなので実施例において
送信に関するプロツク図は省略してある。
データバツフア５、第３のデ゛一タバツフア９、演算回
路６、特定データ検出回路７″″とこの特定データ検出
回路７″″によつて制御されるゲート回路８、第４のデ
ータバツフア３、及び伝送制御手順に応じて切替えを行
なうための切替回路１０からなる。データ伝送回線１０
１および１０１″はともにデータの送受信に使用される
が本発明は受信回路に関するものなので実施例において
送信に関するプロツク図は省略してある。
なお、この特定データ検出回路では第２図に示す特定デ
ータ検出回路７，７″の両機能を併せもつ。第３図にお
ける切替回路１０の実線の状態はハイレベルデータリン
ク制御手順における接続を示し、点線の状態は基本形デ
ータ伝送制御手順の接続を示す。これらの切替はあらか
じめデータ処理装置の指令によつて行われる。
ータ検出回路７，７″の両機能を併せもつ。第３図にお
ける切替回路１０の実線の状態はハイレベルデータリン
ク制御手順における接続を示し、点線の状態は基本形デ
ータ伝送制御手順の接続を示す。これらの切替はあらか
じめデータ処理装置の指令によつて行われる。
でもいま、第１図ｂに示すハイレベルデータリンク制御
手順に応じたフレーム構成のデータをデータ伝送回線１
０「を通して受信する場合、８ビツトから成るフラグシ
ーケンスが第１のデータバツフア４に入力され、同時に
特定データ検出回路７″″でフレーム構成における最初
のフラグであることを検出し、ゲート回路８を閉にして
おくようにする。次に、アドレスフイールドが第１のデ
ータバツフア４に入力されると同時にすでに受信してい
たフラグシーケンスは第２のデータバツフア５に移され
る。
手順に応じたフレーム構成のデータをデータ伝送回線１
０「を通して受信する場合、８ビツトから成るフラグシ
ーケンスが第１のデータバツフア４に入力され、同時に
特定データ検出回路７″″でフレーム構成における最初
のフラグであることを検出し、ゲート回路８を閉にして
おくようにする。次に、アドレスフイールドが第１のデ
ータバツフア４に入力されると同時にすでに受信してい
たフラグシーケンスは第２のデータバツフア５に移され
る。
次に制御フイールドが第１のデータバツフア４に入力さ
れると同時に第２のデータバツフア５に入力されていた
フラグシーケンスは第３のデータバツフア９へ、第１の
データバツフア４に入力されていたアドレスフイールド
は第２のデータバツフア５へ移される。
れると同時に第２のデータバツフア５に入力されていた
フラグシーケンスは第３のデータバツフア９へ、第１の
データバツフア４に入力されていたアドレスフイールド
は第２のデータバツフア５へ移される。
次に情報フイールドのうち最初の８ビツトが第１のデ゛
一タバツフア４に入力されるが、常時フラグを検出して
いる特定データ検出回路７″″がゲート回路を閉にして
いるために、第３のデータバツフア９に入力されていた
フラグシーケンスはデータ処理装置２に送られず無効に
され、第２のデータバツフア５に入力されていたアドレ
スフイールドは第３のデータバツフア９へ移され、第１
のデータバツフア４に入力されていた制御フイールドは
第２のデータバツフア５へ移される。
一タバツフア４に入力されるが、常時フラグを検出して
いる特定データ検出回路７″″がゲート回路を閉にして
いるために、第３のデータバツフア９に入力されていた
フラグシーケンスはデータ処理装置２に送られず無効に
され、第２のデータバツフア５に入力されていたアドレ
スフイールドは第３のデータバツフア９へ移され、第１
のデータバツフア４に入力されていた制御フイールドは
第２のデータバツフア５へ移される。
これ以後″は特定データ検出回路７″″によりゲート回
路８を開にするため順次データが第４のデ゛一タバツフ
ア３を介してデータ処理装置２へ送られる。以後、情報
フイールドが入力されるごとにデータバツフアに格納さ
れたデータはシフトされてデータ処理装置に送られる。
フレームの終結時においてはフレームチエツクシーケン
ス１６ビツトのうちの初めの８ビツトが第３のデータバ
ツフア９に、後の８ビツトが第２のデータバツフア５に
、フラグシーケンスが第１のデータバツフア４にあり、
同時に特定データ検出回路７″″でフラグシーケンスの
検出が行われて、ゲート回路８を閉にする。
路８を開にするため順次データが第４のデ゛一タバツフ
ア３を介してデータ処理装置２へ送られる。以後、情報
フイールドが入力されるごとにデータバツフアに格納さ
れたデータはシフトされてデータ処理装置に送られる。
フレームの終結時においてはフレームチエツクシーケン
ス１６ビツトのうちの初めの８ビツトが第３のデータバ
ツフア９に、後の８ビツトが第２のデータバツフア５に
、フラグシーケンスが第１のデータバツフア４にあり、
同時に特定データ検出回路７″″でフラグシーケンスの
検出が行われて、ゲート回路８を閉にする。
このためにフレームチエツクシーケンスはデータ処理装
置２に送られず、データの誤り検査は演算回路６で行つ
て、結果のみをデータ処理装置２へ通知する。このため
に、データ処理装置２では効率よい処理が可能となる。
基本形データ伝送制御手順の場合は、データ処理装置２
からの指令により、切換回路１０は第３図の点線側に接
続される。それ故に、データ伝送回線１０１からのデー
タは直接第３のデータバツフア９に入力され、第３のデ
ータバツフア９の出力データはゲート回路８、第４のデ
ータバツフア３を介してデータ処理装置２と第１のデー
タバツフア４へ送られる。ここで、ゲート回路８は、特
定データ検出回路７″″がプロツタ開始符号ＳＴＸを検
出したときから開になり、プロツタ終了符号ＥＴＢまた
はテキスト終了符号ＥＴＸを検出したときから閉になる
よう検出回路７″″により制御される。第１のデータバ
ツフア４に送られてきたデータに基づき演算回路６にお
いて演算が行なわれ、最後に誤り検査が行われる。この
ように、本発明によれば同一構成の回路で異なる制御手
順のデータ処理が、前述したようにデータ処理装置２の
効率を改良した上で行えるため同一回線で異なる伝送制
御手順によるデータ伝送を可能にするほか集積回路化を
行う上でも本発明は非常に経済的なデータ処理回路であ
る。
置２に送られず、データの誤り検査は演算回路６で行つ
て、結果のみをデータ処理装置２へ通知する。このため
に、データ処理装置２では効率よい処理が可能となる。
基本形データ伝送制御手順の場合は、データ処理装置２
からの指令により、切換回路１０は第３図の点線側に接
続される。それ故に、データ伝送回線１０１からのデー
タは直接第３のデータバツフア９に入力され、第３のデ
ータバツフア９の出力データはゲート回路８、第４のデ
ータバツフア３を介してデータ処理装置２と第１のデー
タバツフア４へ送られる。ここで、ゲート回路８は、特
定データ検出回路７″″がプロツタ開始符号ＳＴＸを検
出したときから開になり、プロツタ終了符号ＥＴＢまた
はテキスト終了符号ＥＴＸを検出したときから閉になる
よう検出回路７″″により制御される。第１のデータバ
ツフア４に送られてきたデータに基づき演算回路６にお
いて演算が行なわれ、最後に誤り検査が行われる。この
ように、本発明によれば同一構成の回路で異なる制御手
順のデータ処理が、前述したようにデータ処理装置２の
効率を改良した上で行えるため同一回線で異なる伝送制
御手順によるデータ伝送を可能にするほか集積回路化を
行う上でも本発明は非常に経済的なデータ処理回路であ
る。
また、本発明ではデータ処理装置２からの指令により、
基本形データ伝送制御手順かハイレベルデータリンク制
御手順かを処理モードを変更して、いずれの制御手順の
処理も可能とした、それゆえに同一回線で異なる手順の
データ伝送が可能であるほか、従来のデータ処理回路で
は集積回路化を行う場合に、制御手順ごとの集積回路と
なり種類が増えるという欠点があつたが、本発明では全
く同一の回路構成でありながら異なる制御手順の処理が
可能であるため、集積回路化を行つた時に量産効果によ
る低コストが可能となる。
基本形データ伝送制御手順かハイレベルデータリンク制
御手順かを処理モードを変更して、いずれの制御手順の
処理も可能とした、それゆえに同一回線で異なる手順の
データ伝送が可能であるほか、従来のデータ処理回路で
は集積回路化を行う場合に、制御手順ごとの集積回路と
なり種類が増えるという欠点があつたが、本発明では全
く同一の回路構成でありながら異なる制御手順の処理が
可能であるため、集積回路化を行つた時に量産効果によ
る低コストが可能となる。
第１図Ａ，ｂは通信制御装置に供給されるデータのフレ
ーム構成を示す図、第２図は従来の一例を示すプロツク
図、第３図は本発明の一実施例を示すプロツク図である
。 １，１″，１″″・・・・・・通信制御装置、２・・・
・・・データ処理装置、３・・・・・・データバツフア
、４・・・・・・第１のデ゛一タバツフア、５・・・・
・・第２のデータバツフア、６・・・・・・演算回路、
７，７″，７″″・・・・・・特定データ検出回路、８
・・・・・・ゲート回路、９・・・・・・デ゛一タバツ
フア、１０・・・・・・切替回路、１０１，１０「・・
・・・・データ伝送回線、１０２・・・・・・制御線、
１０３，１０４・・・・・・データ線。
ーム構成を示す図、第２図は従来の一例を示すプロツク
図、第３図は本発明の一実施例を示すプロツク図である
。 １，１″，１″″・・・・・・通信制御装置、２・・・
・・・データ処理装置、３・・・・・・データバツフア
、４・・・・・・第１のデ゛一タバツフア、５・・・・
・・第２のデータバツフア、６・・・・・・演算回路、
７，７″，７″″・・・・・・特定データ検出回路、８
・・・・・・ゲート回路、９・・・・・・デ゛一タバツ
フア、１０・・・・・・切替回路、１０１，１０「・・
・・・・データ伝送回線、１０２・・・・・・制御線、
１０３，１０４・・・・・・データ線。
Claims (1)
- １ 第１、第２、第３のデータバッファと、データ処理
装置から指示された処理モードに応じて処理モードが基
本形データ制御手順であるときはデータ伝送回線から供
給されるデータを前記第３のデータバッファを介して前
記第１のデータバッファに供給し処理モードがハイレベ
ルデータリンク制御手順であるときは前記データを前記
第１のデータバツフア前記第２のデータバッファの順に
経由して前記第３のデータバッファに供給するように切
替える切替回路と、前記処理モードが前記基本形データ
制御手順であるときは前記第３のデータバッファに格納
されているデータが特定であるか否かを検出し前記処理
モードがハイレベルデータリンク制御手順であるときは
前記第１のデータバッファに格納されているデータが特
定データであるか否かを検出する特定データ検出回路と
、前記特定データ検出回路が特定データを検出したとき
前記第３のデータバッファに格納されたデータの前記デ
ータ処理装置への転送を抑制するゲート回路と、前記第
１のデータバッファにデータが格納されるごとに先行す
るデータの演算結果と演算し最終データの供給後供給さ
れたデータの誤りの有無を検知する演算回路とを含むこ
とを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54060937A JPS5953743B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54060937A JPS5953743B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153453A JPS55153453A (en) | 1980-11-29 |
| JPS5953743B2 true JPS5953743B2 (ja) | 1984-12-26 |
Family
ID=13156782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54060937A Expired JPS5953743B2 (ja) | 1979-05-17 | 1979-05-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953743B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214760A (en) * | 1988-08-26 | 1993-05-25 | Tektronix, Inc. | Adaptable multiple port data buffer |
-
1979
- 1979-05-17 JP JP54060937A patent/JPS5953743B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153453A (en) | 1980-11-29 |
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