JPH04249947A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH04249947A JPH04249947A JP91128A JP12891A JPH04249947A JP H04249947 A JPH04249947 A JP H04249947A JP 91128 A JP91128 A JP 91128A JP 12891 A JP12891 A JP 12891A JP H04249947 A JPH04249947 A JP H04249947A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- parallel
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 49
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000001934 delay Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は通信制御装置に関する
ものである。
ものである。
【０００２】
【従来技術】図６は送信時と受信時で１本の回線が切り
替えられて使用される従来の半二重通信制御装置を示す
ブロック図であり、また、図５は該装置によって送信さ
れる送信信号の構造を示す概念図である。まず、図５に
おいて送信信号Ｓｄには送信の開始を表す開始フラグＦ
ｓと送信の相手先を表すアドレスＡｄと転送データＤ、
転送が正確になされたか否かを確認するためのＣＲＣ信
号、さらに送信の終わりを表す終結フラグＦｐとよりな
る。
替えられて使用される従来の半二重通信制御装置を示す
ブロック図であり、また、図５は該装置によって送信さ
れる送信信号の構造を示す概念図である。まず、図５に
おいて送信信号Ｓｄには送信の開始を表す開始フラグＦ
ｓと送信の相手先を表すアドレスＡｄと転送データＤ、
転送が正確になされたか否かを確認するためのＣＲＣ信
号、さらに送信の終わりを表す終結フラグＦｐとよりな
る。
【０００３】図６におけるＣＰＵ１０はメモリ１１から
読みだした上記送信信号Ｓｄに含まれるアドレスＡｄを
解読して、その結果から切り替え信号９を得るためにハ
ードウェアレジスタ１９に一時記憶させるとともに、送
信信号Ｓｄ（パラレルデータ）をデータバス６を介して
パラレル−シリアル変換回路１（受信信号に対してはシ
リアル−パラレル変換回路）に入力する。更に、ハード
ウェアレジスタ１９に記憶された切り替え信号９がマル
チプレキサ回路２に入力され、該マルチプレキサ回路２
を起動して、上記アドレスＡｄに対応する通信路Ｌ１
〜Ｌｎのいずれかをパラレル−シリアル変換回路１に接
続し、これによってパラレル−シリアル変換回路１より
通信路Ｌ１ 〜Ｌｎのいずれかを介して目的とする相手
機器にデータの転送が可能となる。一方、受信信号（シ
リアルデータ）は受信ＯＲ回路３を介してパラレル−シ
リアル変換回路１（シリアル−パラレル変換回路）に入
力され、パラレルデータに変換されてＣＰＵ１０の制御
に基づいてメモリ１１に入力される。
読みだした上記送信信号Ｓｄに含まれるアドレスＡｄを
解読して、その結果から切り替え信号９を得るためにハ
ードウェアレジスタ１９に一時記憶させるとともに、送
信信号Ｓｄ（パラレルデータ）をデータバス６を介して
パラレル−シリアル変換回路１（受信信号に対してはシ
リアル−パラレル変換回路）に入力する。更に、ハード
ウェアレジスタ１９に記憶された切り替え信号９がマル
チプレキサ回路２に入力され、該マルチプレキサ回路２
を起動して、上記アドレスＡｄに対応する通信路Ｌ１
〜Ｌｎのいずれかをパラレル−シリアル変換回路１に接
続し、これによってパラレル−シリアル変換回路１より
通信路Ｌ１ 〜Ｌｎのいずれかを介して目的とする相手
機器にデータの転送が可能となる。一方、受信信号（シ
リアルデータ）は受信ＯＲ回路３を介してパラレル−シ
リアル変換回路１（シリアル−パラレル変換回路）に入
力され、パラレルデータに変換されてＣＰＵ１０の制御
に基づいてメモリ１１に入力される。
【０００４】
【発明が解決しようとする課題】上記従来の装置による
と、ＣＰＵ１０は送信信号ＳｄのアドレスＡｄを解読し
、ハードウェアレジスタ１９に記憶させて切り替え信号
９を得、マルチプレキサ回路２に入力するという一連の
動作をする必要がある。しかしながら、上記一連の動作
はＣＰＵ１０の負担を増大するとともに、他の仕事の処
理時間を遅らせる結果となっていた。
と、ＣＰＵ１０は送信信号ＳｄのアドレスＡｄを解読し
、ハードウェアレジスタ１９に記憶させて切り替え信号
９を得、マルチプレキサ回路２に入力するという一連の
動作をする必要がある。しかしながら、上記一連の動作
はＣＰＵ１０の負担を増大するとともに、他の仕事の処
理時間を遅らせる結果となっていた。
【０００５】この発明は上記従来の事情に鑑みて提案さ
れたものであって、装置内でハード的にアドレスを解読
してＣＰＵの負担を軽減する通信制御装置を提供するこ
とを目的とするものである。
れたものであって、装置内でハード的にアドレスを解読
してＣＰＵの負担を軽減する通信制御装置を提供するこ
とを目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
にこの発明は以下の手段を採用している。すなわち、図
１に示すようにパラレルデータで入力される送信信号Ｓ
ｄをシリアルデータに変換するパラレル−シリアル変換
回路１と、送信信号Ｓｄに含まれるアドレスＡｄに基づ
いて得られる切り替え信号９で、上記パラレル−シリア
ル変換回路１と所定の通信路Ｌ１ 〜Ｌｎを接続するマ
ルチプレキサ回路２とを備えた通信制御装置において、
上記アドレスＡｄを識別して切り替え信号９を出力する
アドレス識別回路４と、上記切り替え信号９によってマ
ルチプレキサ回路２が作動されるまで送信信号Ｓｄを保
持する送信ディレイ回路５を備えたものである。
にこの発明は以下の手段を採用している。すなわち、図
１に示すようにパラレルデータで入力される送信信号Ｓ
ｄをシリアルデータに変換するパラレル−シリアル変換
回路１と、送信信号Ｓｄに含まれるアドレスＡｄに基づ
いて得られる切り替え信号９で、上記パラレル−シリア
ル変換回路１と所定の通信路Ｌ１ 〜Ｌｎを接続するマ
ルチプレキサ回路２とを備えた通信制御装置において、
上記アドレスＡｄを識別して切り替え信号９を出力する
アドレス識別回路４と、上記切り替え信号９によってマ
ルチプレキサ回路２が作動されるまで送信信号Ｓｄを保
持する送信ディレイ回路５を備えたものである。
【０００７】
【作用】データバス６を介してパラレル−シリアル変換
回路１に入力された送信信号Ｓｄ（パラレルデータ）は
ここでシリアルデータに変換されて、送信ディレイ回路
５に入力されるとともに、アドレス識別回路４にも入力
される。このアドレス識別回路４ではアドレスを解読し
て切り替え信号９を形成してマルチプレキサ回路２に入
力する。これによって送信ディレイ回路５とアドレスに
よって指定された通信路Ｌ１ 〜Ｌｎとが接続され、送
信ディレイ回路５に一時記憶されていた送信信号が送信
される。
回路１に入力された送信信号Ｓｄ（パラレルデータ）は
ここでシリアルデータに変換されて、送信ディレイ回路
５に入力されるとともに、アドレス識別回路４にも入力
される。このアドレス識別回路４ではアドレスを解読し
て切り替え信号９を形成してマルチプレキサ回路２に入
力する。これによって送信ディレイ回路５とアドレスに
よって指定された通信路Ｌ１ 〜Ｌｎとが接続され、送
信ディレイ回路５に一時記憶されていた送信信号が送信
される。
【０００８】
【実施例】図２はこの発明の一実施例を示すブロック図
であり、図３は図２におけるアドレス識別回路４の更に
詳しいブロック図であり、更に図４は図２、図３に示す
回路タイミングチャートである。まず図４（ｂ）に示す
ように、送信イネーブル信号Ｓｎがアサート状態になる
ことによって送信可能となり、ＣＰＵ１０の制御に従っ
てメモリ１１より読出されたパラレルの送信信号Ｓｄは
、パラレル−シリアル変換回路１に入力されてシリアル
データに変換され、送信路７を介して送信ディレイ回路
５に入力されるとともに、アドレス識別回路４にも入力
される。
であり、図３は図２におけるアドレス識別回路４の更に
詳しいブロック図であり、更に図４は図２、図３に示す
回路タイミングチャートである。まず図４（ｂ）に示す
ように、送信イネーブル信号Ｓｎがアサート状態になる
ことによって送信可能となり、ＣＰＵ１０の制御に従っ
てメモリ１１より読出されたパラレルの送信信号Ｓｄは
、パラレル−シリアル変換回路１に入力されてシリアル
データに変換され、送信路７を介して送信ディレイ回路
５に入力されるとともに、アドレス識別回路４にも入力
される。
【０００９】このようにアドレス識別回路４に入力され
た送信信号Ｓｄは、フラグ検出用カウンタ１５に入力さ
れ、ここで送信信号Ｓｄに含まれる開始フラグＦｓ“０
１１１１１１０”の“１”の数を計数する。１の数を規
定の数（ここでは６）カウントアップすると、上記フラ
グ検出用カウンタ１５の出力が“１”となり、この“１
”信号はアンドゲート２１への入力となる。
た送信信号Ｓｄは、フラグ検出用カウンタ１５に入力さ
れ、ここで送信信号Ｓｄに含まれる開始フラグＦｓ“０
１１１１１１０”の“１”の数を計数する。１の数を規
定の数（ここでは６）カウントアップすると、上記フラ
グ検出用カウンタ１５の出力が“１”となり、この“１
”信号はアンドゲート２１への入力となる。
【００１０】アンドゲート２１には上記送信信号Ｓｄも
入力されており、上記フラグ検出用カウンタ１５の出力
が“１”となったときに、開始フラグＦｓの最後の“０
”がインバータ２２を介してアンドゲート２１に入力さ
れ、これによってアンドゲート２１より出力されるフラ
グ検出信号Ｓｆは図４（ｅ）に示すように“１”となる
。
入力されており、上記フラグ検出用カウンタ１５の出力
が“１”となったときに、開始フラグＦｓの最後の“０
”がインバータ２２を介してアンドゲート２１に入力さ
れ、これによってアンドゲート２１より出力されるフラ
グ検出信号Ｓｆは図４（ｅ）に示すように“１”となる
。
【００１１】このフラグ検出信号Ｓｆはフリップフロッ
プ１９を起動し、これによって図４（ｆ）に示すように
該フリップフロップ１９の出力であるアドレス検出信号
Ｓａを立ち上げ、アドレス検出用カウンタ１６とシリア
ルイン・パラレルアウトシフトレジスタ１７を起動する
。そして、このアドレス検出用カウンタ１６が送信クロ
ック１３を所定数（この場合は８ビット）カウントする
と、その出力であるアドレスエンド信号Ｓｅは図４（ｇ
）に示すように“１”となり、上記フリップフロップ１
９をリセットし、アドレス検出信号Ｓａを“０”にする
。
プ１９を起動し、これによって図４（ｆ）に示すように
該フリップフロップ１９の出力であるアドレス検出信号
Ｓａを立ち上げ、アドレス検出用カウンタ１６とシリア
ルイン・パラレルアウトシフトレジスタ１７を起動する
。そして、このアドレス検出用カウンタ１６が送信クロ
ック１３を所定数（この場合は８ビット）カウントする
と、その出力であるアドレスエンド信号Ｓｅは図４（ｇ
）に示すように“１”となり、上記フリップフロップ１
９をリセットし、アドレス検出信号Ｓａを“０”にする
。
【００１２】一方アドレス信号Ｓａが“１”の間にシリ
アルイン・パラレルアウトレジスタ１７に送信路７より
のデータ取り込みが可能となる。すなわちこの間にシリ
アルイン・パラレルアウトシフトレジスタ１７に入力さ
れた送信信号Ｓｄは、アドレスＡｄ（Ａ０ 〜Ａ７ ）
の１バイト分であり、このアドレスＡｄがパラレルデー
タに変換されてデコーダ１８に送出され、ここで解読さ
れて切り替え信号９としてマルチプレキサ回路２に入力
される。これによって、送信ディレイ回路５はアドレス
Ａｄに対応する通信路Ｌ１ 〜Ｌｎと接続されたことに
なり、該送信ディレイ回路５に保持されている送信信号
は目的とする機器に送信されることになる。
アルイン・パラレルアウトレジスタ１７に送信路７より
のデータ取り込みが可能となる。すなわちこの間にシリ
アルイン・パラレルアウトシフトレジスタ１７に入力さ
れた送信信号Ｓｄは、アドレスＡｄ（Ａ０ 〜Ａ７ ）
の１バイト分であり、このアドレスＡｄがパラレルデー
タに変換されてデコーダ１８に送出され、ここで解読さ
れて切り替え信号９としてマルチプレキサ回路２に入力
される。これによって、送信ディレイ回路５はアドレス
Ａｄに対応する通信路Ｌ１ 〜Ｌｎと接続されたことに
なり、該送信ディレイ回路５に保持されている送信信号
は目的とする機器に送信されることになる。
【００１３】尚、アドレス検出信号Ｓａが“０”になっ
た時点、すなわちシリアルイン・パラレルアウトシフト
レジスタ１７がアドレスＡｄを取り込んだ時点でインバ
ータ２３を介して入力される“１”信号によって上記フ
ラグ検出用カウンタ１５は元の状態に戻される。また、
このフラグ検出用カウンタ１５は送信が完了したときに
、パラレル−シリアル変換回路１より出力される図４（
ｂ）に示す送信完了信号Ｓｚが設定され、終結フラグＦ
ｐが入力されても該終結フラグＦｐ中の“１”を計数し
ないようになっている。
た時点、すなわちシリアルイン・パラレルアウトシフト
レジスタ１７がアドレスＡｄを取り込んだ時点でインバ
ータ２３を介して入力される“１”信号によって上記フ
ラグ検出用カウンタ１５は元の状態に戻される。また、
このフラグ検出用カウンタ１５は送信が完了したときに
、パラレル−シリアル変換回路１より出力される図４（
ｂ）に示す送信完了信号Ｓｚが設定され、終結フラグＦ
ｐが入力されても該終結フラグＦｐ中の“１”を計数し
ないようになっている。
【００１４】以上、半二重通信制御装置についてのみ例
示したが、この発明は往復２回線を使用する二重通信制
御装置にも適用できることはもちろんである。
示したが、この発明は往復２回線を使用する二重通信制
御装置にも適用できることはもちろんである。
【００１５】
【発明の効果】以上説明したようにこの発明は制御装置
内で通信回路を選択するようにしているので、ＣＰＵに
負担をかけることなく、回線接続作業ができる効果があ
る。
内で通信回路を選択するようにしているので、ＣＰＵに
負担をかけることなく、回線接続作業ができる効果があ
る。
【図１】本発明の原理図である。
【図２】本発明の実施例ブロック図である。
【図３】アドレス識別回路の実施例ブロック図である。
【図４】本発明タイミングチャートである。
【図５】送信データ構造の概念図である。
【図６】従来例ブロック図である。
１ パラレル−シリアル変換回路２ マル
チプレキサ回路 ４ アドレス識別回路 ５ 送信ディレイ回路 ９ 切り替え信号 １５ フラグ検出用カウンタ １６ アドレス検出用カウンタ １７ シリアルイン・パラレルアウトシフトレジ
スタ１８ デコーダ Ａｄ アドレス Ｓｄ 送信信号 Ｆｓ 開始フラグ Ｌ１ 〜Ｌｎ 通信路
チプレキサ回路 ４ アドレス識別回路 ５ 送信ディレイ回路 ９ 切り替え信号 １５ フラグ検出用カウンタ １６ アドレス検出用カウンタ １７ シリアルイン・パラレルアウトシフトレジ
スタ１８ デコーダ Ａｄ アドレス Ｓｄ 送信信号 Ｆｓ 開始フラグ Ｌ１ 〜Ｌｎ 通信路
Claims (2)
- 【請求項１】 パラレルデータで入力される送信信号
（Ｓｄ）をシリアルデータに変換するパラレル−シリア
ル変換回路（１） と、送信信号（Ｓｄ）に含まれるア
ドレス（Ａｄ）に基づいて得られる切り替え信号（９）
で、上記パラレル−シリアル変換回路（１） と所定の
通信路（Ｌ１ 〜Ｌｎ） を接続するマルチプレキサ回
路（２） とを備えた通信制御装置において、上記アド
レス（Ａｄ）を識別して切り替え信号（９） を出力す
るアドレス識別回路（４） と、上記切り替え信号（９
） によってマルチプレキサ回路（２） が作動される
まで送信信号（Ｓｄ）を保持する送信ディレイ回路（５
） を備えたことを特徴とする通信制御装置。 - 【請求項２】 上記アドレス識別回路（４） が送信
信号（Ｓｄ）の先頭にある開始フラグ（Ｆｓ）を計数す
るフラグ検出用カウンタ（１５）と、該フラグ検出用カ
ウンタ（１５）が開始フラグ（Ｆｓ）を計数した後に作
動してアドレス（Ａｄ）を検出するアドレス検出用カウ
ンタ（１６）と、上記フラグ検出用カウンタ（１５）が
開始フラグ（Ｆｓ）を計数した後に作動して、アドレス
を取り込むシリアルイン・パラレルアウトシフトレジス
タ（１７）と、上記シリアルイン・パラレルアウトシフ
トレジスタ（１７）の出力を解読するデコーダ（１８）
とを備えた請求項１に記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91128A JPH04249947A (ja) | 1991-01-07 | 1991-01-07 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91128A JPH04249947A (ja) | 1991-01-07 | 1991-01-07 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249947A true JPH04249947A (ja) | 1992-09-04 |
Family
ID=11465393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP91128A Withdrawn JPH04249947A (ja) | 1991-01-07 | 1991-01-07 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009050743A (ja) * | 2008-12-12 | 2009-03-12 | Heiwa Corp | 遊技機 |
-
1991
- 1991-01-07 JP JP91128A patent/JPH04249947A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009050743A (ja) * | 2008-12-12 | 2009-03-12 | Heiwa Corp | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |