JPH09307592A - 端末間データ中継装置 - Google Patents
端末間データ中継装置Info
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- JPH09307592A JPH09307592A JP8117399A JP11739996A JPH09307592A JP H09307592 A JPH09307592 A JP H09307592A JP 8117399 A JP8117399 A JP 8117399A JP 11739996 A JP11739996 A JP 11739996A JP H09307592 A JPH09307592 A JP H09307592A
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Abstract
(57)【要約】
【課題】 プロトコルの互いに異なる、ホストとＤＴＥ
或いはＤＴＥ間の中継を可能にする。 【解決手段】 入出力インタフェース回路ＩＦ１，２及
び３はそれぞれ直列伝送のホスト側ＤＴＥ２，直列伝送
の一般ＤＴＥ３ａ〜３ｄ及び並列伝送のＤＥＴ３ｅと接
続される。一般ＤＴＥは複数のプロトコル（ＲＳ２３２
Ｃ，ＲＳ４２２，ＲＳ４８５）のいずれかに属する。ホ
スト２またはＤＴＥ３のＳＤデータのヘッドに相手先の
アドレスが付され、アドレスデコーダ１２でデコードさ
れ、データラッチ回路１４はそのデコード出力をラッチ
して対応する送受信経路を活性化させる。バッファメモ
リ２６はＤＴＥからのＲＤを一時記憶すると共にその受
信情報をＣＰＵに与える。ＣＰＵはバッファメモリのデ
ータの先頭のアドレスを識別し、ＤＴＥである場合に、
ＲＤをＲＡＭに書き込ませ、また読み出してアドレスデ
コーダ１２及び送信経路へ送出する動作を制御する。
或いはＤＴＥ間の中継を可能にする。 【解決手段】 入出力インタフェース回路ＩＦ１，２及
び３はそれぞれ直列伝送のホスト側ＤＴＥ２，直列伝送
の一般ＤＴＥ３ａ〜３ｄ及び並列伝送のＤＥＴ３ｅと接
続される。一般ＤＴＥは複数のプロトコル（ＲＳ２３２
Ｃ，ＲＳ４２２，ＲＳ４８５）のいずれかに属する。ホ
スト２またはＤＴＥ３のＳＤデータのヘッドに相手先の
アドレスが付され、アドレスデコーダ１２でデコードさ
れ、データラッチ回路１４はそのデコード出力をラッチ
して対応する送受信経路を活性化させる。バッファメモ
リ２６はＤＴＥからのＲＤを一時記憶すると共にその受
信情報をＣＰＵに与える。ＣＰＵはバッファメモリのデ
ータの先頭のアドレスを識別し、ＤＴＥである場合に、
ＲＤをＲＡＭに書き込ませ、また読み出してアドレスデ
コーダ１２及び送信経路へ送出する動作を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、端末間データ中
継装置に関し、特に互いにプロトコルの異なるホスト側
端末と一般端末との間及び一般端末同士間の中継を可能
にしたものである。
継装置に関し、特に互いにプロトコルの異なるホスト側
端末と一般端末との間及び一般端末同士間の中継を可能
にしたものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
端末間中継装置１（ＲＥＰと言う）は図６に示すように
同じプロトコル（例えばＲＳ２３２Ｃインタフェース）
のホスト側端末装置（パソコン等より成り、以下単にホ
ストと言う）２と一般端末装置（以下ＤＴＥと言う）３
ａ，３ｂ，３ｃのいずれかとの間の送受信データを中継
するものであった。
端末間中継装置１（ＲＥＰと言う）は図６に示すように
同じプロトコル（例えばＲＳ２３２Ｃインタフェース）
のホスト側端末装置（パソコン等より成り、以下単にホ
ストと言う）２と一般端末装置（以下ＤＴＥと言う）３
ａ，３ｂ，３ｃのいずれかとの間の送受信データを中継
するものであった。
【０００３】ところが最近、プロトコルの異なるホス
トとＤＴＥとの中継も行え、プロトコルの異なるＤＴ
Ｅ間の中継も行える、新規な中継器に対する要望が各方
面からだされるようになってきた。この発明はこのよう
な要望に応えるためになされたものである。
トとＤＴＥとの中継も行え、プロトコルの異なるＤＴ
Ｅ間の中継も行える、新規な中継器に対する要望が各方
面からだされるようになってきた。この発明はこのよう
な要望に応えるためになされたものである。
【０００４】
（１）請求項１の発明は、ホスト側端末装置（以下ホス
トと言う）と、そのホストと同一または異種のプロトコ
ルを持つ複数の一般端末装置（以下ＤＴＥと言う）との
間、またはそれらＤＴＥ間のデータを中継する端末間デ
ータ中継装置である。
トと言う）と、そのホストと同一または異種のプロトコ
ルを持つ複数の一般端末装置（以下ＤＴＥと言う）との
間、またはそれらＤＴＥ間のデータを中継する端末間デ
ータ中継装置である。
【０００５】この中継装置は、ホストまたはＤＴＥと接
続されるインタフェース回路と、ホストまたはＤＴＥか
ら入力された送信データ（ＳＤ）のヘッドに付された相
手先のアドレスデータをデコードして、対応するデコー
ド出力を生ずるアドレスデコーダと、そのアドレスデコ
ーダのデコード出力に応じて、ＤＴＥに対する送受信経
路を活性化させるデータラッチ回路と、ＤＴＥからの受
信データ（ＲＤ）を一時記憶すると共に、その受信デー
タが入力されたことを示す受信情報を出力するバッファ
メモリと、そのバッファメモリから受信情報を受信し
て、バッファメモリに記憶された相手先のアドレスデー
タを読み出し、あて先がホストであるかＤＴＥであるか
を識別し、後者の場合、バッファメモリに記憶された受
信データのＲＡＭへの書き込み及びその書き込んだデー
タをアドレスデコーダ及び送信経路へ読み出す動作を制
御するＣＰＵとを具備する。
続されるインタフェース回路と、ホストまたはＤＴＥか
ら入力された送信データ（ＳＤ）のヘッドに付された相
手先のアドレスデータをデコードして、対応するデコー
ド出力を生ずるアドレスデコーダと、そのアドレスデコ
ーダのデコード出力に応じて、ＤＴＥに対する送受信経
路を活性化させるデータラッチ回路と、ＤＴＥからの受
信データ（ＲＤ）を一時記憶すると共に、その受信デー
タが入力されたことを示す受信情報を出力するバッファ
メモリと、そのバッファメモリから受信情報を受信し
て、バッファメモリに記憶された相手先のアドレスデー
タを読み出し、あて先がホストであるかＤＴＥであるか
を識別し、後者の場合、バッファメモリに記憶された受
信データのＲＡＭへの書き込み及びその書き込んだデー
タをアドレスデコーダ及び送信経路へ読み出す動作を制
御するＣＰＵとを具備する。
【０００６】（２）請求項２の発明は、前記（１）にお
いて、ＤＴＥに直列データを送受信するＤＴＥと並列デ
ータを送受信するＤＴＥとが含まれ、中継装置がＤＴＥ
からの受信並列データを直列データに変換する回路及び
送信直列データを並列データに変換する回路を有するる
ものである。
いて、ＤＴＥに直列データを送受信するＤＴＥと並列デ
ータを送受信するＤＴＥとが含まれ、中継装置がＤＴＥ
からの受信並列データを直列データに変換する回路及び
送信直列データを並列データに変換する回路を有するる
ものである。
【０００７】
【発明の実施の形態】図１〜図５の実施例を参照して発
明の実施の形態を説明する。この例では、ＲＥＰ１と接
続するホスト２及びＤＴＥ３ａ，３ｂは、アメリカ電子
工業会ＥＩＡのシリアルバスの、つまりデータの直列伝
送の標準インタフェースの１つであるＲＳ２３２Ｃイン
タフェースとする。またＤＴＥ３ｃはＲＳ２３２Ｃに比
べて信号電圧を高くし、長距離伝送を可能としたシリア
ルバスに対するＲＳ４２２インタフェースとする。また
ＤＴＥ３ｄはＲＳ２３２ＣやＲＳ４２２のように１：１
の接続に用いるインタフェースではなく、１：ｎ（ｎ＝
３２，しかしｎ個の内のいずれか１つ）の接続に用いら
れ、信号電圧の高いＲＳ４８５インタフェースとする。
また、ＤＴＥ３ｅはＴＴＬレベルの８ビット並列インタ
フェースとする。 （ａ）直列伝送方式のホスト２とＤＴＥ３ａ／３ｂ／３
ｃ／３ｄとの通信 （１）ホスト２よりＲＳ２３２ＣのＥＲ（Equipment Re
ady)信号（図２Ａ）がＨよりＬレベルに切り換わり、そ
のＬレベルの期間にホスト２より通信すべき相手側ＤＴ
ＥのアドレスがＲＳ２３２ＣのＳＤ（Send Data)信号１
バイト（８ビット）がＲＳ２３２Ｃのレシーバ４ａを介
して、直／並列変換器６に入力され、並列データに変換
され、直／並列変換器９で直列データに戻され、再び直
／並列変換器１０で並列データに変換され、バッファ１
１を介してアドレスデコーダ１２に入力される。
明の実施の形態を説明する。この例では、ＲＥＰ１と接
続するホスト２及びＤＴＥ３ａ，３ｂは、アメリカ電子
工業会ＥＩＡのシリアルバスの、つまりデータの直列伝
送の標準インタフェースの１つであるＲＳ２３２Ｃイン
タフェースとする。またＤＴＥ３ｃはＲＳ２３２Ｃに比
べて信号電圧を高くし、長距離伝送を可能としたシリア
ルバスに対するＲＳ４２２インタフェースとする。また
ＤＴＥ３ｄはＲＳ２３２ＣやＲＳ４２２のように１：１
の接続に用いるインタフェースではなく、１：ｎ（ｎ＝
３２，しかしｎ個の内のいずれか１つ）の接続に用いら
れ、信号電圧の高いＲＳ４８５インタフェースとする。
また、ＤＴＥ３ｅはＴＴＬレベルの８ビット並列インタ
フェースとする。 （ａ）直列伝送方式のホスト２とＤＴＥ３ａ／３ｂ／３
ｃ／３ｄとの通信 （１）ホスト２よりＲＳ２３２ＣのＥＲ（Equipment Re
ady)信号（図２Ａ）がＨよりＬレベルに切り換わり、そ
のＬレベルの期間にホスト２より通信すべき相手側ＤＴ
ＥのアドレスがＲＳ２３２ＣのＳＤ（Send Data)信号１
バイト（８ビット）がＲＳ２３２Ｃのレシーバ４ａを介
して、直／並列変換器６に入力され、並列データに変換
され、直／並列変換器９で直列データに戻され、再び直
／並列変換器１０で並列データに変換され、バッファ１
１を介してアドレスデコーダ１２に入力される。
【０００８】（２）アドレスデコーダ１２でＤＴＥのア
ドレス（ＤＴＥ３ａ〜３ｄの内の１つ）がデコードされ
て、アドレスデコーダにより４本の信号線１３（１３ａ
〜１３ｄ）の内の該当する線を介してアドレスデコード
パルスＰ（図２Ｃ）がデータラッチ回路１４に入力され
る。 （３）一方、ホスト２のＥＲ信号はＲＳ２３２Ｃのレシ
ーバ４ｂを介して並列Ｉ／Ｏ回路７ａに入力され、Ｌ／
Ｈレベルが８ビット並列データに変換され、並列Ｉ／Ｏ
回路７ｂで再び元のＬ／Ｈに戻される。ＬレベルのＥＲ
信号はバッファ１１をオンに保持すると共に、データラ
ッチ回路１４のラッチ端子に入力される。また並列Ｉ／
Ｏ回路の出力ＥＲ信号はバッファ３１を介してバッファ
３２の制御端子に与えられる。
ドレス（ＤＴＥ３ａ〜３ｄの内の１つ）がデコードされ
て、アドレスデコーダにより４本の信号線１３（１３ａ
〜１３ｄ）の内の該当する線を介してアドレスデコード
パルスＰ（図２Ｃ）がデータラッチ回路１４に入力され
る。 （３）一方、ホスト２のＥＲ信号はＲＳ２３２Ｃのレシ
ーバ４ｂを介して並列Ｉ／Ｏ回路７ａに入力され、Ｌ／
Ｈレベルが８ビット並列データに変換され、並列Ｉ／Ｏ
回路７ｂで再び元のＬ／Ｈに戻される。ＬレベルのＥＲ
信号はバッファ１１をオンに保持すると共に、データラ
ッチ回路１４のラッチ端子に入力される。また並列Ｉ／
Ｏ回路の出力ＥＲ信号はバッファ３１を介してバッファ
３２の制御端子に与えられる。
【０００９】（４）データラッチ回路１４はラッチ端子
のＥＲ信号のＬ→Ｈの変化を検出して、その時点の信号
線１３ａ〜１３ｄのアドレスデコードパルスＰをラッチ
すると共に、出力側の信号線１５ａ〜１５ｄの該当する
線にラッチ出力（図２Ｄ）を送出する。このラッチ出力
はバッファ１６ａ〜１６ｄの該当する１つを介してアン
ドゲート１７ａ〜１７ｄ及び１８ａ〜１８ｄの内の該当
する各１つのゲートを開く。またラッチ出力でデータ受
信経路のバッファメモリ２６ａ〜２６ｄの該当する１つ
をオンとする。
のＥＲ信号のＬ→Ｈの変化を検出して、その時点の信号
線１３ａ〜１３ｄのアドレスデコードパルスＰをラッチ
すると共に、出力側の信号線１５ａ〜１５ｄの該当する
線にラッチ出力（図２Ｄ）を送出する。このラッチ出力
はバッファ１６ａ〜１６ｄの該当する１つを介してアン
ドゲート１７ａ〜１７ｄ及び１８ａ〜１８ｄの内の該当
する各１つのゲートを開く。またラッチ出力でデータ受
信経路のバッファメモリ２６ａ〜２６ｄの該当する１つ
をオンとする。
【００１０】（５）ＥＲ信号がＬよりＨレベルになる
と、バッファ３２が活性化され、ホスト２より送信され
たＳＤ信号は、ゲート回路３２及びアンドゲート１７ａ
〜１７ｄの内の該当する１つ（データラッチ回路１４の
ラッチ出力によりゲートが開かれている）を介し、更に
ＲＳ２３２Ｃのドライバ２０ａ，２０ｂ，ＲＳ４２２の
ドライバ２０ｃ，ＲＳ４８５のドライバ２０ｄの内の該
当するものを介して対応する相手側ＤＴＥ３ａ〜３ｄの
１つに送信される。
と、バッファ３２が活性化され、ホスト２より送信され
たＳＤ信号は、ゲート回路３２及びアンドゲート１７ａ
〜１７ｄの内の該当する１つ（データラッチ回路１４の
ラッチ出力によりゲートが開かれている）を介し、更に
ＲＳ２３２Ｃのドライバ２０ａ，２０ｂ，ＲＳ４２２の
ドライバ２０ｃ，ＲＳ４８５のドライバ２０ｄの内の該
当するものを介して対応する相手側ＤＴＥ３ａ〜３ｄの
１つに送信される。
【００１１】（６）相手側ＤＴＥからホスト２に送出す
るＲＤ（Recieve Data)信号は、レシーバ２１ａ〜２１
ｄの該当するものを介し、次にアンドゲート１８ａ〜１
８ｃの１つ（ラッチ出力によりゲートが開かれている）
を介し、更にバッファメモリ２６ａ〜２６ｄ内の該当す
る１つ（ラッチ出力により活性化されている）を介して
直／並列変換器９，６を介し、更にＲＳ２３２Ｃのドラ
イバ５を介してホスト２に入力される。
るＲＤ（Recieve Data)信号は、レシーバ２１ａ〜２１
ｄの該当するものを介し、次にアンドゲート１８ａ〜１
８ｃの１つ（ラッチ出力によりゲートが開かれている）
を介し、更にバッファメモリ２６ａ〜２６ｄ内の該当す
る１つ（ラッチ出力により活性化されている）を介して
直／並列変換器９，６を介し、更にＲＳ２３２Ｃのドラ
イバ５を介してホスト２に入力される。
【００１２】（７）ホスト２がＳＤ信号の送信を終了す
ると、ＥＲ信号はＨ→Ｌとされ、バッファ３２が閉じら
れ、バッファ１１がオンとされる。 （８）ＥＲがＬの期間に、ホスト２からＳＤ信号として
次に通信すべきチャンネル（ＣＨ−２と呼ぶ）のＤＴＥ
のアドレス（タグ）８ビットが送出され、上述したよう
にアドレスデコーダ１２でデコードされ、出力信号線の
該当するチャンネルを介してデータラッチ回路１４にア
ドレスデコードパルスＰが与えられる。
ると、ＥＲ信号はＨ→Ｌとされ、バッファ３２が閉じら
れ、バッファ１１がオンとされる。 （８）ＥＲがＬの期間に、ホスト２からＳＤ信号として
次に通信すべきチャンネル（ＣＨ−２と呼ぶ）のＤＴＥ
のアドレス（タグ）８ビットが送出され、上述したよう
にアドレスデコーダ１２でデコードされ、出力信号線の
該当するチャンネルを介してデータラッチ回路１４にア
ドレスデコードパルスＰが与えられる。
【００１３】（９）データラッチ回路１４がラッチ端子
に与えられていたＥＲ信号のＬ→Ｈの変化を検出する
と、その時点に入力されていた該当チャンネルのデコー
ドパルスＰをラッチすると共に、前にラッチしていたチ
ャンネルのデコードパルスのラッチをクリアする。 （１０）上述と同様にして、ＲＥＰ１を中継してホスト
２とＣＨ−２のＤＴＥとの送受信が行われる（図２
Ｇ）。 （ｂ）直列伝送方式のホストと並列伝送方式のＤＴＥ３
ｅとの通信 （１）ホスト２からのＣＳ（Clear to Send;送信可）信
号（図３Ｅ）がＨとなり、並列Ｉ／Ｏ回路７ａ，７ｂを
介して直／並列変換器１０の制御端子に入力され、直列
データが並列データに変換される。これに対してＣＳが
Ｌのときは逆に並列入力データが直列に変換される。さ
て、ＥＲ信号がＬのとき、ＤＴＥ３ｅのアドレスを表す
ＳＤ信号１バイトの直列データが直／並列変換器６，９
を介して、直／並列変換器１０に入力され、並列信号に
変換されてアドレスデコーダ１２に入力されてデコード
され、ＤＴＥ３ｅに対応するチャンネルが選択され、ア
ドレスデコーダ１２よりアドレスデコードパルスＰが出
力される（図３Ｃ）。
に与えられていたＥＲ信号のＬ→Ｈの変化を検出する
と、その時点に入力されていた該当チャンネルのデコー
ドパルスＰをラッチすると共に、前にラッチしていたチ
ャンネルのデコードパルスのラッチをクリアする。 （１０）上述と同様にして、ＲＥＰ１を中継してホスト
２とＣＨ−２のＤＴＥとの送受信が行われる（図２
Ｇ）。 （ｂ）直列伝送方式のホストと並列伝送方式のＤＴＥ３
ｅとの通信 （１）ホスト２からのＣＳ（Clear to Send;送信可）信
号（図３Ｅ）がＨとなり、並列Ｉ／Ｏ回路７ａ，７ｂを
介して直／並列変換器１０の制御端子に入力され、直列
データが並列データに変換される。これに対してＣＳが
Ｌのときは逆に並列入力データが直列に変換される。さ
て、ＥＲ信号がＬのとき、ＤＴＥ３ｅのアドレスを表す
ＳＤ信号１バイトの直列データが直／並列変換器６，９
を介して、直／並列変換器１０に入力され、並列信号に
変換されてアドレスデコーダ１２に入力されてデコード
され、ＤＴＥ３ｅに対応するチャンネルが選択され、ア
ドレスデコーダ１２よりアドレスデコードパルスＰが出
力される（図３Ｃ）。
【００１４】（２）ＥＲ信号がＬ→Ｈに変化すると、デ
ータラッチ回路１４はその時点に入力されていたチャン
ネルのアドレスデコードパルスＰをラッチすると共にラ
ッチ出力を該当チャンネルに出力する（図３Ｄ）。この
ラッチ出力によりデータラッチ回路４２，４３及びバッ
ファ４４がオンに制御される。 （３）ＥＲをＨにし、ＣＳ信号がＨの時、ホスト２から
のＳＤ信号は直／並列変換回路６，９，１０を通じて並
列信号に変換され、バッファ４１を介してデータラッチ
回路４２に入力されてラッチされると共に、ＴＴＬレベ
ルのドライバ４５からＤＴＥ３ｅへ出力される。データ
ラッチ回路４２にラッチされた８ビット並列データは次
の出力まで保持される。
ータラッチ回路１４はその時点に入力されていたチャン
ネルのアドレスデコードパルスＰをラッチすると共にラ
ッチ出力を該当チャンネルに出力する（図３Ｄ）。この
ラッチ出力によりデータラッチ回路４２，４３及びバッ
ファ４４がオンに制御される。 （３）ＥＲをＨにし、ＣＳ信号がＨの時、ホスト２から
のＳＤ信号は直／並列変換回路６，９，１０を通じて並
列信号に変換され、バッファ４１を介してデータラッチ
回路４２に入力されてラッチされると共に、ＴＴＬレベ
ルのドライバ４５からＤＴＥ３ｅへ出力される。データ
ラッチ回路４２にラッチされた８ビット並列データは次
の出力まで保持される。
【００１５】（４）ＤＴＥ３ｅから入力される８ビット
並列のＲＤ信号（図３Ｇ）はＴＴＬレベルのレシーバ４
６を介してデータラッチ回路４３に入力されて次の入力
のときまでラッチされる（図３Ｈ）と共に、直／並列変
換器１０に入力される。ＣＳ信号がＨ→Ｌになると、直
／並列変換器１０は並列入力データを直列データに変換
するように動作し（図３Ｉ）、直／並列変換回路９，６
を介し、ＲＳ２３２Ｃのドライバ５よりＲＤ信号がホス
ト２に送出される。 （ｃ）ＤＴＥ間の通信 （１）ＤＴＥ３ａ〜３ｄの１つ（３ｘとする）からＲＥ
Ｐ１に他のＤＴＥ（３ｙとする）に対するアドレスとそ
れに続いて１バイトのデータＮo.１，２…ｎより成るＲ
Ｄ信号が入力される（図４Ａ）。このＲＤ信号はレシー
バ２１ｘ、アンドゲート１８ｘを介してバッファメモリ
２６ｘに一時記憶される。
並列のＲＤ信号（図３Ｇ）はＴＴＬレベルのレシーバ４
６を介してデータラッチ回路４３に入力されて次の入力
のときまでラッチされる（図３Ｈ）と共に、直／並列変
換器１０に入力される。ＣＳ信号がＨ→Ｌになると、直
／並列変換器１０は並列入力データを直列データに変換
するように動作し（図３Ｉ）、直／並列変換回路９，６
を介し、ＲＳ２３２Ｃのドライバ５よりＲＤ信号がホス
ト２に送出される。 （ｃ）ＤＴＥ間の通信 （１）ＤＴＥ３ａ〜３ｄの１つ（３ｘとする）からＲＥ
Ｐ１に他のＤＴＥ（３ｙとする）に対するアドレスとそ
れに続いて１バイトのデータＮo.１，２…ｎより成るＲ
Ｄ信号が入力される（図４Ａ）。このＲＤ信号はレシー
バ２１ｘ、アンドゲート１８ｘを介してバッファメモリ
２６ｘに一時記憶される。
【００１６】（２）バッファ２６ｘはＣＰＵ４１へ割り
込み信号を送出する（図４Ｃ）。ＣＰＵ４１はバッファ
２６ｘのタグ（アドレス）を読み出し、ホスト以外のＤ
ＴＥであることを識別した後、データを変換器９を介し
てＲＡＭ４２に記憶させる（図４Ｄ）。またＣＰＵ４１
はＥＲ信号を並列Ｉ／Ｏ回路７ｂに送出する（図４
Ｅ）。
込み信号を送出する（図４Ｃ）。ＣＰＵ４１はバッファ
２６ｘのタグ（アドレス）を読み出し、ホスト以外のＤ
ＴＥであることを識別した後、データを変換器９を介し
てＲＡＭ４２に記憶させる（図４Ｄ）。またＣＰＵ４１
はＥＲ信号を並列Ｉ／Ｏ回路７ｂに送出する（図４
Ｅ）。
【００１７】（３）ＣＰＵ４１の制御のもとにＲＡＭ４
２のデータは読み出されて直／並列変換器９，１０を介
してアドレスデコーダ１２でデコードされて、相手側Ｄ
ＴＥ３ｙの属するチャンネルにアドレスデコード出力Ａ
Ｄｙが送出される（図４Ｈ）。 （４）ＣＰＵ４１のＥＲ信号がＬ→Ｈになると、データ
ラッチ回路１４よりラッチ出力Ｓｙが送出される（図４
Ｉ）。これによりアンドゲート１７ｙのゲートが開か
れ、ＲＡＭ４２より読み出されたデータＮo.１〜Ｎo.ｎ
が順次ＤＴＥ３ｙへ送出される。
２のデータは読み出されて直／並列変換器９，１０を介
してアドレスデコーダ１２でデコードされて、相手側Ｄ
ＴＥ３ｙの属するチャンネルにアドレスデコード出力Ａ
Ｄｙが送出される（図４Ｈ）。 （４）ＣＰＵ４１のＥＲ信号がＬ→Ｈになると、データ
ラッチ回路１４よりラッチ出力Ｓｙが送出される（図４
Ｉ）。これによりアンドゲート１７ｙのゲートが開か
れ、ＲＡＭ４２より読み出されたデータＮo.１〜Ｎo.ｎ
が順次ＤＴＥ３ｙへ送出される。
【００１８】（５）ＤＴＥ３ｙからＤＴＥ３ｘへ送出す
るデータについても上述と同様であるので、説明を省略
する。 （ｄ）複数のＤＴＥより同時にホストあてのＲＤ信号が
入力された場合 （１）ＤＴＥ３ｘ及び３ｙより同時にホストあての受信
データＲＤｘ，ＲＤｙがＲＥＰ１に入力されたものとす
ると（図５Ａ，Ｂ）、これらの信号はバッファメモリ２
６ｘ，２６ｙに一時記憶される（図５Ｃ，Ｄ）と共に、
ＣＰＵ４１へＲＤｘ，ＲＤｙの受信情報が送出される
（図５Ｅ）。
るデータについても上述と同様であるので、説明を省略
する。 （ｄ）複数のＤＴＥより同時にホストあてのＲＤ信号が
入力された場合 （１）ＤＴＥ３ｘ及び３ｙより同時にホストあての受信
データＲＤｘ，ＲＤｙがＲＥＰ１に入力されたものとす
ると（図５Ａ，Ｂ）、これらの信号はバッファメモリ２
６ｘ，２６ｙに一時記憶される（図５Ｃ，Ｄ）と共に、
ＣＰＵ４１へＲＤｘ，ＲＤｙの受信情報が送出される
（図５Ｅ）。
【００１９】（２）ＣＰＵ４１は各バッファに記憶され
たタグ（アドレス）を読み出して、あて先がホストであ
ることを識別し、現在継続中の通信が終了後、バッファ
メモリ２６ｘ，２６ｙへ送信命令を送出する（図５Ｆ，
Ｈ）。 （３）バッファメモリ２６ｘ，２６ｙに一時記憶された
ＲＤｘ，ＲＤｙが順次直／並列変換器９，６を介してホ
スト２へ送信される（図５Ｇ，Ｉ） 。
たタグ（アドレス）を読み出して、あて先がホストであ
ることを識別し、現在継続中の通信が終了後、バッファ
メモリ２６ｘ，２６ｙへ送信命令を送出する（図５Ｆ，
Ｈ）。 （３）バッファメモリ２６ｘ，２６ｙに一時記憶された
ＲＤｘ，ＲＤｙが順次直／並列変換器９，６を介してホ
スト２へ送信される（図５Ｇ，Ｉ） 。
【００２０】（４）なお複数のＤＴＥより同時に他のＤ
ＴＥ（ホストを含まず）あてのＲＤ信号がＲＥＰ１に入
力された場合は、（ｃ）で述べたＤＴＥ間の通信とほぼ
同様である。ただし、ＣＰＵは２つのバッファのデータ
を所定の順序で、ＲＡＭ４２への書き込み／読み出しを
行わせる。
ＴＥ（ホストを含まず）あてのＲＤ信号がＲＥＰ１に入
力された場合は、（ｃ）で述べたＤＴＥ間の通信とほぼ
同様である。ただし、ＣＰＵは２つのバッファのデータ
を所定の順序で、ＲＡＭ４２への書き込み／読み出しを
行わせる。
【００２１】
【発明の効果】以上述べたように、この発明によれば、 プロトコルが同一のホストとＤＴＥとの中継は勿
論、プロトコルの異なるホストとＤＴＥとの中継を行う
ことができる。 プロトコルが同一のＤＴＥ間は勿論、プロトコルの
異なるＤＴＥ（ホストを除く）間の中継を行うことがで
きる。
論、プロトコルの異なるホストとＤＴＥとの中継を行う
ことができる。 プロトコルが同一のＤＴＥ間は勿論、プロトコルの
異なるＤＴＥ（ホストを除く）間の中継を行うことがで
きる。
【００２２】 直／並列変換器を備えることによっ
て、直列データを送受信するＤＴＥのみならず、並列デ
ータを送受信するＤＴＥにも対応することができる。
て、直列データを送受信するＤＴＥのみならず、並列デ
ータを送受信するＤＴＥにも対応することができる。
【図１】この発明の実施例を示すブロック図。
【図２】図１において、直列伝送方式のホストとＤＴＥ
間のデータ中継時のタイミングチャート。
間のデータ中継時のタイミングチャート。
【図３】図１において、直列伝送方式のホストと並列伝
送方式のＤＴＥ間のデータ中継時のタイミングチャー
ト。
送方式のＤＴＥ間のデータ中継時のタイミングチャー
ト。
【図４】図１において、ＤＴＥ間のデータ中継時のタイ
ミングチャート。
ミングチャート。
【図５】図１において、ＲＥＰが２つのＤＴＥから同時
にホストあてのデータ（ＲＤ）を受信した場合のタイミ
ングチャート。
にホストあてのデータ（ＲＤ）を受信した場合のタイミ
ングチャート。
【図６】従来の端末間データ中継装置とホスト側ＤＴＥ
と一般ＤＴＥとより成るシステムを示すブロック図。
と一般ＤＴＥとより成るシステムを示すブロック図。
Claims (2)
- 【請求項１】 ホスト側端末装置（以下ホストと言う）
と、そのホストと同一または異種のプロトコルを持つ複
数の一般端末装置（以下ＤＴＥと言う）との間、または
それらＤＴＥ間のデータを中継する端末間データ中継装
置であって、 同一または異種のプロトコルを有する前記ホストまたは
ＤＴＥと接続される入出力インタフェース回路と、 前記ホストまたはＤＴＥから入力された送信データ（Ｓ
Ｄ）のヘッドに付された相手先のアドレスデータをデコ
ードして、対応するデコード出力を生ずるアドレスデコ
ーダと、 そのアドレスデコーダのデコード出力をラッチして、対
応する前記ＤＴＥに対する送受信経路を活性化させるデ
ータラッチ回路と、 前記ＤＴＥからの受信データ（ＲＤ）を一時記憶すると
共に、その受信データが入力されたことを示す受信情報
を出力するバッファメモリと、 そのバッファメモリから前記受信情報を受信して、バッ
ファメモリに記憶された相手先のアドレスデータを読み
出し、あて先がホストであるかＤＴＥであるかを識別
し、後者の場合、バッファメモリに記憶された受信デー
タのＲＡＭへの書き込み及びその書き込んだデータを前
記アドレスデコーダ及び送信経路へ読み出す動作を制御
するＣＰＵと、 を具備する端末間データ中継装置。 - 【請求項２】 請求項１において、前記ＤＴＥに直列デ
ータを送受信するＤＴＥと並列データを送受信するＤＴ
Ｅとが含まれ、前記ＤＴＥからの受信並列データを直列
データに変換する回路及び送信直列データを並列データ
に変換する回路を有することを特徴とする端末間データ
中継装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117399A JPH09307592A (ja) | 1996-05-13 | 1996-05-13 | 端末間データ中継装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117399A JPH09307592A (ja) | 1996-05-13 | 1996-05-13 | 端末間データ中継装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307592A true JPH09307592A (ja) | 1997-11-28 |
Family
ID=14710693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117399A Withdrawn JPH09307592A (ja) | 1996-05-13 | 1996-05-13 | 端末間データ中継装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307592A (ja) |
-
1996
- 1996-05-13 JP JP8117399A patent/JPH09307592A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |