JP3106882B2 - リモートｉｏのｉｄコードの送出装置 - Google Patents
リモートｉｏのｉｄコードの送出装置Info
- Publication number
- JP3106882B2 JP3106882B2 JP06301447A JP30144794A JP3106882B2 JP 3106882 B2 JP3106882 B2 JP 3106882B2 JP 06301447 A JP06301447 A JP 06301447A JP 30144794 A JP30144794 A JP 30144794A JP 3106882 B2 JP3106882 B2 JP 3106882B2
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- Japan
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- output
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- Selective Calling Equipment (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＰＣ（プログラブルコ
ントローラ）やＮＣ（数値制御装置）のリモートＩＯの
ＩＤコードの送出装置に関する。
ントローラ）やＮＣ（数値制御装置）のリモートＩＯの
ＩＤコードの送出装置に関する。
【０００２】
【従来の技術】従来は、ＩＯ（入出力装置）にＣＰＵ
（中央処理装置）が搭載されていたので、主局がＩＤ
（識別ラベル）を知りたいときは、ＩＤ送出のコマンド
［command］を従局へ送り、従局に備えるＩＯがこの命
令を判断し、主局へＩＤを送出していた［以下、これを
『従来例』という］。
（中央処理装置）が搭載されていたので、主局がＩＤ
（識別ラベル）を知りたいときは、ＩＤ送出のコマンド
［command］を従局へ送り、従局に備えるＩＯがこの命
令を判断し、主局へＩＤを送出していた［以下、これを
『従来例』という］。
【０００３】
【発明が解決しようとする課題】ところが、この従来例
では一々各従局毎にＣＰＵの搭載の必要があり、従局の
立地条件その他のコスト、メンテナンス等の要求から、
できることならばＣＰＵの搭載は省略したいという要望
があった。ここにおいて本発明は、安価でＣＰＵが搭載
されず、且つコマンドコードの解析をも省略したＩＯ
で、ＩＤを送出させることができるリモートＩＯのＩＤ
コードの送出装置を提供することを目的とする。
では一々各従局毎にＣＰＵの搭載の必要があり、従局の
立地条件その他のコスト、メンテナンス等の要求から、
できることならばＣＰＵの搭載は省略したいという要望
があった。ここにおいて本発明は、安価でＣＰＵが搭載
されず、且つコマンドコードの解析をも省略したＩＯ
で、ＩＤを送出させることができるリモートＩＯのＩＤ
コードの送出装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、伝送路を経て主局からの送信完のタイミ
ングをとらえ、パラレル入力・シリアル出力の変換用の
サンプルＳＡＭＰ信号を全てのシフトレジスタとカウン
タへ与え、前記全てのシフトレジスタへ送出クロックを
与え、前記全てのシフトレジスタからの出力データを前
記伝送路へ送る集積回路と、前記サンプルＳＡＭＰ信号
が入力される毎にパラレル入力を前記シリアル出力へ変
換され前記送出クロックの導入に伴いＩＤコードとその
直前の第１のレスポンスＲＳＰを送出する第１のシフト
レジスタと、前記サンプルＳＡＭＰ信号が入力される毎
にパラレル入力を前記シリアル出力へ変換され前記送出
クロックの導入に伴い主局への入力データとその直前の
第２のレスポンスＲＳＰを送出する第２のシフトレジス
タと、前記サンプルＳＡＭＰ信号が入力される毎にその
回数を計数し、設定された特定の回数に到達したとき
に、出力するカウンタと、前記カウンタが出力するまで
は第１のシフトレジスタからの出力を前記集積回路へ与
え、前記カウンタが出力したときは第２のシフトレジス
タからの出力を前記集積回路へ与えるゲート回路とを具
備したことを特徴とするリモートＩＯのＩＤコードの送
出装置である。
に、本発明は、伝送路を経て主局からの送信完のタイミ
ングをとらえ、パラレル入力・シリアル出力の変換用の
サンプルＳＡＭＰ信号を全てのシフトレジスタとカウン
タへ与え、前記全てのシフトレジスタへ送出クロックを
与え、前記全てのシフトレジスタからの出力データを前
記伝送路へ送る集積回路と、前記サンプルＳＡＭＰ信号
が入力される毎にパラレル入力を前記シリアル出力へ変
換され前記送出クロックの導入に伴いＩＤコードとその
直前の第１のレスポンスＲＳＰを送出する第１のシフト
レジスタと、前記サンプルＳＡＭＰ信号が入力される毎
にパラレル入力を前記シリアル出力へ変換され前記送出
クロックの導入に伴い主局への入力データとその直前の
第２のレスポンスＲＳＰを送出する第２のシフトレジス
タと、前記サンプルＳＡＭＰ信号が入力される毎にその
回数を計数し、設定された特定の回数に到達したとき
に、出力するカウンタと、前記カウンタが出力するまで
は第１のシフトレジスタからの出力を前記集積回路へ与
え、前記カウンタが出力したときは第２のシフトレジス
タからの出力を前記集積回路へ与えるゲート回路とを具
備したことを特徴とするリモートＩＯのＩＤコードの送
出装置である。
【０００５】
【作用】本発明に成る上記したリモートＩＯのＩＤコー
ドの送出装置によれば、ＣＰＵの搭載がなくても遠く隔
てた主局・従局間の各ＩＯがそれぞれのＩＤコードを確
実に識別され、相互に円滑なデータの授受を行うことが
できる。
ドの送出装置によれば、ＣＰＵの搭載がなくても遠く隔
てた主局・従局間の各ＩＯがそれぞれのＩＤコードを確
実に識別され、相互に円滑なデータの授受を行うことが
できる。
【０００６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明の一実施例における伝送のタイ
ミングとその内部データを示す図である。伝送のフォー
マット［format］は所謂バケット交換方式で用いられる
ハイレベル制御機能が伝送路の両端に置かれるペア動作
を行うＨＤＬＣ［high-level da-ta link control ］と
同一であるから、ここでの詳細な説明は省略する。図１
において、図１(a) は主局と従局の送信の時間帯を示
し、101,103,105 …が主局の送信時間、102,104 …が従
局の送信時間であり、図１(b) はＳＡＭＰ信号を受け入
れてから１５回目まで繰り返し送出する従局のＩＤ送出
パターンを表し、それぞれ従局におけるＰＦは音韻形式
(phonetic form),Ｆはフラグ(flag)Ａはアドレス(addre
ss),ＲＳＰはレスポンス(response)［90H,01H について
は後述する］, ＩＤは本発明に成るＩＤデータ，ＣＲＣ
は巡回符号検査［cyclic redu-ndancy check］を示し、
図１(c) はＳＡＭＰ信号を受け入れてから１６回目の従
局が主局へ向けて送出するデータ送出（主局での入力デ
ータ）の送出パターンを示す。
明する。図１は、本発明の一実施例における伝送のタイ
ミングとその内部データを示す図である。伝送のフォー
マット［format］は所謂バケット交換方式で用いられる
ハイレベル制御機能が伝送路の両端に置かれるペア動作
を行うＨＤＬＣ［high-level da-ta link control ］と
同一であるから、ここでの詳細な説明は省略する。図１
において、図１(a) は主局と従局の送信の時間帯を示
し、101,103,105 …が主局の送信時間、102,104 …が従
局の送信時間であり、図１(b) はＳＡＭＰ信号を受け入
れてから１５回目まで繰り返し送出する従局のＩＤ送出
パターンを表し、それぞれ従局におけるＰＦは音韻形式
(phonetic form),Ｆはフラグ(flag)Ａはアドレス(addre
ss),ＲＳＰはレスポンス(response)［90H,01H について
は後述する］, ＩＤは本発明に成るＩＤデータ，ＣＲＣ
は巡回符号検査［cyclic redu-ndancy check］を示し、
図１(c) はＳＡＭＰ信号を受け入れてから１６回目の従
局が主局へ向けて送出するデータ送出（主局での入力デ
ータ）の送出パターンを示す。
【０００７】 すなわち、主局が各従局へＩＤを送出す
ると、その中の１つの従局はアドレスが一致していると
データを送り返すが、この時、主局が送ったＩＤの送信
要求に対して、従局にあるＩＯはその要求を判断し、デ
ータを送出するのが適切な方法であるけれども、コスト
の低減のために、それらのハードウェアを用意すること
ができない。また、従局でのＩＤの読み出しはイニシャ
ル時のみ行えば良いことである。よって、本発明の一実
施例の回路構成として、図２に示すブロック図により従
局にＩＯを必要としないけれども、従局から適切なタイ
ミングで主局へ入力データを送出可能な手段をここに示
す。
ると、その中の１つの従局はアドレスが一致していると
データを送り返すが、この時、主局が送ったＩＤの送信
要求に対して、従局にあるＩＯはその要求を判断し、デ
ータを送出するのが適切な方法であるけれども、コスト
の低減のために、それらのハードウェアを用意すること
ができない。また、従局でのＩＤの読み出しはイニシャ
ル時のみ行えば良いことである。よって、本発明の一実
施例の回路構成として、図２に示すブロック図により従
局にＩＯを必要としないけれども、従局から適切なタイ
ミングで主局へ入力データを送出可能な手段をここに示
す。
【０００８】 201 は集積回路、202 はバスライン、20
3 はラインドライバレシーバ、204 は主局へ至る伝送路
である。205 はシフトレジスタで、図1(c)に示す入力デ
ータの直前パターンの予め設定してあるレスポンスＲＳ
Ｐの０１Ｈを、論理素子212 〜214 から成るゲートへ送
る。206 も同様なシフトレジスタで、図1(b)に示す入力
ＩＤパターンの直前パターンの予め設定してあるレスポ
ンスＲＳＰの９０Ｈを、論理素子212 〜214 から成るゲ
ートへ送る。207 及び209 は共にシフトレジスタで、図
1(c)に示す入力データの内容を予め設定する素子を構成
し、同様に208 は図1(b)に示す入力ＩＤパターンの内容
を予め設定する素子を構成している。これらのシフトレ
ジスタ205 〜209 は、集積回路201 からのサンプリング
ＳＡＭＰと送出クロックをそれぞれ受入れて、並列信号
から直列信号に変換した出力を論理素子212 〜214 から
成るゲートへ送る。
3 はラインドライバレシーバ、204 は主局へ至る伝送路
である。205 はシフトレジスタで、図1(c)に示す入力デ
ータの直前パターンの予め設定してあるレスポンスＲＳ
Ｐの０１Ｈを、論理素子212 〜214 から成るゲートへ送
る。206 も同様なシフトレジスタで、図1(b)に示す入力
ＩＤパターンの直前パターンの予め設定してあるレスポ
ンスＲＳＰの９０Ｈを、論理素子212 〜214 から成るゲ
ートへ送る。207 及び209 は共にシフトレジスタで、図
1(c)に示す入力データの内容を予め設定する素子を構成
し、同様に208 は図1(b)に示す入力ＩＤパターンの内容
を予め設定する素子を構成している。これらのシフトレ
ジスタ205 〜209 は、集積回路201 からのサンプリング
ＳＡＭＰと送出クロックをそれぞれ受入れて、並列信号
から直列信号に変換した出力を論理素子212 〜214 から
成るゲートへ送る。
【０００９】 また、210 のカウンタは集積回路201 か
らのサンプリングＳＡＭＰを計数し、出力を素子213
へ、桁上げ出力を素子212 へ出力し、論理素子212 〜21
4 から成るゲートのオン・オフを行い、他からのリセッ
ト／ＲＥＳで零値に戻る。さらに、素子212 と素子213
はナンド、素子214 はノアから成り、上記のようにカウ
ンタ210 からのゲート信号に制御されて、レスポンスＲ
ＥＳＰ９０Ｈまたは０１Ｈ、さらにはＩＤパターン（Ｉ
Ｄ送出）または入力データ（データ送出）を制御して、
その出力段ノア214 から集積回路201 を介し、バスライ
ン202 ・ラインドライバレシーバ203 と伝送路204 を経
て主局への情報伝達が行われる。
らのサンプリングＳＡＭＰを計数し、出力を素子213
へ、桁上げ出力を素子212 へ出力し、論理素子212 〜21
4 から成るゲートのオン・オフを行い、他からのリセッ
ト／ＲＥＳで零値に戻る。さらに、素子212 と素子213
はナンド、素子214 はノアから成り、上記のようにカウ
ンタ210 からのゲート信号に制御されて、レスポンスＲ
ＥＳＰ９０Ｈまたは０１Ｈ、さらにはＩＤパターン（Ｉ
Ｄ送出）または入力データ（データ送出）を制御して、
その出力段ノア214 から集積回路201 を介し、バスライ
ン202 ・ラインドライバレシーバ203 と伝送路204 を経
て主局への情報伝達が行われる。
【００１０】 図２おいて、電源投入後のイニシアルの
リセット信号／ＲＥＳがＬレベルからＨレベルに変化、
つまり最初のＬ→Ｈに変化した後に、カウンタ161 で、
主局からの送信完の信号サンプルＳＡＭＰを数えて１６
迄、つまり１６が来るまでレスポンスＲＳＰの９０Ｈ
［８ビット表示の９０］と共に、ＩＤコードを従局へ送
るように、シフトレジスタの出力を切り替え、１６に成
ったならばレスポンスＲＳＰの０１Ｈ［８ビット表示の
１０］と共に、主局にとっての入力データを従局から主
局へ送るようにするものである。サンプルＳＡＭＰはシ
フトレジスタ［597 ］205 〜209 のパラレル→シリアル
変換の信号である。このような回路構成と先のコードパ
ターンの認識手段で、主局からの指示によりＣＰＵなし
で、従局から主局へ適切に入力データの伝送ができる。
リセット信号／ＲＥＳがＬレベルからＨレベルに変化、
つまり最初のＬ→Ｈに変化した後に、カウンタ161 で、
主局からの送信完の信号サンプルＳＡＭＰを数えて１６
迄、つまり１６が来るまでレスポンスＲＳＰの９０Ｈ
［８ビット表示の９０］と共に、ＩＤコードを従局へ送
るように、シフトレジスタの出力を切り替え、１６に成
ったならばレスポンスＲＳＰの０１Ｈ［８ビット表示の
１０］と共に、主局にとっての入力データを従局から主
局へ送るようにするものである。サンプルＳＡＭＰはシ
フトレジスタ［597 ］205 〜209 のパラレル→シリアル
変換の信号である。このような回路構成と先のコードパ
ターンの認識手段で、主局からの指示によりＣＰＵなし
で、従局から主局へ適切に入力データの伝送ができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、若
干のハードウェアの追加でＩＤコードの読み取りが可能
となり、多数の従局について全てＣＰＵの節減が可能と
なり、設備上の著しい簡素化とメンテナンスの軽減等の
特段の効果を奏することができる。
干のハードウェアの追加でＩＤコードの読み取りが可能
となり、多数の従局について全てＣＰＵの節減が可能と
なり、設備上の著しい簡素化とメンテナンスの軽減等の
特段の効果を奏することができる。
【図１】本発明の一実施例における伝送のタイミングと
そのコード内容を示す伝送フォーマット図
そのコード内容を示す伝送フォーマット図
【図２】本発明の一実施例における回路構成を示すブロ
ック図
ック図
101,103,105 主局送信パターン 102,104 従局送信パターン 201 集積回路 202 バスライン 203 ラインドライバレシーバ 204 伝送路 205,206,207,208,209 パラレルアウト・シリアルイン
・シフトレジスタ 210 カウンタ 211 インバータ 212,213 ナンド 214 ノア ＳＡＭＰ サンプル（レジスタのパラレル・シリアル変
換信号）
・シフトレジスタ 210 カウンタ 211 インバータ 212,213 ナンド 214 ノア ＳＡＭＰ サンプル（レジスタのパラレル・シリアル変
換信号）
Claims (1)
- 【請求項１】 伝送路を経て主局からの送信完のタイミ
ングをとらえ、パラレル入力・シリアル出力の変換用の
サンプルＳＡＭＰ信号を全てのシフトレジスタとカウン
タへ与え、 前記全てのシフトレジスタへ送出クロックを与え、 前記全てのシフトレジスタからの出力データを前記伝送
路へ送る集積回路と、 前記サンプルＳＡＭＰ信号が入力される毎にパラレル入
力を前記シリアル出力へ変換され前記送出クロックの導
入に伴いＩＤコードとその直前の第１のレスポンスＲＳ
Ｐを送出する第１のシフトレジスタと、 前記サンプルＳＡＭＰ信号が入力される毎にパラレル入
力を前記シリアル出力へ変換され前記送出クロックの導
入に伴い主局への入力データとその直前の第２のレスポ
ンスＲＳＰを送出する第２のシフトレジスタと、 前記サンプルＳＡＭＰ信号が入力される毎にその回数を
計数し、設定された特定の回数に到達したときに、出力
するカウンタと、 前記カウンタが出力するまでは第１のシフトレジスタか
らの出力を前記集積回路へ与え、前記カウンタが出力し
たときは第２のシフトレジスタからの出力を前記集積回
路へ与えるゲート回路とを具備したことを特徴とするリ
モートＩＯのＩＤコードの送出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06301447A JP3106882B2 (ja) | 1994-11-09 | 1994-11-09 | リモートｉｏのｉｄコードの送出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06301447A JP3106882B2 (ja) | 1994-11-09 | 1994-11-09 | リモートｉｏのｉｄコードの送出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08140159A JPH08140159A (ja) | 1996-05-31 |
| JP3106882B2 true JP3106882B2 (ja) | 2000-11-06 |
Family
ID=17897007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06301447A Expired - Fee Related JP3106882B2 (ja) | 1994-11-09 | 1994-11-09 | リモートｉｏのｉｄコードの送出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106882B2 (ja) |
-
1994
- 1994-11-09 JP JP06301447A patent/JP3106882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08140159A (ja) | 1996-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |