JPH027212B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝送路に接続された１つのステーシ
ヨンから同時に伝送路を介して他のすべてのステ
ーシヨンへデータを送信する信号伝送方法及び装
置に関する。

〔従来の技術〕

従来の多重時分割サイクリツク伝送方法につい
て第２図を参照して説明する。第２図において、
伝送路９上に多数のステーシヨン１′，２′…が接
続されており、伝送路９は循環伝送路の一部分が
示されている。

たとえば、ステーシヨン１′からステーシヨン
２′に送受信が行なわれる場合について説明する。
ステーシヨン１′の制御回路１′ｂはゲート回路
１′ｃ及びバツフアメモリ１′ａを制御して、バツ
フア１′ａに既に格納されていたアドレス情報及
びデータをこの順序で伝送路９上に送出する。こ
のアドレス情報は、ステーシヨン２′の中継用遅
れ要素２′ｅでラツチされ、アドレス一致検出器
２′ｄによつてこのステーシヨンのバツフアメモ
リ２′ａに設けてある固有のアドレスと一致する
かどうか比較される。中継用遅れ要素２′ｅによ
りラツチされたアドレス情報がステーシヨン２′
のアドレスと一致していれば、アドレス一致検出
器２′ｄより制御回路２′ｂにアドレス一致信号が
与えられる。これによつて、制御回路２′ｂはバ
ツフアメモリ２′ａを制御してステーシヨン１′か
ら伝送路９にて送信されたデータをバツフアメモ
リ２′ａに取り込み格納する。

また、このバツフアメモリ２′ａに格納したデ
ータをステーシヨン２′から送信する時にはステ
ーシヨン１′と同様に制御回路２′ｂがバツフアメ
モリ２′ａとゲート回路２′ｃと制御することによ
り行なわれる。ステーシヨン１′がステーシヨン
２′を経由して他の不図示のステーシヨンにデー
タを送信する時、ステーシヨン２′のアドレス一
致検出器2′dからアドレス不一致信号が制御回路
２′ｂに与えられるので、ステーシヨン１′からの
アドレス情報及びデータは中継用遅れ要素２′ｅ
をそのまま通過する。このようにして、送られた
アドレス情報に該当するアドレスを有するステー
シヨンにデータが送られる。このような伝送方法
では、他の受信ステーシヨンのアドレスが送信ス
テーシヨンからのアドレス情報と一致していなけ
れば、このデータの受信を行なわれない。つま
り、アドレス情報と一致する固有アドレスを有す
るステーシヨンのバツフアメモリについてのみデ
ータの受信が行なわれていた。

〔発明が解決しようとする課題〕

このような場合、同時にすべてのステーシヨン
に送信データを届けることができないため、ある
ステーシヨン、たとえばマスターステーシヨンか
らの１つの指令で、他のステーシヨンに接続され
た複数台の機器の一斉動作を行なう場合、各ステ
ーシヨン毎のアドレス情報とデータを送受信する
ためにステーシヨン間に受信の時間遅れが発生
し、この受信したデータに基づいて前記複数台の
機器を一斉動作させるシステムとしての応答性に
問題があつた。

また、同一データを複数のステーシヨンに伝送
する場合、各ステーシヨン毎にアドレスの異なる
メモリ間での送受信となり、これはそれだけメモ
リの使用効率が下がることとなつていた。このた
め最近では、メモリの低コスト化、周辺機器のイ
ンテリジエント化が進むにつれ、任意のステーシ
ヨンからの伝送路上のデータのモニタの必要性、
送受信バツフアメモリの節約および一斉同時通信
の必要性がでてきた。

一斉同時通信を可能にする伝送方法としては前
記伝送方法でのアドレス一致検出回路にグローバ
ルアドレス一致比較回路とバツフアレジスタを別
に持たせる方法があるが、一般的にこの伝送方法
では回路が複雑になる。

また、この他にもデータハイウエイ方式では共
有メモリ式の伝送方法が採用されているが、この
場合、受信データを一度受信バツフアに受け、そ
れを該当するアドレスのメモリ領域にDMA等で
転送する信号伝送方法がとられているため複雑な
シーケンスが必要となる等の欠点があつた。

本願の目的は、上述した欠点を解消し、サイク
リツクなアドレスの１スキヤンニングの間に１ス
テーシヨンの共有メモリの任意の１つまたは複数
の領域のデータを他のすべてのステーシヨンの共
有メモリ内に一斉に書き写すことができるように
した信号伝送方法及び装置を提供することであ
る。

〔課題を解決するための手段〕

本発明の信号伝送方法及びその装置は、請求項
１のものは伝送路に接続された各ステーシヨン
は、アドレスを有しかつフラグとワード単位のデ
ータとを記憶する任意の数のレジスタからなる共
有メモリを有しており、各ステーシヨンのCPU
はそれぞれの共有メモリの任意のアドレスに対し
ワード単位のデータを直接書き込みまたは読み出
し可能とし、データの送信に際して、CPUによ
り共有メモリの任意の１つまたは複数のアドレス
に送信データを書み込むとともに、そのアドレス
のフラグ欄に送信許可を示すフラグを立て、ステ
ーシヨンのうち、マスターステーシヨンが有する
サイクリツクアドレススキヤナーが伝送路上に送
出するアドレス情報を全ステーシヨンで受信し、
このアドレスが前記フラグの立てられたアドレス
と一致したとき、そのアドレスの一致が発生した
ステーシヨンはその一致アドレスのデータを伝送
路上に送出するとともにフラグを落し、一方、そ
の他のすべてのステーシヨンは伝送路上に送出さ
れた前記データをそれぞれの共有メモリの前記一
致アドレスと同一のアドレスに直接取り込む処理
を行ない、 請求項２のものは、伝送路に接続された各ステ
ーシヨンがそれぞれに共有メモリとCPUとを有
し、前記共有メモリは、ワード単位の１つまたは
複数のデータが書き込まれまたは読み出されるア
ドレスを有しかつデータが書き込まれたときその
アドレスにデータの送信許可を示すフラグが立て
られ、データが送出されたときフラグが落される
フラグ欄を有する任意の数のレジスタからなり、
前記CPUは、共有メモリに対するデータの書き
込みと読み出しを行い、各ステーシヨンは伝送路
よりアドレス情報を受信したとき、このアドレス
が前記フラグの立てられたフラグ欄のアドレスと
一致しておればこの一致アドレスのデータを伝送
路上に送出し、前記アドレス情報を受信したと
き、このアドレスのフラグ欄にフラグが立てられ
ていなければ伝送路上にあるデータを共有メモリ
の前記アドレス情報の示すアドレスと一致するア
ドレスに取り込む制御を行うものであり、更に、
ステーシヨンのうち特定のマスターステーシヨン
に、伝送路上に前記アドレス情報を送出するサイ
クリツクアドレススキヤナーを有しいる。

〔作用〕

本発明はループ式またはバス式伝送路による信
号伝送において、伝送路に接続されたすべてのス
テーシヨンのそれぞれ外部の伝送路側からとステ
ーシヨン内部のCPUからの書き込み、読み出し
に対して開放されたワード単位にアクセスできる
共有メモリを設置して、この共有メモリ領域の指
定された任意の１つまたは複数のアドレスにステ
ーシヨンのCPUからの書き込み命令でデータの
書き込みを行なうとともに、データを書き込んだ
アドレスのフラグ欄に送信許可を示すフラグを立
てる。次に、各ステーシヨンは伝送路からアドレ
ス情報を受信したとき、それぞれの共有メモリの
アドレス情報の示すアドレスのフラグ欄にフラグ
の有無を調べて、フラグが立てられておればその
ステーシヨンはそのアドレスのデータを自動的に
アドレス情報の１スキヤンニングサイクル中に
次々に伝送路上に送出し、フラグが落されておれ
ばそのステーシヨンは自動的に伝送路上の送信デ
ータをそれぞれの共有メモリの同一アドレスに取
り込む。このようにして、伝送路に接続されたす
べてのステーシヨンの共有メモリにアドレス情報
に指定されたアドレスについては、それぞれ同一
のデータが格納されるように、アドレス情報の１
スキヤンニングサイクル中にステーシヨン間で１
つまたは複数のデータの送受信が行われるもので
ある。但し、同一のアドレスについてはフラグの
立てられるのは１つのステーシヨンのみをする。

〔実施例〕

次に、本発明の実施例を図面を参照して説明す
る。

本発明では、１ステーシヨンの共有メモリの１
つまたは複数のアドレスのそれぞれに送信するる
データが存在していても伝送可能である。本実施
例では説明を簡単にするため、１つのアドレスに
存在する送信データの伝送について述べるが、送
信データが複数のアドレスに存在する場合は、そ
れぞれのアドレスについて１つの送信データの場
合の伝送方法をくり返せばよい。

第１図は本発明の信号伝送方法及びその装置の
一実施例を説明するためのブロツク図である。９
は伝送路、１０ａ，１０ｂはこの伝送路９の両端
にある終端抵抗で、伝送路９と同一インピーダン
スを有し、伝送路９中を伝わる信号がこの終端で
反射され雑音となつた再び伝送路９中を伝わらな
いようにするためのものである。

１は伝送路９に接続されたマスターステーシヨ
ンで、データの送受信を行なう任意のアドレスを
示すアドレス情報をサイクリツクに伝送路９上に
送出するサイクリツクアドレススキヤナー１ｂと
データを書き込んだり読み出したりする共有メモ
リ１ａと共有メモリ１ａおよびサイクリツクアド
レススキヤナー１ｂを制御する制御装置としての
プログラマブル・コントローラ１ｃとを備えてい
る。プログラマブル・コントローラ１ｃは通常の
リードもしくはライト動作で共有メモリ１ａから
データを読み出し、もしくは共有メモリ１ａにデ
ータを書き込むことが可能であり、また、データ
を書き込むとともにそのアドレスのフラグ欄に送
信許可を示すフラグを立て、データを送出したと
きフラグを落す。

２，３，４…は伝送路９に接続された他のステ
ーシヨンでそれぞれ共有メモリ２ａ，３ａ，４ａ
…、およびプログラマブル・コントローラ２ｂ，
３ｂ，４ｂ…が接続されており、これらの機能は
上述したマスターステーシヨンの機能と同じであ
る。

なお、これらの共有メモリ１ａ，２ａ，３ａ，
４ａ…は前記アドレス情報が入力されたとき、ア
ドレス情報の示すアドレスにフラグが立てられて
いるいずれか１つのステーシヨンから他のすべて
のステーシヨンの共有メモリの同一アドレスに、
そのデータが書き込まれる。このことは、すべて
のステーシヨン１，２，３，４…が伝送のために
開放された共有メモリをそれぞれ持つことにより
実現される。

２ｃ，３ｃ，４ｃ…は、たとえばモータ制御装
置で、プログラマブルコントローラ２ｂ，３ｂ，
４ｂ…によりそれぞれ共有メモリ２ａ，３ａ，４
ａ…から読み出されたデータがこれらのモータ制
御装置２ｃ，３ｃ，４ｃ…を介して遠隔操作用機
器２ｄ，３ｄ，４ｄ…に与えられ、データに従つ
てこれらが動作可能とされる。なお、ステーシヨ
ンの制御装置としてはプログラマブルコントロー
ラの他にもCPUを有し共有メモリ１ａ，２ａ，
３ａ，４ａ…にデータの書き込み読み出しのでき
るものであればよく、リモートＩ／Ｏ、デイジタ
ルコントローラ等があげられる。

また、本実施例においては、主として共有メモ
リに関するものであるから、送受信時に用いるイ
ンターフエースの構成は図示を省略してある。

次に、本実施例の動作を説明する。

まず、マスターステーシヨン１のサイクリツク
アドレススキヤナー１ｂにより伝送路９上にアド
レス情報が送出される。このアドレス情報はすべ
てのステーシヨン１，２，３，４…で受信され、
共有メモリ１ａ，２ａ，３ｃ，４ａ…に一時的に
記憶される。符号９ａで示した破線は、サイクリ
ツクアドレススキヤナー１ｂから出力されたアド
レス情報の示すアドレス＃Ｎの、すべてのステー
シヨン１，２，３，４…の共有メモリ１ａ，２
ａ，３ａ，４ａ…への流れを示してある。上述し
たように各ステーシヨンの共有メモリは、アドレ
ス単位にデータの送信を行なうか否かを示すフラ
グ欄を持つており、プログラマブルコントローラ
が任意の１つまたは複数の送信データを書き込ん
だとき、このアドレスのフラグをオンとし、送信
後にオフとする。

例えば、マスターステーシヨン１は入力したア
ドレス情報のアドレスが＃Ｎでしかもそのフラグ
が立てられていない場合、送信用の１ワードのデ
ータを共有メモリ１ａのアドレス＃Ｎに有してお
らず、アドレス＃Ｎはデータ受信可能の状態にあ
り、プログラマブルコントローラ１ｃは他のステ
ーシヨンから送られてきたデータを共有メモリ１
ａのアドレス＃Ｎに書き込むとともに、このデー
タのリード動作の制御をする。

ステーシヨン２を除く他のステーシヨン３，４
…についても同様にフラグはオフで、プログラマ
ブルコントローラ３ｂ，４ｂ…は共有メモリ３
ａ，４ａ…に他のステーシヨンから送られてきた
１ワードのデータを書き込むとともに、このデー
タのリード動作の制御をする。

一方、ステーシヨン２がアドレス情報の示すア
ドレス＃Ｎを受信したとき、共有メモリ２ａのア
ドレス＃Ｎに既り１ワードがデータが書き込まれ
ており、かつ、書き込み動作と同時にフラグがオ
ンとされている。これによつてステーシヨン２の
共有メモリ２ａのアドレス＃Ｎに書き込まれた１
ワードのデータは伝送路９に出力され、他のステ
ーシヨン１，３，４…の共有メモリ１ａ，３ａ，
４ａ…のアドレス＃Ｎに一斉にそれぞれ直接読み
込まれる。このデータの流れは図中符号９ｂで示
した二点鎖線で示してある。

次に、サイクリツクアドレススキヤナー１ｂか
ら送出されたアドレス情報たとえばアドレス
＃（Ｎ＋１）に対してマスターステーシヨン１の
共有メモリ１ａの該当アドレス＃（Ｎ＋１）のフ
ラグが立てられておれば、このアドレス＃（Ｎ＋
１）のメモリに書き込まれていたデータは、一定
時間後、同様に受信モードにある他のステーシヨ
ン２，３，４…に伝送路９を介して一斉に与えら
れ、同様に受信される。上述した動作はアドレス
情報に対応したデータが送出される毎に行なわ
れ、データの受信完了後、受信側のステーシヨン
のいずれか１つのステーシヨン（マスターステー
シヨンの場合もある。）が受信完了のアツク信号
を発信し、マスターステーシヨン１にはこのアツ
ク信号を受信して、次のアドレス情報のアドレス
を送出する動作に移る。

次に、アドレス情報のアドレス＃（Ｎ＋２）が
マスターステーシヨン１のサイクリツクアドレス
スキヤナー１ｂから送出され、しかもこのアドレ
ス＃（Ｎ＋２）に送信するデータがすべてのステ
ーシヨン１，２，３，４…になかつた場合、タイ
マー動作による所定時間経過の信号により相手方
のステーシヨンの応答がなかつたものとしてタイ
ムオーバー処理し、次のアドレスを送ることにな
る。

このようにして、サイクリツクアドレススキヤ
ナー１ｂからアドレス情報が全ステーシヨン１，
２，３，４…に送られる毎にデータの伝送が行な
われ、１スキヤンニング周期的に、各ステーシヨ
ンの共有メモリ１ａ，２ａ，３ａ，４ａ…の任意
の１つまたは複数のアドレスの内容が、それぞれ
他の全ステーシヨンの対応するアドレスに送信さ
れる。すなわち、サイクリツクアドレススキヤナ
ー１ｂによりサイクリツクに送信するデータのア
ドレスを指定するアドレス情報を送出することに
より、アドレス情報の１スキヤンニング期間に伝
送路９に接続されたステーシヨン１，２，３，４
…がすべて指定のアドレスに同一のデータを共有
することができる。

本発明はこの他にも、必らずしもサイクリツク
アドレススキヤナーを用いてアドレス情報をサイ
クリツクに送出する必要はなく、マスターステー
シヨン１のプログラマブルコントローラ１ｃの制
御により所要のアドレスのみをアドレス情報とし
て各ステーシヨンに送信してもよい。その後の他
のステーシヨンの動作については上述した記載か
ら明らかであり、説明を省略する。

なお、共有メモリ２ａ，３ａ，４ａ…に格納さ
れたデータはプログラマブルコントローラ２ｂ，
３ｂ，４ｂ…によりそれぞれ読み出まれ、モータ
制御装置２ｃ，３ｃ，４ｃ…を介してそれぞれの
遠隔操作用機器２ｄ，３ｄ，４ｄを動作させる。

〔発明の効果〕

以上説明したように本発明は、各ステーシヨン
が、伝送路と周辺機器双方に利用できる共有メモ
リを個別にもち、かつマスターステーシヨンのサ
イクリツクアドレススキヤナーよりアドレス情報
を各ステーシヨンに送信することにより、伝送路
を介して１ステーシヨンの共有メモリからアドレ
ス情報の１スキヤンニング期間に任意の１つまた
は複数のデータを、他のステーシヨンの共有メモ
リへ直接伝送することが可能となり、また、リモ
ートＩ／Ｏ、プログラマブルコントローラ、デイ
ジタルコントローラ等CPUを有する制御装置は
伝送路を意識することなく、任意のアドレスへの
データの読み込み・書き込みができ、さらに、各
ステーシヨンでのデータのリード動作は、その時
刻にすべての他のステーシヨンが受信している受
信データと同じものを読み込むことができるの
で、信号のモニタおよび複数台の周辺機器の一斉
制御を可能とし、システムの応答性の向上ができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の信号伝送方法及びその装置の
一実施例を説明するためのブロツク図、第２図は
信号伝送装置の従来例を示す概略図である。 １……マスターステーシヨン、２，３，４……
ステーシヨン、１ａ，２ａ，３ａ，４ａ……共有
メモリ、１ｂ……サイクリツクアドレススキヤナ
ー、１ｃ，２ｂ，３ｂ，４ｂ……プログラマブル
コントローラ、２ｃ，３ｃ，４ｃ……モータ制御
装置、２ｄ，３ｄ，４ｄ……遠隔操作用機器、９
……伝送路、１０ａ，１０ｂ……終端抵抗。

Claims (1)

1. 【特許請求の範囲】 １ ループ式またはバス式伝送路を共有するステ
   ーシヨン間のシリヤル伝送方法において、 伝送路に接続された各ステーシヨンは、アドレ
   スを有しかつフラグとワード単位のデータとを記
   憶する任意の数のレジスタからなる共有メモリを
   有しており、各ステーシヨンのCPUはそれぞれ
   の共有メモリの任意のアドレスに対しワード単位
   のデータを直接書き込みまたは読み出し可能と
   し、データの送信に際して、CPUにより共有メ
   モリの任意の１つまたは複数のアドレスに送信デ
   ータを書き込むとともに、そのアドレスのフラグ
   欄に送信許可を示すフラグを立て、 ステーシヨンのうち、マスターステーシヨンが
   有するサイクリツクアドレススキヤナーが伝送路
   上に送出するアドレス情報を全ステーシヨンで受
   信し、このアドレスが前記フラグの立てられたア
   ドレスと一致したとき、そのアドレスの一致が発
   生したステーシヨンはその一致アドレスのデータ
   を伝送路上に送出するとともにフラグを落し、一
   方、その他のすべてのステーシヨンは伝送路上に
   送出された前記データをそれぞれの共有メモリの
   前記一致アドレスと同一のアドレスに直接取り込
   むことを特徴とする信号伝送方法。 ２ ループ式またはバス式伝送路を共有するステ
   ーシヨン間のシリヤル伝送装置において、 伝送路に接続された各ステーシヨンがそれぞれ
   に共有メモリとCPUとを有し、前記共有メモリ
   は、ワード単位の１つまたは複数のデータが書き
   込まれまたは読み出されるアドレスを有しかつデ
   ータが書き込まれたときそのアドレスにデータの
   送信許可を示すフラグが立てられ、データが送出
   されたときフラグが落されるフラグ欄を有する任
   意の数レジスタからなり、前記CPUは、共有メ
   モリに対するデータの書き込みと読み出しを行
   い、各ステーシヨンは伝送路よりアドレス情報を
   受信したとき、このアドレスが前記フラグの立て
   られたフラグ欄のアドレスと一致しておればこの
   一致アドレスのデータを伝送路上に送出し、前記
   アドレス情報を受信したとき、このアドレスのフ
   ラグ欄にフラグが立てられていなければ伝送路上
   にあるデータを共有メモリの前記アドレス情報の
   アドレスと一致するアドレスに取り込む制御を行
   うものであり、 更に、ステーシヨンのうち特定のマスターステ
   ーシヨンに、伝送路上に前記アドレス情報を送出
   するサイクリツクアドレススキヤナーを有するこ
   とを特徴とする信号伝送装置。