JPS63138837A - 車両用制御装置の通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、車両用制御装置間のデータ通信に使用される
通信システムに関する。

（従来の技術） 車両ではエンジン、トランスミッション、パワーステア
リング、サスペンション等の電子制御化が図られており
、それらの制［装置では他の制御装置で得られたデータ
が利用されている。

これにより各制御間に連携性を与えることが可能となり
、第２図にはこのために制御装置間でデータ送受信を行
なう従来システムが示されている。

同図のＣＰｔＪｌｏ−１，１０−２では相異なる制御の
演算が行なわれており、それらについて各々設けられた
通信インターフェース１２−１．１２−２（ＡＣＩＡ：
非同期通信インターフェースアダプタ）を利用してＣＰ
ＬＪｌｏ−１からＣＰＵ１０−２へデータがデータ伝送
線１４を介し送信されている。

そして送信側の通信インターフェース１２−１はＣＰＵ
１０−１から送信データが与えられる送信データバッフ
ァ１６．送信データバッフ７１６の送信データをシリア
ルデータに変換してデータ伝送線１４へ送出するトラン
スミッタ１８．そしてデータ送信の制御を行なう送信制
御ロジック２０により構成されている。

この通信インターフェース１２−１の送信データバッフ
７１６が空であることが送信制御ロジック２０の信号Ｔ
ｘｒｄｙ（Ｔｒａｎｓｍｉｄ　Ｒｅａｄｙ）によりＣＰ
Ｕ１０−１で確認されると、割込み処理が開始されてＣ
ＰＵ１０−１から第１回目の送信データＴｘＤＡＴＡ　
　（通常は８ピツトの１バイト分）がデータ書込パルス
Ｗとともに送信データバッフ７１６へ送出される。

その送信データが送信データバッファ１６にラッチされ
ると、送信制御ロジック２０の制御下で送信データバッ
フ１１６の送信データがトランスミッタ１８へ取込まれ
、トランスミッタ１８から送信データがデータ伝送線１
４ヘシリアルに送出される。

その送信完了が送信制御ロジック２０の信号Ｔｘｅｍｐ
（Ｔｒａｎｓａ＋ｉｔ　Ｅｍｐｔｙ）によりＣＰｔＪｌ
ｏ−１で確認されると、第２回目以降の送信データが逐
次通信インターフェース１８−１八〇Ｐｔ、＋１０−１
７’）＄ら送出される。

他方、データ伝送線１４を介してそれら送信データが逐
次与えられる受信側の通信インターフェース１２−２で
は、レシーバ２２によりシリアルな送信データが逐次復
＠される。

そして１バイトのデータ受信完了が確認されると、レシ
ーバ２２から受信制御ロジック２４へその旨が報知され
る。

この受信制御ロジック２４の制御下で１単位（１バイト
）の送信データが受信データバッファ２６にパラレルラ
ッチされ、同時に受信制御ロジック２４から信＠Ｒｘｒ
ｄｙ（Ｒｅｃｅｉｖｅｒ　Ｒｅａｄｙ）がＣＰｔ、１１
０−２へ出力される。

これにより１単位の送信データ受信の完了がＣＰＵｌ０
−２で確認され、ＣＰＵ１０−２ではそれまでの入出力
処理が中断されるとともに、データ受信のための割込処
理が開始される。

その割込処理ではデータ読込パルスＲが受信データバッ
フ１２６へまず送出され、次いでその受信データバッフ
ァ２６にラッチされた１単位の送信データが読込まれ、
以下同様にして第２回目以降の受信動作が行なわれる。

以上のようにして車両用制御ｊ装置間でデータ通信が行
なわれており、送受信側の両制御装置で入出力処理を行
なうプロセッサはデータ通信中に割込みが頻繁にかけら
れる。

例えばエンジンの制’ｍｔ＆Ｈにおいて入出力処理を行
なうプロセッサでは通常のリアルタイム制御が数μ５ｅ
ｃ（２〜４μｓｅｃ　）の制御周期とされており、この
間におけるデータ通信量が３２バイトの場合には１バイ
トあたりの転送時間が約６２゜５μｓｅｃとなり、受信
側制御装置のプロセッサは約６２．５μｓｅｃ毎に割込
みがかけられる。

（発明が解決しようとする問題点） 従って従来システムにおいては、車両用制御装置に設け
られたプロセッサのオーバヘッドがデータ通信により激
増し、このため処理能力の高いプロセッサの使用が必要
となって製造コストが上昇し、またプロセッサのプログ
ラムが複雑化してソフトの信頼性が低下し、ざらに製品
開発に長時間を要するという問題が生じていた。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、各制御装置を含むシステムのコスト低減、
ソフト信頼性の向上、製品開発に要する期間の短縮を同
時に図ることが可能な車両用制御装置の通信システムを
提供することにある。

（問題点を解決しようとするための手段）上記目的を達
成するために本発明に係る通信システムでは、通常のメ
モリと同様にＲＡＭアクセスの可能なデュアルポートメ
モリが送信側と受信側とに各々設けられる。

そして送信側のデュアルポートメモリには一方のポート
から送信データが書込まれ、これにより送信データが送
信側デュアルポートメモリに蓄積される。

それら全ての送信データのアドレスに各々対応したアド
レス指定信号がアドレス指定信号発生器からアドレス線
へ逐次送出されており、データ送信側でアドレス線上の
アドレス指定信号で指定されたアドレスの送信データが
送信データ読出手段により送信側デュアルポートメモリ
の他方のポートから読み出される。

この送信側デュアルポートメモリから読出された送信デ
ータはデータ伝送線へ送出され、受信側ではデータ取込
み手段によりデータ伝送線から送信データが取込まれる
。

その際にはアドレス線上のアドレス指定信号に対応した
アドレスへ取込み済の送信データがデータ書込手段によ
り受信側デュアルポートメモリの一方のポートから書込
まれ、その書込データは他方のポートから読み出される
。

（作用） 本発明では、通信システム側でデータがシーケンシャル
に自動送信され、車両用制御装置のプロセッサがそのデ
ータ通信に関与することはなく、それらプロセッサが送
信側と受信側のデュアルポートメモリを通常のＲＡＭア
クセスできるので、これらプロセッサにデータ通信によ
るオーバヘッドが生ずることはない。

（実施例の説明） 以下、図面に基づいて本発明に係る通信システムの好適
な実施例を説明する。

第１図において、通信インターフェース１２−１にはデ
ュアルポートメモリ２８が設けられており、デュアルポ
ートメモリ２８はＣＰＵ１０−１の外付けＲＡＭとして
取扱われている。

このため送信すべきデータ（通常８ビット単位）にアド
レスが各々割り当てられており、ＣＰＬＪｌｏ−１で送
信すべきデータが発生する毎にそのデータがデュアルポ
ートメモリ２８の一方のポートからこれらに対応するア
ドレスへ各々書込まれる。

その書込みは通常のＲＡＭアクセスと同様にデュアルポ
ートメモリ２８のチップセレクト（Ｃ３）がまず行なわ
れ、次いでＣＰＵ１０−１からデュアルポートメモリ２
８へアドレス（ＡＤＲ）および送信データ（ＤＡＴＡ）
が与えられ、最後にデータ書込パルス（Ｗ＞が与えられ
ることにより行なわれる。

また通信インターフェース１２−１にはＭ系列符号発生
器３０が設けられており、Ｍ系列符号発生器３０ではデ
ュアルポートメモリ２８の各アドレスを逐次指定するＭ
系列のアドレス符号が２ｍ５ｅｃの周期で常時得られて
いる。

そのアドレス符号はアドレス線３２へ送出されており、
送信制御ロジック２０ではアドレス線３２上の現在のア
ドレス符号で指定されるデュアルポートメモリ２８のア
ドレスが解読されている。

そしてそのアドレス（ＡＤＲ）と読出パルス（Ｒ）とが
デュアルポートメモリ２８に与えられ、その指定アドレ
スに書込まれていた送信データ（ＴＸＤＡＴＡ）はデュ
アルポートメモリ２８の他方のポートからトランスミッ
タ１８へ読み出される。

このトランスミッタ１８ではそのデータバッファに送信
データ（ＴＸＤＡＴＡ）がまずラッチされ、これにラッ
チされた送信データ（ＴｘＤＡＴＡ）はシリアルデータ
に変換されてデータ伝送線１４へ送出される（以上、特
公昭５２−１３３６７、特願昭５８−１０５５４１参照
）。

なお、送信データ（ＴＸＤＡＴＡ）の送出はそのアドレ
スがＭ系列符号発生器３０のアドレス符号で指定されて
いる期間内に完了する。

また通信インターフェース１２−１に設けられたクロッ
ク発生器３３の基本クロックがＣＰＵ　１０−１．送信
制御ロジック２０．Ｍ系列符号発生器３０に与えられて
おり、デュアルポートメモリ２８へのアクセスがＣＰｔ
Ｊｌｏ−１，通信制御ロジック２０間で競合しないよう
にＣＰＵｌ０−１に対する基本クロックの位相がシフト
されている。

以上のように送信側ＣＰＵｌ０−１ではその入出力処理
中において送信データの得られる毎にデュアルポートメ
モリ２８に対して通常のＲＡＭアクセスが行なわれてお
り、その際にデータ送信のために割込みで通信処理プロ
グラムが実行されることはなく、通信インターフェース
１２−１側でデータ送信が自動的に行なわれる。

従ってＣＰＬＪｌｏ−１ではデータ送信によるオーバヘ
ッドを招くことなくその制御動作を行なうための入出力
処理が実行され、ＣＰｕ１０−１の処理能力はこの入出
力処理に専ら費される。

このＣＰＬＪＩＯ−１で得られ通信インターフェース１
２−１からデータ伝送線１４へ自動送出された送信デー
タ（Ｔ　ＸＤＡＴＡ）は通信インターフェース１２−２
のレシーバ２２に与えられる。

レシーバ２２ではデータ伝送線１４から入力される送信
データ（Ｔ　ｘＤＡＴＡ）が逐次復号され、複合化デー
タは受信データ（ＲＸＤＡｒ＾）として内蔵のデータバ
ッフ？にラッチされる。

そして１単位（１バイト）のデータ受信が確認されると
、レシーバ２２から受信制御ロジック２４へその旨が報
知される。

受信制御ロジック２４にはアドレス線３２上からＭ系列
符号発生器３０のアドレス符号が常時取込まれており、
現在のアドレス符号で指定されるアドレス（ＡＤＲ）が
得られている。

そしてレシーバ２２から１単位のデータ受信が報知され
ると、この通信インターフェース１２−１に設けられた
デュアルポートメモリ３４へ受信制御ロジック２４から
データ書込パルス（Ｗ）が出力される。

これにより受信制御ロジック２４で指定されたアドレス
（ＡＤＲ＞へレシーバ２２のデータバッファにラッチさ
れた受信データ（ＲＸＤＡＴＡ）がデュアルポートメモ
リ３４の一方のポートから書込まれる。

このデュアルポートメモリ３４はｃｐｕｉｏ−２により
外付けＲＡＭとして取扱われており、受信データの取得
要求が発生すると、デュアルポートメモリ３４がチップ
セレクトＣ８）され、該当アドレス（ＡＤＲ）から受信
データ（ＲｘＤＡＴＡ）がＣＰＵ１０−２へ読み出され
る。

従ってＣＰＬＪｌｏ−２ではデータ受信毎に割込みで通
信処理プログラムが実行されることがなく、その割込み
でオーバヘッドを招くことなく本来の入出力処理が専ら
実行される。

なお、通信インターフェース１２−２に設けられたクロ
ック発生器３６からＣＰｔ、１１０−２および受信制御
ロジック２４に基本クロックが与えられており、デュア
ルポートメモリ３４へのアクセスがＣＰＵ１０−２．受
信制御ロジック２４間で競合しないようにＣＰＵｌ０−
２に対するクロックの位相がシフトされている。

以上説明したように本実施例によれば、ＣＰＵ１０−１
．１０−２にとって通信インターフェース１２−１．１
２−２が通常の外付けＲＡＭとして取扱われ、それら通
信インターフェース１２−１．１２−２間で周期的なデ
ータの自動通信がシーケンシャルに行なわれるので、デ
ュアルポートメモリ２８．３４に多フレームのデータを
書込んでそれらをＣＰＬＪｌｏ−１，１０−１で共有で
き、その結果、ＣＰＵｌ０−１．１０−２で互いに連携
した制御を高速に行なうことが可能となる。

また本実施例によれば、ＣＰＵ１０−１．１０−２がデ
ータ通信によるオーバヘッドから完全に解放されるので
、そのプログラムが簡素化され、従ってそのソフト開発
を容易に行なうことが可能となる。

その結果、そのソフト信頼性を大幅に向上させることが
可能となり、開発期間を著しく短縮できる。

さらに本実施例によれば、外部のアドレス符号に同期し
てデータ通信が周期的に行なわれるので、通信データを
各周期でリフレッシュでき、従って外来ノイズ等により
誤ったデータが伝送された場合にも直ちに正しいデータ
へ復帰でき、従ってデータ伝送の信頼性を高めることが
可能となり、また制御上の支障発生を有効に回避するこ
とも可能となる。

そしてＭ系列符号発生器３０が２“通りの周期符号列を
最も効率的に発生でき、従って回路全体を小規模化して
そのコスト低減を図ることが可能となる。

ざらに特公昭５２−１３３６７からも理解されるように
、２“通りの符号列の場合には（ｎ／２″Ｘ周期時間）
しかノイズの影響を受けず、このため対ノイズ性を著し
く高めることが可能となる。

（効果） 以上説明したように本発明によれば、送信側と受信側と
に設けられたデュアルポートメモリが送信側と受信側の
制御装置により外付けＲＡＭとして取扱われ、それらデ
ュアルポートメモリ間で等価的にデータの自動通信がシ
ーケンシャルに行なわれるので、送信側と受信側の制御
装置内に設けられたプロセッサにはデータ通信によるオ
ーバヘッドが生ずることはなく、その結果、システムの
コスト低減、ソフト信頼性の向上、製品開発に要する期
間の短縮、制御の高速化を同時に図ることが可能となる
。

【図面の簡単な説明】

第１図は本発明に係るシステムの全体構成図、第２図は
従来システムの全体構成図である。 １０−１．１０−２・・・ＣＰＵ １２−１．１２−２・・・通信インターフェース１４・
・・データ伝送線 １８・・・トランスミッタ ２０・・・送信制御ロジック ２２・・・レシーバ ２４・・・受信制御ロジック ２８・・・デュアルポートメモリ ３０・・・Ｍ系列符号発生器 ３２・・・アドレス線

Claims (1)

【特許請求の範囲】
1. （１）一方のポートから送信データが書込まれる送信側
   デュアルポートメモリと、 全送信データのアドレスに各々対応したアドレス指定信
   号をアドレス線へ逐次送出するアドレス指定信号発生器
   と、 アドレス線上のアドレス指定信号に対応したアドレスの
   送信データをデュアルポートメモリの他方のポートから
   読出す送信データ読出手段と、送信側デュアルポートメ
   モリから読出された送信データをデータ伝送線へ送出す
   るデータ送出手段と、 データ伝送線から送信データを取込むデータ取込み手段
   と、 書込済のデータが一方のポートから読み出される受信側
   デュアルポートメモリと、 受信側デュアルポートメモリの他方のポートから取込み
   済の送信データをアドレス線上のアドレス指定信号に対
   応したアドレスへ書込むデータ書込手段と、 を有する、ことを特徴とする車両用制御装置の通信シス
   テム。