JPS627248A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS627248A JPS627248A JP60146362A JP14636285A JPS627248A JP S627248 A JPS627248 A JP S627248A JP 60146362 A JP60146362 A JP 60146362A JP 14636285 A JP14636285 A JP 14636285A JP S627248 A JPS627248 A JP S627248A
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- Japan
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- data
- control device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
回線制御装置に、回線対応部からのビット処理要求の転
送を待たずに回線対応部へのデータの作成、送出を行な
う手段を設け、回線対応部にビット処理要求がオンのと
きのみ回線制御装置からのデータを受取る手段を設け、
回線制御装置から回線対応部へのデータ送出を、回線対
応部からのデータ受信とは独立して行なうよう釦した通
信制御装置が示されている。
送を待たずに回線対応部へのデータの作成、送出を行な
う手段を設け、回線対応部にビット処理要求がオンのと
きのみ回線制御装置からのデータを受取る手段を設け、
回線制御装置から回線対応部へのデータ送出を、回線対
応部からのデータ受信とは独立して行なうよう釦した通
信制御装置が示されている。
本発明は通信制御装置に関し、特に、回線制御装置と回
線接続装置間のインタフェースについて伝送時間による
影響を減少するようにした通信制御装置に関する。
線接続装置間のインタフェースについて伝送時間による
影響を減少するようにした通信制御装置に関する。
一般に通信制御装置は、通信回線が接続される報および
送受信データが格納される回線用メモリを含む回線走査
部を有する回線制御装置とで構成され、回線走査部が各
回線対応部を順次走査して回線対応部が１ビット時間毎
に発生するビット処刑要求や受信ビット・データおよび
変彷調装置の状態信号を取込むとともに当該回線メモリ
の内容を参照して、下記の制御を行う。受信状態の時、
ビット処即要求信号がオンならば受信ビット・データ忙
より文字の組立を行い回線用メモリを更新する。送信状
態の時、ビット処刑要求がオンならば文字を分解し、送
信ビット・データとして送出し回線用メモリを更新する
。変復調装置や回線対応部の制御が必要な状態でビット
処刑要求がオンの時、Ｓ＋Ｓｅｔ！ｆ報を送出し回線用
メモリを更新する。
送受信データが格納される回線用メモリを含む回線走査
部を有する回線制御装置とで構成され、回線走査部が各
回線対応部を順次走査して回線対応部が１ビット時間毎
に発生するビット処刑要求や受信ビット・データおよび
変彷調装置の状態信号を取込むとともに当該回線メモリ
の内容を参照して、下記の制御を行う。受信状態の時、
ビット処即要求信号がオンならば受信ビット・データ忙
より文字の組立を行い回線用メモリを更新する。送信状
態の時、ビット処刑要求がオンならば文字を分解し、送
信ビット・データとして送出し回線用メモリを更新する
。変復調装置や回線対応部の制御が必要な状態でビット
処刑要求がオンの時、Ｓ＋Ｓｅｔ！ｆ報を送出し回線用
メモリを更新する。
ビ噌ト処ｔ！ＪＩ！求がオフの時は何の制御も伺わず、
回線用メモリの更新も行わない。
回線用メモリの更新も行わない。
一般に回線制御装置と回線接続装置はシステム構成の質
更を容易にするため、別々の筺体に収容され、両装置間
はケーブルを介して接続されることが普通である。
更を容易にするため、別々の筺体に収容され、両装置間
はケーブルを介して接続されることが普通である。
従来の通信制御装置では１回線あたりの割部時間（１ア
ドレス走査時間）中に回線制御装置と回線接続装置との
間でケーブルを介してアドレス送出、データ受信、デー
タ送信の３回の信号のやりとりが必要なため、１回線あ
たりの制御時間（エアドレス走査時間）はケーブルの伝
送ディレ一時間に大きな影響を受ける。具体的に例をあ
げるならば、ケーブル長を５０ｍ、１ｍあたりの伝送デ
ィレ一時間を５ｎ３ とすると、ケーブルの伝送ディ
レ一時間だけで７５０ｍ５（５Ｘ５０Ｘ３） を必要と
する。一方、１回線あたりの制御時間（１アドレス走査
時間）は接続できる回線数および接続できる回線の通信
速度等の通信制御装置の処即能力に大きな影響を及ぼす
。
ドレス走査時間）中に回線制御装置と回線接続装置との
間でケーブルを介してアドレス送出、データ受信、デー
タ送信の３回の信号のやりとりが必要なため、１回線あ
たりの制御時間（エアドレス走査時間）はケーブルの伝
送ディレ一時間に大きな影響を受ける。具体的に例をあ
げるならば、ケーブル長を５０ｍ、１ｍあたりの伝送デ
ィレ一時間を５ｎ３ とすると、ケーブルの伝送ディ
レ一時間だけで７５０ｍ５（５Ｘ５０Ｘ３） を必要と
する。一方、１回線あたりの制御時間（１アドレス走査
時間）は接続できる回線数および接続できる回線の通信
速度等の通信制御装置の処即能力に大きな影響を及ぼす
。
本発明は、上記の点を解決するために通信回線と接続さ
れ１ビット時間毎にビット処！要求を発生する回線対応
部を複数個有する回線接続装置と、回線対応の状態やデ
ータを格納する回線用メモリを参照しながら前記回線対
応部から転送されてくるビット熟卵要求にしたがって各
回線の制御を行な５回線制御装置とを含んで構成される
通信制御装置において、 前記回線制御装置に、前記回線対応部からのビット処理
要求の転送を待たずに前記回線対応部へのデータの作成
、送出を行なう手段を設け、前記回線対応部に、ビット
熟卵要求がオンのときのみ前記回線制御装置からのデー
タを受取る手段を設け、 前記回線制御装置から前記回線対応部へのデータ送出を
、前記回線対応部からのデータ受信とは独立して行なう
ことを特徴とする。
れ１ビット時間毎にビット処！要求を発生する回線対応
部を複数個有する回線接続装置と、回線対応の状態やデ
ータを格納する回線用メモリを参照しながら前記回線対
応部から転送されてくるビット熟卵要求にしたがって各
回線の制御を行な５回線制御装置とを含んで構成される
通信制御装置において、 前記回線制御装置に、前記回線対応部からのビット処理
要求の転送を待たずに前記回線対応部へのデータの作成
、送出を行なう手段を設け、前記回線対応部に、ビット
熟卵要求がオンのときのみ前記回線制御装置からのデー
タを受取る手段を設け、 前記回線制御装置から前記回線対応部へのデータ送出を
、前記回線対応部からのデータ受信とは独立して行なう
ことを特徴とする。
本発明においては、データ受信を待たずにデータ送信を
行なうことにより、ケーブルの伝送ディレーの影響を減
少させることができる。これ九より、１回線あたりの制
御時間（１アドレス走査時間）が短縮され、通信制御装
置の熟卵能力の向上がはかれる。
行なうことにより、ケーブルの伝送ディレーの影響を減
少させることができる。これ九より、１回線あたりの制
御時間（１アドレス走査時間）が短縮され、通信制御装
置の熟卵能力の向上がはかれる。
第１図は本発明によるｌ実施例のブロック図でさり、図
中、１は回線制御装置（ＣＣＵ）、２は回線走査部（Ｃ
８）、３は回線用メモリ（ＬＭ）、４は走査アドレス作
成回路（ＡＤＧ）、５はデータ制御回路（ＤＣ）、６は
入力データレジスタ（ＩＤＲ）、７は出力データレジス
タ（ＯＤＲ）、８は回線接続装置（ＵＵＴン、９は回線
対応部（ＬＡ）、１０はアドレスデコード回路（ＡＤＣ
）、１１は受信データバッファ（ＲＤＢ）、１２はビー
Ｉト処理要求発生回路（ＢＳＶＣ）、１３は出力データ
パーｔ ７７ （ＯＤＢ）１４は送信データバッファ（
ＳＤＲ）、１５は変復調装置（ＭＤＭ）、１６はアンド
回路、１７はビット処理要求（ＢＳＶＣ） 、１８は出
力データセット信号（ＳＴＯＰ） 、２０は出力データ
バス（ＯＤＢＵＳ：２１は入力データバス（ＩＤＢＵＳ
）、２２は走査アドレス（ＡＤＢＵＳ）、２３は受信
ビット・データ（ＲＤ）、２４は送信ビット番データ（
ＳＤＩ、２５て・ は通信用クロック（ＳＰＣＬＫ）Ｎある〇第２図は従来
方式の場合のタイムチャート例であり、ｆｇ３図は本発
明の実施例のタイムチャート例である。図中、ケーブル
長５０ｒｎ、 ｉｎ アたりのディレ一時間は５ｎｓ、
ゲートのディレ一時間は無側への受信データ転送、■Ｃ
ＣＵ側からＬＵＴ側への送信データ転送が直列に実行さ
れている。
中、１は回線制御装置（ＣＣＵ）、２は回線走査部（Ｃ
８）、３は回線用メモリ（ＬＭ）、４は走査アドレス作
成回路（ＡＤＧ）、５はデータ制御回路（ＤＣ）、６は
入力データレジスタ（ＩＤＲ）、７は出力データレジス
タ（ＯＤＲ）、８は回線接続装置（ＵＵＴン、９は回線
対応部（ＬＡ）、１０はアドレスデコード回路（ＡＤＣ
）、１１は受信データバッファ（ＲＤＢ）、１２はビー
Ｉト処理要求発生回路（ＢＳＶＣ）、１３は出力データ
パーｔ ７７ （ＯＤＢ）１４は送信データバッファ（
ＳＤＲ）、１５は変復調装置（ＭＤＭ）、１６はアンド
回路、１７はビット処理要求（ＢＳＶＣ） 、１８は出
力データセット信号（ＳＴＯＰ） 、２０は出力データ
バス（ＯＤＢＵＳ：２１は入力データバス（ＩＤＢＵＳ
）、２２は走査アドレス（ＡＤＢＵＳ）、２３は受信
ビット・データ（ＲＤ）、２４は送信ビット番データ（
ＳＤＩ、２５て・ は通信用クロック（ＳＰＣＬＫ）Ｎある〇第２図は従来
方式の場合のタイムチャート例であり、ｆｇ３図は本発
明の実施例のタイムチャート例である。図中、ケーブル
長５０ｒｎ、 ｉｎ アたりのディレ一時間は５ｎｓ、
ゲートのディレ一時間は無側への受信データ転送、■Ｃ
ＣＵ側からＬＵＴ側への送信データ転送が直列に実行さ
れている。
一方、第３図の実施例においては、上記■と■の動作が
互いに独立（併行して実行される形となっている。
互いに独立（併行して実行される形となっている。
以下に、実施例の動作を説明する。
アドレス作成回路（ＡＤＧ＞ ４で作成された走査アド
レスは回線用メモ’Ｉ （ＬＭ）３および回線対応部（
ＬＡ）９へ送出される。回線用メモリ（ＬＭ）３から読
出された内容はデータ制御回路（ＣＣ）５へ送られ、そ
の内容を解読した結果、受信状態ならば回線対応部（Ｌ
Ａ）９からの入力データを待つ。
レスは回線用メモ’Ｉ （ＬＭ）３および回線対応部（
ＬＡ）９へ送出される。回線用メモリ（ＬＭ）３から読
出された内容はデータ制御回路（ＣＣ）５へ送られ、そ
の内容を解読した結果、受信状態ならば回線対応部（Ｌ
Ａ）９からの入力データを待つ。
一方、走査アドレスを走査アドレスデコード回路（ＡＤ
Ｃ）１０でデコードして選択された回線対応部（ＬＡ）
９は受信ビット・データ＜ＲＤ） ２３およびビット処
理要求（ＢＳＶＣ）を変復調装置（ＭＤＭ ）１５の状
態信号とともに入力データとしで回線走査部（Ｃ８）２
へ転送する。データ制薗部（ＤＣ）５は入力データを受
は取るとビット処理要求（ＢＳＶＣ月７のオン／オフを
確認し、オンならば受信線 ビット・データ（ＲＤ）２３により文字の帆立を行ない
回線用メモＩＪ（ＬＭ）３を更新する。ビット処！要求
（ＢＳＶＣ）１１がオフの時は回線用メモリ上 （ＬＭ）３の更新は行わない。（衾記の受信状態の時の
制御は従来方式と同じである。） データ制御回路（ＤＣ）５は回線用メモＩＩ（ＬＭ３）
の内容を解読した結果、送信状態または回線対応部（Ｌ
Ａ）９や変復調装置ＣＭＤＭ）１５０制御が必要な状態
の場合、入力データを待たずに、出力データを作成（送
信状態の時は文字を分解して送信ビット・データを作成
）シ、出力データセット信号（ＳＴＯＤ）１８とともに
、回線対応部（ＬＡン９モ へ送出する。なお、回線用メ水ＩＩ （ＬＭ）３０更新
は入力データを受は取るまで待たせ、ビット処理要求（
ＢＳＶＣ）１７がオンならば更新し、オフならば更新し
ない。一方、回線対応部（ＬＡ）９は、ビット処理要求
（ＢＳＶＣ）１７がオンの時は、回線走査部（Ｃ８）２
からの出力データを出力データセット信号（ＳＴＯＤ）
１８により出力データバッファ（ＯＤＢ）１３ビセツト
する。ビット処理要求（ＢＳ’ＶＣ）１７がオフの時は
セットしない。なお、出力データパーｙ７ア（ＯＤＢ）
１３１Ｃセツトされた変復調装置（ＭＤＭ＋１５の割前
信号は直接１復調装Ｗ（ＭＤＭ）１ ｓへ送出され、送
信ビット・データ（ＳＤ）２４は通信用クロック（ＳＰ
ＣＬＫ）２５に従って送（ｇデータバッファ（ＳＤＢＩ
１４へセットサれた後、変復調装置（ＭＤＭ）ｔ ５
へ送出される。
Ｃ）１０でデコードして選択された回線対応部（ＬＡ）
９は受信ビット・データ＜ＲＤ） ２３およびビット処
理要求（ＢＳＶＣ）を変復調装置（ＭＤＭ ）１５の状
態信号とともに入力データとしで回線走査部（Ｃ８）２
へ転送する。データ制薗部（ＤＣ）５は入力データを受
は取るとビット処理要求（ＢＳＶＣ月７のオン／オフを
確認し、オンならば受信線 ビット・データ（ＲＤ）２３により文字の帆立を行ない
回線用メモＩＪ（ＬＭ）３を更新する。ビット処！要求
（ＢＳＶＣ）１１がオフの時は回線用メモリ上 （ＬＭ）３の更新は行わない。（衾記の受信状態の時の
制御は従来方式と同じである。） データ制御回路（ＤＣ）５は回線用メモＩＩ（ＬＭ３）
の内容を解読した結果、送信状態または回線対応部（Ｌ
Ａ）９や変復調装置ＣＭＤＭ）１５０制御が必要な状態
の場合、入力データを待たずに、出力データを作成（送
信状態の時は文字を分解して送信ビット・データを作成
）シ、出力データセット信号（ＳＴＯＤ）１８とともに
、回線対応部（ＬＡン９モ へ送出する。なお、回線用メ水ＩＩ （ＬＭ）３０更新
は入力データを受は取るまで待たせ、ビット処理要求（
ＢＳＶＣ）１７がオンならば更新し、オフならば更新し
ない。一方、回線対応部（ＬＡ）９は、ビット処理要求
（ＢＳＶＣ）１７がオンの時は、回線走査部（Ｃ８）２
からの出力データを出力データセット信号（ＳＴＯＤ）
１８により出力データバッファ（ＯＤＢ）１３ビセツト
する。ビット処理要求（ＢＳ’ＶＣ）１７がオフの時は
セットしない。なお、出力データパーｙ７ア（ＯＤＢ）
１３１Ｃセツトされた変復調装置（ＭＤＭ＋１５の割前
信号は直接１復調装Ｗ（ＭＤＭ）１ ｓへ送出され、送
信ビット・データ（ＳＤ）２４は通信用クロック（ＳＰ
ＣＬＫ）２５に従って送（ｇデータバッファ（ＳＤＢＩ
１４へセットサれた後、変復調装置（ＭＤＭ）ｔ ５
へ送出される。
このように、回線対応部（ＬＡ）９はビット処理要求（
ＢＳＶＣ）１７がオンの時のみ、回線走査部（Ｃ３）２
からの出力データを受は取り、また、回線走査部（Ｃ８
）２はビット処理要求（ＢＳＶＣ）１７がオンになるま
では該回線対応部（ＬＡ）９への出出しても、従来方式
と同様の回線の制御が実現できる。
ＢＳＶＣ）１７がオンの時のみ、回線走査部（Ｃ３）２
からの出力データを受は取り、また、回線走査部（Ｃ８
）２はビット処理要求（ＢＳＶＣ）１７がオンになるま
では該回線対応部（ＬＡ）９への出出しても、従来方式
と同様の回線の制御が実現できる。
以上説明したように本発明によれば、回線対応部からの
データ受信を待たずにデータ送信を行うため、従来方式
よりケーブルの伝送ディレ一時間の影響が減少し、１回
線あたりの制御時間（１アドレス走査時間ンが短縮でき
るため、通信制御装置の処理能力の向上をはかれる。（
第２図の従来方式と第３図の実施例ではケーブルディレ
一時間は同じでも１アドレス走査時間は４００ｎｇ短縮
されている）
データ受信を待たずにデータ送信を行うため、従来方式
よりケーブルの伝送ディレ一時間の影響が減少し、１回
線あたりの制御時間（１アドレス走査時間ンが短縮でき
るため、通信制御装置の処理能力の向上をはかれる。（
第２図の従来方式と第３図の実施例ではケーブルディレ
一時間は同じでも１アドレス走査時間は４００ｎｇ短縮
されている）
第１図は本発明によるｌ実施例の通信制御装置のブロッ
ク図、 第２図は従来方式のタイムチャート例、第３図は本発明
の実施例のタイムチャート例である０ 第１図において、１は回線制御装置、２は回線走査部、
３は回線用メモリ、５はデータ制御回路、８は回線接続
装置、９は回線対応部、１０はアドレスデ絡−ド回路、
１１は受信データバッファ１２はビヅト熟卵要求発生回
路、１３は出力データバッファ、１５は変復調装置、１
６はアンド回路である。 第を来方人′ククイムナイ−と身り 茸 ２ｆＪ 不奇り月□喫４者１ｆ県３のタイム→りｒ−Ｌ？Ｊ辱
３Ｉ２］
ク図、 第２図は従来方式のタイムチャート例、第３図は本発明
の実施例のタイムチャート例である０ 第１図において、１は回線制御装置、２は回線走査部、
３は回線用メモリ、５はデータ制御回路、８は回線接続
装置、９は回線対応部、１０はアドレスデ絡−ド回路、
１１は受信データバッファ１２はビヅト熟卵要求発生回
路、１３は出力データバッファ、１５は変復調装置、１
６はアンド回路である。 第を来方人′ククイムナイ−と身り 茸 ２ｆＪ 不奇り月□喫４者１ｆ県３のタイム→りｒ−Ｌ？Ｊ辱
３Ｉ２］
Claims (1)
- 【特許請求の範囲】 通信回線と接続され１ビット時間毎にビット処理要求を
発生する回線対応部を複数個有する回線接続装置と、 回線対応の状態やデータを格納する回線用メモリを参照
しながら前記回線対応部から転送されてくるビット処理
要求にしたがって各回線の制御を行なう回線制御装置と
を含んで構成される通信制御装置において、 前記回線制御装置に、前記回線対応部からのビット処理
要求の転送を待たずに前記回線対応部へのデータの作成
、送出を行なう手段を設け、前記回線対応部に、ビット
処理要求がオンのときのみ前記回線制御装置からのデー
タを受取る手段を設け、 前記回線制御装置から前記回線対応部へのデータ送出を
、前記回線対応部からのデータ受信とは独立して行なう
ことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146362A JPS627248A (ja) | 1985-07-03 | 1985-07-03 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146362A JPS627248A (ja) | 1985-07-03 | 1985-07-03 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627248A true JPS627248A (ja) | 1987-01-14 |
Family
ID=15406001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60146362A Pending JPS627248A (ja) | 1985-07-03 | 1985-07-03 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011226A (en) * | 1990-01-05 | 1991-04-30 | Tachi-S Co., Ltd. | Headrest |
-
1985
- 1985-07-03 JP JP60146362A patent/JPS627248A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011226A (en) * | 1990-01-05 | 1991-04-30 | Tachi-S Co., Ltd. | Headrest |
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