JPH0133981B2 - - Google Patents
Info
- Publication number
- JPH0133981B2 JPH0133981B2 JP58135864A JP13586483A JPH0133981B2 JP H0133981 B2 JPH0133981 B2 JP H0133981B2 JP 58135864 A JP58135864 A JP 58135864A JP 13586483 A JP13586483 A JP 13586483A JP H0133981 B2 JPH0133981 B2 JP H0133981B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- line control
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 26
- 238000013500 data storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 235000008331 Pinus X rigitaeda Nutrition 0.000 description 1
- 235000011613 Pinus brutia Nutrition 0.000 description 1
- 241000018646 Pinus brutia Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パケツト交換機に係り、特に、高ス
ループツトを要求されるパケツト中継交換機に好
適なパケツト交換機に関するものである。
ループツトを要求されるパケツト中継交換機に好
適なパケツト交換機に関するものである。
DDXパケツト交換機（「DDXデータ交換の基
礎知識」、電気通信協会編参照）では、中央制御
装置は、回線制御装置が、メモリに取り込んだパ
ケツト内のアドレス情報を分析して、パケツトを
送出する回線を選択しているが、プログラムによ
る処理を必要とするため、ひとつのパケツトを処
理する時間が長くなり、スループツトを大きくで
きないという欠点があつた。
礎知識」、電気通信協会編参照）では、中央制御
装置は、回線制御装置が、メモリに取り込んだパ
ケツト内のアドレス情報を分析して、パケツトを
送出する回線を選択しているが、プログラムによ
る処理を必要とするため、ひとつのパケツトを処
理する時間が長くなり、スループツトを大きくで
きないという欠点があつた。
本発明は、たとえばパケツト中継交換機におい
て、高スループツトを実現するようにしたパケツ
ト交換機の提供を、その目的とするものである。
て、高スループツトを実現するようにしたパケツ
ト交換機の提供を、その目的とするものである。
本発明に係るパケツト交換機の構成は、伝送回
線を制御する複数の回線制御装置と、受信データ
を一時蓄積するようにした共通メモリと、バスの
使用権を順次、上記回線制御装置に付与するバス
使用権制御回路とを備え、バスの使用権を得た回
線制御装置が、上記受信データの格納メモリアド
レスを当該受信パケツト内のアドレスの情報に対
応する回線制御装置のキユーバツフアに書込むこ
とによつて、データの交換を行いうるように構成
したものである。
線を制御する複数の回線制御装置と、受信データ
を一時蓄積するようにした共通メモリと、バスの
使用権を順次、上記回線制御装置に付与するバス
使用権制御回路とを備え、バスの使用権を得た回
線制御装置が、上記受信データの格納メモリアド
レスを当該受信パケツト内のアドレスの情報に対
応する回線制御装置のキユーバツフアに書込むこ
とによつて、データの交換を行いうるように構成
したものである。
なお付記すると、本発明は、中央制御装置によ
るプログラム制御では、スループツトを上げるこ
とは困難であると考え、中継交換機は、データの
回線間の乗り替えのみを行うこととし、その実現
策として、回線制御装置間のデータの送受をデー
タ内の出回線番号をもとに、データアドレスの送
受のみで行う方式に係るものとしたものである。
るプログラム制御では、スループツトを上げるこ
とは困難であると考え、中継交換機は、データの
回線間の乗り替えのみを行うこととし、その実現
策として、回線制御装置間のデータの送受をデー
タ内の出回線番号をもとに、データアドレスの送
受のみで行う方式に係るものとしたものである。
本発明に係るパケツト交換機の一実施例を、第
１図ないし第３図により説明する。
１図ないし第３図により説明する。
ここで、第１図は、本発明の一実施例に係るパ
ケツト中継交換機の全体構成図、第２図は、その
接続にあわせて示す回線制御装置の構成図、第３
図は、そのデータフオーマツトの例示図である。
ケツト中継交換機の全体構成図、第２図は、その
接続にあわせて示す回線制御装置の構成図、第３
図は、そのデータフオーマツトの例示図である。
図で、１−１は回線制御装置、１−２はメモ
リ、１−３はバス使用権制御回路で、１−４はア
ドレスバス、１−５はデータバス、１−６は制御
バスであり、２−１は回線制御回路、２−２はア
ドレス受信回路、２−３はシーケンス制御回路、
２−４は受信データアドレスレジスタ、２−５は
送受信タイミング発生回路、２−６は方路選択レ
ジスタ、２−７は送信データレジスタ、２−８は
送信データアドレスレジスタ、２−９は送信デー
タレジスタであり、第２図で、アドレス、データ
と表示しているものはアドレスバス１−４、デー
タバス１−５に係るものを示し、その他のメモリ
ハント要求、OKなどと表示しているものは制御
バス１−６に係るものである。
リ、１−３はバス使用権制御回路で、１−４はア
ドレスバス、１−５はデータバス、１−６は制御
バスであり、２−１は回線制御回路、２−２はア
ドレス受信回路、２−３はシーケンス制御回路、
２−４は受信データアドレスレジスタ、２−５は
送受信タイミング発生回路、２−６は方路選択レ
ジスタ、２−７は送信データレジスタ、２−８は
送信データアドレスレジスタ、２−９は送信デー
タレジスタであり、第２図で、アドレス、データ
と表示しているものはアドレスバス１−４、デー
タバス１−５に係るものを示し、その他のメモリ
ハント要求、OKなどと表示しているものは制御
バス１−６に係るものである。
すなわち、パケツト交換機の実施例に係るパケ
ツト中継交換機は、第１図に示すように、伝送回
線を制御する、複数個の回線制御装置１−１、受
信データを一時蓄積するメモリ１−２、バスの使
用権を順次、回線制御装置１−１に付与するバス
使用権制御回路１−３から構成されるものであ
る。
ツト中継交換機は、第１図に示すように、伝送回
線を制御する、複数個の回線制御装置１−１、受
信データを一時蓄積するメモリ１−２、バスの使
用権を順次、回線制御装置１−１に付与するバス
使用権制御回路１−３から構成されるものであ
る。
次にデータの送受信動作について上記各図およ
びタイムチヤート第４図、第５図を用いて具体的
に説明する。
びタイムチヤート第４図、第５図を用いて具体的
に説明する。
(1) データ受信準備
まず、バス使用権制御回路１−３は、1μs毎
に順次、回線制御装置１−１の１つを選択し、
第２図および第４図ａに示すセレクト信号を
ONするものである。
に順次、回線制御装置１−１の１つを選択し、
第２図および第４図ａに示すセレクト信号を
ONするものである。
そして、そのセレクト信号のONを検出する
と、第２図に示す送受信タイミング発生回路２
−５は、500ns間、受信タイミングφ2をONし
（第４図ｂ）、次ぎの500ns間は、送信タイミン
グφ1をONする（第４図ｃ）ものである。ま
た、セレクト信号がOFFの状態では、送、受
信タイミングφ1，φ2ともにOFFとなつている
ものである。そして、これらの送、受信タイミ
ングφ1，φ2は、たとえば回線制御回路２−１
におけるクロツク信号などの用に供されるもの
である。
と、第２図に示す送受信タイミング発生回路２
−５は、500ns間、受信タイミングφ2をONし
（第４図ｂ）、次ぎの500ns間は、送信タイミン
グφ1をONする（第４図ｃ）ものである。ま
た、セレクト信号がOFFの状態では、送、受
信タイミングφ1，φ2ともにOFFとなつている
ものである。そして、これらの送、受信タイミ
ングφ1，φ2は、たとえば回線制御回路２−１
におけるクロツク信号などの用に供されるもの
である。
また、回線制御回路２−１は、フレーム同期
回路の制御を行い、同期が確立すると、同期確
立信号（第４図ｄ）をシーケンス制御回路２−
３に報告するものである。
回路の制御を行い、同期が確立すると、同期確
立信号（第４図ｄ）をシーケンス制御回路２−
３に報告するものである。
次いで、シーケンス制御回路２−３は、さき
のメモリ１−２に対し、図示のごとくメモリハ
ント要求信号（第４図ｅ）を出し、メモリ１−
２は、それに対し、メモリブロツクをハント
し、そのアドレスをデータバス１−５上に表示
するとともに、シーケンス制御回路２−３にメ
モリハントOK信号（第４図ｆ）を返すもので
ある。
のメモリ１−２に対し、図示のごとくメモリハ
ント要求信号（第４図ｅ）を出し、メモリ１−
２は、それに対し、メモリブロツクをハント
し、そのアドレスをデータバス１−５上に表示
するとともに、シーケンス制御回路２−３にメ
モリハントOK信号（第４図ｆ）を返すもので
ある。
このようにして、シーケンス制御回路２−３
は、メモリハントOK信号を受けると、データ
バス１−５上のデータを受信データレジスタ２
−７に取込み、送信データアドレスレジスタ２
−８に転送したのち、回線制御回路２−１に対
し、データ受信要求（第４図ｉ）を出すもので
ある (2) データ受信 データを受信すると、回線制御回路２−１
は、１バイト毎にデータ受信報告（第４図ｊ）
をシーケンス制御回路２−３に行い、シーケン
ス制御回路２−３は、受信データを送信データ
レジスタ２−９に転送するものである。
は、メモリハントOK信号を受けると、データ
バス１−５上のデータを受信データレジスタ２
−７に取込み、送信データアドレスレジスタ２
−８に転送したのち、回線制御回路２−１に対
し、データ受信要求（第４図ｉ）を出すもので
ある (2) データ受信 データを受信すると、回線制御回路２−１
は、１バイト毎にデータ受信報告（第４図ｊ）
をシーケンス制御回路２−３に行い、シーケン
ス制御回路２−３は、受信データを送信データ
レジスタ２−９に転送するものである。
次に、既述のように送信タイミングφ1がON
になると、シーケンス制御回路２−３は、送信
データアドレスレジスタ２−８の内容をアドレ
スバス１−４に、また送信データレジスタ２−
９の内容をデータバス１−５に送出し、ライト
（書込み）要求（第４図ｌ）を行つたのち、回
線制御回路２−１には、データ受信要求を出す
ものである。
になると、シーケンス制御回路２−３は、送信
データアドレスレジスタ２−８の内容をアドレ
スバス１−４に、また送信データレジスタ２−
９の内容をデータバス１−５に送出し、ライト
（書込み）要求（第４図ｌ）を行つたのち、回
線制御回路２−１には、データ受信要求を出す
ものである。
また、受信データの１バイト目は、後述の第
３図に示すごとく出回線番号であり、その内容
は、方路選択レジスタ２−６にも格納される。
３図に示すごとく出回線番号であり、その内容
は、方路選択レジスタ２−６にも格納される。
(3) データ受信完了／出方路選択
回線制御回路２−１は、データの終りを検出
すると、データ受信完了報告（第４図ｋ）をシ
ーケンス制御回路２−３に行うものである。
すると、データ受信完了報告（第４図ｋ）をシ
ーケンス制御回路２−３に行うものである。
これを受けて、シーケンス制御回路２−３
は、送信データアドレス２−８の内容を送信デ
ータレジスタ２−９へ、また方路選択レジスタ
２−６の内容を送信データアドレスレジスタ２
−８に移し、ライト要求（第４図ｌ）を出すも
のである。
は、送信データアドレス２−８の内容を送信デ
ータレジスタ２−９へ、また方路選択レジスタ
２−６の内容を送信データアドレスレジスタ２
−８に移し、ライト要求（第４図ｌ）を出すも
のである。
しかして、方路選択レジスタ２−６の上位５
ビツトは、常に“１”にセツトされており、各
回線制御装置１−１には、Ｈ“F8”〜Ｈ“FF”
までのアドレスが割付けられていることから、
アドレスに応じて回線制御装置１−１のアドレ
ス受信回路２−２に起動がかかり、ハードキユ
ーに係る待合せキユーにデータバス１−５上の
メモリアドレスが取込まれる。すなわち、受信
データ中の出方路番号に対応する回線制御装置
のハードキユーに受信データ格納メモリのアド
レスが書込まれることにより出方路の選択が完
了する。さらに、ライトOK信号（第４図ｍ）
が返ると、シーケンス制御回路２−３は、メモ
リハント要求を行うものである。
ビツトは、常に“１”にセツトされており、各
回線制御装置１−１には、Ｈ“F8”〜Ｈ“FF”
までのアドレスが割付けられていることから、
アドレスに応じて回線制御装置１−１のアドレ
ス受信回路２−２に起動がかかり、ハードキユ
ーに係る待合せキユーにデータバス１−５上の
メモリアドレスが取込まれる。すなわち、受信
データ中の出方路番号に対応する回線制御装置
のハードキユーに受信データ格納メモリのアド
レスが書込まれることにより出方路の選択が完
了する。さらに、ライトOK信号（第４図ｍ）
が返ると、シーケンス制御回路２−３は、メモ
リハント要求を行うものである。
(4) データ送信
一方、アドレス受信回路２−２の待合せキユ
ーにアドレスが取込まれると、先頭のアドレス
が受信データアドレスレジスタ２−４に表示さ
れる。
ーにアドレスが取込まれると、先頭のアドレス
が受信データアドレスレジスタ２−４に表示さ
れる。
シーケンス制御回路２−３は、メモリ１−２
に対してリード要求（第５図ｋ）を行い、リー
ドOK（第５図ｉ）が返ると、受信データレジ
スタ２−７にデータを取込み、さらに、回線制
御回路２−３にデータ送信要求（第５図ｆ）を
出し、データを回線上に送出させる。
に対してリード要求（第５図ｋ）を行い、リー
ドOK（第５図ｉ）が返ると、受信データレジ
スタ２−７にデータを取込み、さらに、回線制
御回路２−３にデータ送信要求（第５図ｆ）を
出し、データを回線上に送出させる。
次いで、回線制御回路２−１は、データを送
出し終えると、データ送信完了（第５図ｇ）を
返し、シーケンス制御回路２−３は、再度、メ
モリリードを行うものである。
出し終えると、データ送信完了（第５図ｇ）を
返し、シーケンス制御回路２−３は、再度、メ
モリリードを行うものである。
(5) 最終データ送信
メモリ１−２は、データが無くなるとリード
完了（対５図ｊ）を報告するため、シーケンス
制御回路２−３は、メモリフリー要求（第５図
ｋ）を行い、アドレス受信回路２−２から、先
頭のアドレスを取出して受信データアドレスレ
ジスタ２−４に表示する。
完了（対５図ｊ）を報告するため、シーケンス
制御回路２−３は、メモリフリー要求（第５図
ｋ）を行い、アドレス受信回路２−２から、先
頭のアドレスを取出して受信データアドレスレ
ジスタ２−４に表示する。
以上の動作を、受信データが無くなるまで繰り
返すものである。
返すものである。
第３図は、データフオーマツトの一例を示すも
のであり、この例では、第１バイト目が出方路番
号となる。
のであり、この例では、第１バイト目が出方路番
号となる。
ここで、第３図において、Ｆ（フラグシーケン
ス）とＦとの間の、出方路番号からFCS（フレー
ムチエツクシーケンス）までのデータというの
は、パケツト交換機における１区切りのレベル手
順クラスのデータフオーマツトを示すものであ
る。
ス）とＦとの間の、出方路番号からFCS（フレー
ムチエツクシーケンス）までのデータというの
は、パケツト交換機における１区切りのレベル手
順クラスのデータフオーマツトを示すものであ
る。
本実施例によれば、簡単なシーケンス制御のみ
で、メモリアドレスが回線制御装置間を転送、す
なわち交換されることから、パケツトの交換が、
１サイクルで行われ、高スループツトが実現され
るものである。
で、メモリアドレスが回線制御装置間を転送、す
なわち交換されることから、パケツトの交換が、
１サイクルで行われ、高スループツトが実現され
るものである。
すなわち、従来、CPUでは、１パケツトの処
理に１ｍｓ程度かかつていたため、最大1000パケ
ツトのスループツトしか得られなかつた。
理に１ｍｓ程度かかつていたため、最大1000パケ
ツトのスループツトしか得られなかつた。
本実施例によれば、データに出回線番号を入れ
ることと回線制御装置間のデータの交換を、メモ
リアドレスの書込みのみで行うことから、メモリ
ライトと同等の時間で交換処理を行うことができ
るため、スループツトを高める効果がある。
ることと回線制御装置間のデータの交換を、メモ
リアドレスの書込みのみで行うことから、メモリ
ライトと同等の時間で交換処理を行うことができ
るため、スループツトを高める効果がある。
また、CPUによる処理であれば、シヨートパ
ケツトが処理能力以上に入力されると、入力パケ
ツトを処理できなくなるが、本実施例では、メモ
リアクセスサイクル内で交換が行われるため、
“バスのデータ転送速度＞回線のデータ転送速度
の総和”が成り立てば、パケツト長に関係なく交
換できるものである。
ケツトが処理能力以上に入力されると、入力パケ
ツトを処理できなくなるが、本実施例では、メモ
リアクセスサイクル内で交換が行われるため、
“バスのデータ転送速度＞回線のデータ転送速度
の総和”が成り立てば、パケツト長に関係なく交
換できるものである。
しかして、上記実施例に係るものは、中継交換
機に係るものであるが、本発明は、広くパケツト
交換機の構成として汎用的なものである。
機に係るものであるが、本発明は、広くパケツト
交換機の構成として汎用的なものである。
本発明によれば、高スループツトを実現できる
パケツト交換機を提供することができるもので、
すぐれた実用的効果を奏する発明ということがで
きる。
パケツト交換機を提供することができるもので、
すぐれた実用的効果を奏する発明ということがで
きる。
第１図は、本発明の一実施例に係るパケツト中
継交換機の全体構成図、第２図は、その接続をあ
わせて示す回線制御装置の構成図、第３図は、そ
のデータフオーマツトの例示図、第４図は、受信
動作のタイムチヤート図、第５図は、送信動作の
タイムチヤート図である。 １−１……回線制御装置、１−２……メモリ、
１−３……バス使用権制御回路、１−４……アド
レスバス、１−５……データバス、１−６……制
御バス、２−１……回線制御回路、２−２……ア
ドレス受信回路、２−３……シーケンス制御回
路、２−４……受信データアドレスレジスタ、２
−５……送受信タイミング発生回路、２−６……
方路選択レジスタ、２−７……受信データレジス
タ、２−８……送信データアドレスレジスタ、２
−９……送信データレジスタ。
継交換機の全体構成図、第２図は、その接続をあ
わせて示す回線制御装置の構成図、第３図は、そ
のデータフオーマツトの例示図、第４図は、受信
動作のタイムチヤート図、第５図は、送信動作の
タイムチヤート図である。 １−１……回線制御装置、１−２……メモリ、
１−３……バス使用権制御回路、１−４……アド
レスバス、１−５……データバス、１−６……制
御バス、２−１……回線制御回路、２−２……ア
ドレス受信回路、２−３……シーケンス制御回
路、２−４……受信データアドレスレジスタ、２
−５……送受信タイミング発生回路、２−６……
方路選択レジスタ、２−７……受信データレジス
タ、２−８……送信データアドレスレジスタ、２
−９……送信データレジスタ。
Claims (1)
- １ 伝送回線を制御する複数の回線制御装置と、
受信データを一時蓄積するようにした共通メモリ
と、バスの使用権を順次、上記回線制御装置に付
与するバス使用権制御回路とを備え、バスの使用
権を得た回線制御装置が、上記受信データの格納
メモリアドレスを当該受信パケツト内のアドレス
の情報に対応する回線制御装置のキユーバツフア
に書込むことによつて、データの交換を行いうる
ように構成したことを特徴とするパケツト交換
機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135864A JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135864A JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028344A JPS6028344A (ja) | 1985-02-13 |
| JPH0133981B2 true JPH0133981B2 (ja) | 1989-07-17 |
Family
ID=15161543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135864A Granted JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028344A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3290875B2 (ja) | 1995-12-22 | 2002-06-10 | シャープ株式会社 | 電子写真感光体、並びに、ビスアゾ化合物、中間体及びビスアゾ化合物の製造方法 |
-
1983
- 1983-07-27 JP JP58135864A patent/JPS6028344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028344A (ja) | 1985-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6513085B1 (en) | Link/transaction layer controller with integral microcontroller emulation | |
| US7567590B2 (en) | Asynchronous data pipe for automatically managing asynchronous data transfers between an application and a bus structure | |
| EP0156580A2 (en) | Data transmission system | |
| JPH08116348A (ja) | 高速通信装置 | |
| JPH0821013B2 (ja) | ダイレクトメモリアクセスオ−ダ競合制御方式 | |
| JPH0133981B2 (ja) | ||
| JP2001202345A (ja) | 並列プロセッサ | |
| JPH0831877B2 (ja) | パケツトスイツチ | |
| JP2953362B2 (ja) | Ｌａｎのスイッチング装置 | |
| JP3455841B2 (ja) | スイッチング装置 | |
| JP2003289315A (ja) | パケット転送装置およびパケット転送方法 | |
| KR100198789B1 (ko) | 수신 연결망 인터페이스의 구조 | |
| JPH09326779A (ja) | 通信制御装置及び通信制御システム | |
| US7177997B2 (en) | Communication bus system | |
| JPH0567055A (ja) | 外部バスを複数有するマルチプロセツサシステム | |
| JPH0477158A (ja) | 受信時刻記録回路 | |
| CN111008164A (zh) | 一种基于存储映射类总线的节点间多缓存式通信方法 | |
| JPS63287143A (ja) | 送信バッファ制御方式 | |
| JPH04331535A (ja) | データ転送制御装置 | |
| JP2004054419A (ja) | ノード間トランザクション処理装置 | |
| JPS59207763A (ja) | デ−タ伝送回線のル−プ式全二重通信方式 | |
| JPS6165649A (ja) | 通信制御方式 | |
| JPS62221238A (ja) | パケツト転送処理装置 | |
| JPS6113845A (ja) | 通信制御装置 | |
| JPS63222549A (ja) | 受信バツフア管理装置 |