JP3455841B2 - スイッチング装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はＬＡＮ（ローカルエ
リアネットワーク）等で使用するスイッチングハブ装置
のスイッチング装置又はスイッチングエレメントに関す
る。 【０００２】 【従来の技術】ＩＥＥＥ８０２．３に代表されるＣＳＭ
Ａ／ＣＤ（Carrier Sense Multiple Access / Collison
Detection）方式であり、一般にイーサネット（登録商
標）と称されるＬＡＮにおいて、スター型接続形態（ト
ポロジー）を構成する集線装置（以下ハブという）、特
にスイッチングハブ装置には、スイッチング装置が使用
されている。 【０００３】斯るスイッチング装置の従来例として、特
開平９−２８４３０７号公報に開示される「スイッチ構
成法」がある。 【０００４】この従来のスイッチング装置は、ｎ×ｎの
単位スイッチを用いて、ｎｘｎより小規模なスイッチを
構成することを特徴としている。また、同公報にはｎｘ
ｎより大規模なスイッチを構成するための空間分割スイ
ッチの技術や、スイッチ容量の大規模化を図る一般的な
技術として、ＬＳＩ等のデバイスが扱う信号をバラレル
展開する技術と、パラレル展開数が大きくデバイスの入
出力端子数が不足する場合または処理回路規模がデバイ
スの規模より大きい場合には、ビットスライス構成によ
って複数のデバイスで処理するという技術を開示してい
る。 【０００５】先ず、本発明の理解を容易にする為に、従
来の共有バッファ方式のスイッチングハブ装置及びその
スイッチング装置を図１４及び図１５を参照して簡単に
説明する。 【０００６】図１４を参照して、共有バッファ方式のス
イッチング・ハブ装置の全体の構成及び動作を説明す
る。共有バッファ方式のスイッチング・ハブ装置（１１
００）は、ポート＃０（１１１１）、ポート＃１（１１
１２）、ポート＃２（１１１３）・・・、ポート＃ｎ
（１１１４）にそれぞれＬＡＮ回線を収容する。各々の
ポートから受信されたパケットデータは、送受信制御部
（１１０２）で、パラレル信号に変換され、パラレル信
号のバス（１１２０）を介して、スイッチングエレメン
ト（１１０１）に渡される。スイッチングエレメント
（１１０１）は回線から受信したパケットデータをすべ
て、共有メモリ（１１０３）に一旦格納する。送信する
場合は、スイッチングエレメント（１１０１）が自ら記
憶してあるメモリの番地を使って、共有メモリ（１１０
３）から格納してあったパケットデータを読み出し、パ
ラレル信号のバス（１１２０）を介して、送受信制御部
（１１０２）に送り、該当ポートからＬＡＮ回線に送信
される。 【０００７】次に、図１５を参照して、スイッチング装
置の構成及び動作を説明する。先に説明した、送受信制
御部（図１１の１１０２）とのインタフェースであるパ
ラレル信号のバス（図１１の１１２０）は、複数の受信
ポート（１２１１、１２１２、１２１３・・・、１２１
４）単位で、１つの受信データバス（１２２０）として
スイッチング装置（１２０１）に入力される。また、複
数の送信ポート（１２１５、１２１６、１２１７・・
・、１２１８）単位で１つの送信データバス（１２２
１）として、スイッチング装置（１２０１）から出力さ
れる。 【０００８】図１５では受信データバス（１２２０）及
び送信データバス（１２２１）が、それぞれ各１の場合
であるが、それぞれ複数である場合もある。また、受信
データバスおよび送信データバスが同一バスであっても
よい。共有メモリ（１２０２）との接続は、メモリの番
地を示すアドレスバス（１２３０）とデータバス（１２
３１）からなる。 【０００９】スイッチング装置（１２０１）は、共有メ
モリ（１２０２）上の空きバッファの番地を管理してい
る、空きバッファ管理回路部（１２０４）と、送信すべ
きパケットの順序を、送信ポート単位に、共有メモリ
（１２０２）に格納されているバッファの番地として管
理する、送信バッファ管理回路部（１２０５）をそれぞ
れ有している。スイッチング装置（１２０１）は、受信
データバス（１２２０）からパケットデータを受信した
場合、空きバッファ管理回路部（１２０４）から、格納
できるバッファのアドレスを得て、共有メモリ（１２０
２）にパケットデータを格納する。これと同時に、その
バッファアドレスの情報を送信バッファ管理回路部（１
２０５）に送り、送信すべきポートの送信バッファの待
ち行列に登録される。また、送信側では、この待ち行列
に従い、共有メモリ（１２０２）からパケットを読み出
し、送信データバス（１２２１）に出力する。この時、
読み出しに使用したパケットのバッファアドレスは、空
きバッファ管理回路部（１２０４）に返還され、別の受
信データを格納する際に再度使用される。 【００１０】以上から、共有メモリ方式の場合は、送信
バッファ管理回路部（１２０５）において、共有メモリ
上の何処に格納されたパケットデータでも読み出せる必
要がある。これは、空きバッファ管理回路部（１２０
４）と送信バッファ管理回路部（１２０５）が管理でき
るメモリエリアが、共に同じである必要がある。また、
アドレス情報をお互いにやり取りする必要がある。 【００１１】 【発明が解決しようとする課題】上述した理由で、従来
のスイッチング装置にあっては、これらバッファ管理部
を一元化していた。この一元化が必要な制御部が存在す
る為に、共有メモリ方式のスイッチング装置の場合に
は、ビットスライス構成によって複数のデバイスに分解
できないという問題があった。 【００１２】また、別の問題は、共有バッファ方式のス
イッチング装置の場合、上記従来の技術であるような、
ＬＳＩ等のデバイスが扱う信号をバラレル展開する技術
で大規模化を行ったとき、パラレル展開数が大きくデバ
イスの入出力端子数が不足するか、または処理回路規模
がデバイスの規模より大きい場合に有効な、ビットスラ
イス構成が取れないため、大規模な構成のスイッチング
・ハブ装置が実現できないことである。 【００１３】そこで、本発明の目的は、ビットスライス
構成により実施可能にするスイッチング装置を提供する
ことにある。 【００１４】 【課題を解決するための手段】前述の課題を解決するた
め、本発明によるスイッチング装置は、次のような特徴
的な構成を採用している。 【００１５】（１）ローカルエリアネットワーク等の共
通メモリと送受信制御部間に配置され、回線から受信し
たパケットデータを前記共通メモリに格納し、又は格納
されたパケットデータを前記共通メモリから読み出すス
イッチング装置において、送信すべきパケットデータの
順番を前記共有メモリのバッファアドレスとして管理す
る送信バッファ管理回路と、 ビットスライスされた各々
の受信データバスに対応して設けられ、前記受信データ
バスを介して受信したデータのうち送信ポート情報は前
記送信バッファ管理回路に転送し、パケットデータは前
記共有メモリに転送する受信データバス制御回路と、 ビ
ットスライスされた各々の送信データバスに対応して設
けられ、前記共有メモリから読み出したパケットデータ
を送信データバスに転送する送信データバス制御回路
と、 キュー方式の空きバッファ管理回路と、 キュー方式
の送信バッファ管理回路と、 受信したパケットデータを
前記共有メモリに格納する時の空きバッファアドレスを
管理する空きバッファ管理回路と、 前記各受信データバ
ス制御回路の動作を監視し、前記空きバッファ管理回路
に対してデキュー動作のタイミングの指示と、前記送信
バッファ管理回路に対してエンキュー動作のタイミング
の指示を行う受信動作モニタ回路と、 前記各送信データ
バス制御回路の動作を監視し、前記空きバッファ管理回
路に対してエンキュー動作のタイミングの指示と、前記
送信バッファ管理回路に対してデキュー動作のタイミン
グの指示を行う送信動作モニタ回路と、 タイムスロット
を必要な回路に提供するタイムスロット発生回路と、 を
備えて成るスイッチング装置。 【００１６】 【００１７】 【００１８】 【００１９】 【００２０】 【発明の実施の形態】以下、本発明のスイッチング装置
の好適実施形態例及びその関連装置の構成及び動作を添
付図、特に図1乃至図13を参照して詳細に説明する。 【００２１】先ず、図1は、本発明のスイッチング装置
を使用するスイッチングハブ装置６００及びそれに接続
される複数のＬＡＮセグメント（図1中には６１１〜６
１４の４個のみ示す）を有するシステム構成図である。
このネットワークにつき簡単に説明する。 【００２２】スイッチング・ハブ装置６００は、複数の
ＬＡＮセグメント６１１−６１４を集線接続し、スター
型のＬＡＮトポロジーを構成する。ここで想定するＬＡ
Ｎとは、ＩＥＥＥ８０２．３に代表される、ＣＳＭＡ／
ＣＤ（Ｃａｒｒｉｅｒ Ｓｅｎｓｅ Ｍｕｌｔｉｐｌｅ
Ａｃｃｅｓｓ／Ｃｏｌｉｓｉｏｎ Ｄｅｔｅｃｔｉｏ
ｎ）方式の、通常イーサネットと称されるＬＡＮで、１
０Ｍｂｐｓや１００Ｍｂｐｓや１０００Ｍｂｐｓの全二
重もしくは半二重の通信速度を持つ。 【００２３】次に、ＬＡＮセグメント６１１−６１４に
ついて説明する。これらＬＡＮセグメント６１１−６１
４は、伝送路と１０Ｍｂｐｓや１００Ｍｂｐｓや１００
０Ｍｂｐｓの通信帯域を共有する単位とする。ＬＡＮセ
グメント６１１、６１３、および６１４は、スイッチン
グ機能を持たない、単純なリピータ機能を有する集線装
置（単にリピータ・ハブという）６２１、６２３及び６
２４で、各端末がやはりスター型に接続された構成であ
る。また、ＬＡＮセグメント６１４で示すように、リピ
ータ・ハブ６２１、６２３、６２４の機能によっては、
一部ブランチ型に端末を接続する事も可能な場合があ
る。いずれにせよ、これらリピータ・ハブにより構成さ
れた１つのセグメント内においては、ＣＳＭＡ／ＣＤの
方式に従って、各セグメント６１１−６１４内の全端末
及びスイッチング・ハブ装置６００のポートで、伝送路
および通信帯域を共有する半二重通信である。 【００２４】他方、ＬＡＮセグメント６１２は、サーバ
装置６２２への接続によく見られる形態で、リピータ・
ハブを用いず、スイッチング・ハブ装置６００のポート
に対し、１対１の接続で、全二重の通信が可能である。 【００２５】図３にＬＡＮ上で通信されるパケットのフ
レームフォーマットの一例を示す。ＤＡ（Ｄｅｓｔｉｎ
ａｔｉｏｎ−Ａｄｄｒｅｓｓ）は宛先アドレス情報であ
る。ＳＡ（Ｓｏｕｒｃｅ Ａｄｄｒｅｓｓ）は発信元ア
ドレス情報である。 【００２６】スイッチング・ハブ装置６００は、このフ
レームフォーマットを持つパケットデータを、１つのＬ
ＡＮセグメント（例えば、６１１）から受信し、ＤＡ情
報を元にして、別のＬＡＮセグメント（例えば、６１
２）に対して、そのパケットデータを転送する、スイッ
チング動作を実現する装置である。 【００２７】次に、図２を参照して図１のスイッチング
・ハブ装置６００の構成について詳細に説明する。 【００２８】ＬＡＮセグメントに接続される部分をポー
トと呼び、通常は８〜３２個程度のポート数を有する。
図２のスイッチング・ハブ装置６００の場合はポート＃
０〜ポート＃ｆの合計１６ポートである。 【００２９】４個のポートの送受信制御回路７１１−７
１４は、１つもしくは複数のポート単位に存在し、通常
１つのデバイスとネットワークのアドレス情報を格納す
る制御メモリで構成される。図２の例では、４本のポー
ト単位で、送受信制御回路は存在する。接続されたＬＡ
Ｎの回線に対し、パケットデータの送受信動作を実現す
る。主な処理は、シリアルデータで通信されるＬＡＮ回
線と、パラレル処理する装置内部のデータバスとの間
の、データのシリアル／パラレル変換処理と、受信した
パケットに含まれる宛先情報を解析し、送信先ポートを
決定する処理である。 【００３０】共有メモリ７２０は、ＳＲＡＭ（スタティ
ックＲＡＭ）もしくはＤＲＡＭ（ダイナミックＲＡＭ）
のメモリデバイスで構成され、パケットデータを一時的
に保持する。パケットデータは、予め仕切られたパケッ
トバッファと呼ぶスペースに格納される。パケットバッ
ファの番地（アドレス）はスイッチング装置が持つキュ
ー方式のバッファ管理回路によって管理される。 【００３１】４個のスイッチング装置７０１−７０４
は、１つのデバイスとバッファ管理を行う制御メモリ
（キューメモリ）で構成される。送受信制御回路７１１
−７１４とは、パラレル展開された送受信データバス７
５１−７５４で接続される。その接続の形態は、送受信
データバスのビット幅をｔｘｋビットとし、スイッチン
グ装置７０１−７０４のデバイスの数を４とした場合、
ｔビット単位でビットスライスされた、ｔビット幅を持
つ送受信データバス７４１−７４４が、４個あるスイッ
チング装置７０１−７０４に接続される。 【００３２】共有メモリ７２０との接続は、スイッチン
グ装置７０１−７０４が、各々独自に共有メモリ７６１
−７６４に共有メモリデータバス７３１−７３４で行な
われる。つまり、共有メモリデータバス７３１−７３４
も４等分にビットスライスされている。 【００３３】次に、図４を参照して、本発明のスイッチ
ング装置の好適実施形態について詳細に説明する。 【００３４】本発明のスイッチング装置１００は、ｔビ
ットにビットスライスされた受信データバスがｎ本（図
４の例では、４本）と、同じくｔビットにビットスライ
スされた送信データバスがｎ本（図４の例では、１５４
−１５７の４本）で、１本の受信データバスもしくは送
信データバスで、ｍ本のＬＡＮ回線に接続されたポート
を収容し、スイッチングエレメント全体で、ｍｘｎ本の
ポート本数を収容する構成である。 【００３５】受信データバス制御回路１０１−１０４
は、各々の受信データバス１５０−１５３に対応して、
ｔビット単位で存在する。受信データバスを介して受信
したデータのうち、送信ポート情報１３３は送信バッフ
ァ管理回路（図４の１１３）に転送する。パケットデー
タは共有メモリに転送する。 【００３６】送信データバス制御回路１０５−１０８
は、各々の送信データバス（図４の１５４−１５７）に
対応して、ｔビット単位で存在する。共有メモリからパ
ケットデータを読み出し、送信データバスに転送する。 【００３７】受信動作モニタ回路１０９は、各受信デー
タバス制御回路１０１−１０４の動作を監視し、キュー
方式の空きバッファ管理回路１１２に対して、デキュー
動作のタイミングの指示と、同じくキュー方式の送信バ
ッファ管理回路１１３に対して、エンキュー動作のタイ
ミングの指示を行う。 【００３８】送信動作モニタ回路１１１は、各受信デー
タバス制御回路１０５−１０８の動作を監視し、キュー
方式の空きバッファ管理回路１１２に対して、エンキュ
ー動作のタイミングの指示と、同じくキュー方式の送信
バッファ管理回路１１３に対して、デキュー動作のタイ
ミングの指示を行う。 【００３９】空きバッファ管理回路１１２は、受信した
パケットデータを共有メモリに格納する時の空きバッフ
ァアドレスを管理する。管理の方式はキュー方式で、制
御メモリを利用し、バッファアドレス自体を、その制御
メモリ上にチェーンさせることで、キュー構造を実現す
る。 【００４０】また、送信バッファ管理回路１１３は、送
信すべきパケットデータの順番を共有メモリのバッファ
アドレスとして管理する。管理の方式はキュー方式で、
制御メモリを利用し、バッファアドレス自体を、その制
御メモリ上にチェーンさせることで、キュー構造を実現
する。 【００４１】タイムスロット発生回路１１０は、通常フ
リーランのカウンタで実現される。各々の制御回路に動
作すべきタイムスロットを提供する。 【００４２】次に、図４のスイッチング装置１００の動
作について説明する。まず、図２を参照して、本発明の
スイッチング装置１００を使用するスイッチング・ハブ
装置６００の動作について詳細に説明する。 【００４３】ポートでシリアルデータとして受信したパ
ケットデータは、送受信制御部（例えば、７１１）で、
シリアル／パラレル変換処理され、受信データバスに出
力される。その際、送受信制御部７１１は、受信したパ
ケットに含まれる宛先情報を解析し、送信先のポートを
決定する処理を行い、受信データバスに出力するパケッ
トデータの先頭に送信先ポート情報を付加する。 【００４４】送信先ポート情報はビットスライスされ、
分割されたバス単位に同一の内容が付加される。複数存
在するスイッチング装置７０１−７０４の各々は、その
送信先ポート情報を見て、自デバイスで管理すべき送信
パケットかどうかの判断を行う。また、パケットデータ
に対しては、受信の場合、自デバイスが接続されたビッ
トスライス位置の受信データバスを介して送られれきた
データを、自デバイスが接続する共有メモリ７２０に格
納する。 【００４５】送信の際も同様で、自デバイスが接続する
共有メモリ７２０から読み出したデータを、送信データ
バスの自デバイスが接続されたビットスライス位置の送
信データバスに出力する。 【００４６】次に、図４を参照して、本発明のスイッチ
ング装置の動作について詳細に説明する。まず、受信側
動作から説明する。 【００４７】スイッチング装置１００は、受信データバ
ス１５０−１５３のいずれか１つ、もしくは複数から、
各々に対応する同期タイミング信号１６０−１６３に基
づき、該当する受信データバス制御回路１０１−１０４
が送信ポート情報を含むパケットデータを受信する。パ
ケットデータの先頭に付加されている、送信ポート情報
１３３は送信バッファ管理回路１１３に転送する。パケ
ットデータ１３１は、共有メモリに格納するが、受信デ
ータバスに対応して、自デバイスがマスタ動作の時と、
スレーブ動作の時で、動作が異なる。 【００４８】受信動作モニタ回路１０９は、自デバイス
がマスタ動作すべき受信動作であるかの判断を、各受信
データバスの同期タイミング信号１６０−１６３と、デ
バイスの位置情報１８０をデコードすることで判断す
る。もし、マスタ動作であった場合、受信動作モニタ回
路１０９は、空きバッファ管理回路１１２に対して、空
きバッファアドレスの出力要求１７０を出す。これを受
けて空きバッファ管理回路１１２は、空きバッファアド
レスを１つ生成する。 【００４９】空きバッファ管理回路１１２は、デバイス
の位置情報１８０とタイムスロット信号１３０に従い、
そのバッファアドレス１３４を共有メモリ・アドレスバ
ス１２０に出力する。パケットデータを受信した受信デ
ータバス制御回路も同様に、デバイスの位置情報１８０
とタイムスロット信号１３０に従い、パケットデータ１
３１を共有メモリ・データバス１２１に出力して、受信
パケットを共有メモリに書き込む。 【００５０】もし、スレーブ動作であった場合、受信動
作モニタ回路１０９は、空きバッファアドレスの出力要
求１７０は出さず、共有メモリのアドレスバス１２０は
ドライブされない。他のマスタ動作を行うスイッチング
装置１００が共有メモリのアドレスバス１２０をドライ
ブすることになる。パケットデータを受信した受信デー
タバス制御回路１０１−１０４は、デバイスの位置情報
１８０とタイムスロット信号１３０とに従い、パケット
データ１３１を、共有メモリデータバス１２１に出力す
る動作のみ行う。他のマスタ動作を行うスイッチング装
置が共有メモリに書き込みの動作を行うことになる。 【００５１】空きバッファ管理回路１１２及び各々の受
信データバス制御回路１０１−１０４は、タイムスロッ
ト発生回路１１０が発生したタイムスロット信号１３０
から、自制御回路の動作タイムスロットを知り動作する
ことで、共有メモリをアクセスする動作の競合制御を行
う。 【００５２】空きバッファ管理回路１１２は、１つ空き
バッファアドレスを使用した場合、次の受信に備え、空
きバッファキューの先頭からバッファアドレスをデキュ
ーしておく。デキューの動作は、空きバッファ管理回路
１１２が保持している空きバッファキューの先頭のポイ
ンタ１４０をキューメモリのアドレス１２２とし、キュ
ーメモリのデータ１２３を読み出すことで、空きバッフ
ァキューの先頭のバッファアドレス１４３を得る。 【００５３】また、受信動作モニタ回路１０９は、受信
動作が有ったことを各受信データバスの同期タイミング
信号１６０−１６３から判断し、送信バッファ管理回路
１１３に対して、送信バッファ管理要求１７１を出す。 【００５４】これを受けて送信バッファ管理回路１１３
は、先に渡された送信ポート情報１３３と、デバイスの
位置情報１８０をデコードする事で、自デバイスが管理
すべき送信ポート宛であるかの判断をする。 【００５５】もし、管理対象の送信ポート宛パケットデ
ータであった場合、デバイスの位置情報１８０とタイム
スロット信号１３０に従い、共有メモリ・アドレスバス
１２０に出力されたバッファアドレス１３５を入力し、
そのバッファアドレス１３５）を送信バッファキューの
最後にエンキューする。 【００５６】エンキューの動作は、送信バッファ管理回
路１１３が保持しているポート単位の送信バッファキュ
ーの最後尾ポインタ１４１をキューメモリのアドレス１
２２とし、モニタしたバッファアドレス（１４２）をキ
ューメモリのデータ１２３として、キューメモリに書き
込む。もし、管理対象の送信ポート宛パケットデータで
無かった場合、無視し、エンキュー動作も行わない。 【００５７】次に、送信側動作を説明する。送信バッフ
ァ管理回路１１３は、送信ポート単位に保持して有る、
送信ポート単位のバッファキューの先頭ポインタと最後
尾ポインタの関係から、送信すべきパケットデータが存
在していることを判断する。送信バッファ管理回路１１
３は、デバイスの位置情報１８０とタイムスロット信号
１３０とに従い、先頭ポインタを、バッファアドレス１
３７として、共有メモリ・アドレスバス１２０に出力
し、パケットデータを読み出す。 【００５８】マスタ動作をする送信データバス制御回路
（例えば、１０５）は共有メモリから読み出した送信パ
ケットデータ１３２を対応する送信データバス（例え
ば、１５４）に出力する。また、同時に、他のスレーブ
動作を行うデバイスに対して、送信データバスの同期タ
イミング信号（例えば、１６４）を出力する。 【００５９】スレーブ動作をする送信データバス制御回
路（例えば、１０６、１０７、１０８）は、他のマスタ
動作を行うデバイスから渡された、送信データバスの同
期タイミング信号（例えば、１６５−１６７）に従い、
共有メモリデータバス（１２１）上のデータを送信パケ
ットデータ１３２として入力し、対応する送信データバ
ス（例えば、１５５−１５７）に出力する。 【００６０】送信動作モニタ回路１１１は、各送信デー
タバスの同期タイミング信号１６４−１６７から、送信
動作が行われ、バッファが解放されたことを通知するた
めに、空きバッファ管理回路１１２に対して、バッファ
解放指示１７２を出す。 【００６１】これを受けて、空きバッファ管理回路１１
２は、共有メモリ・アドレスバス（１２０）に出力され
たバッファアドレス１３６を入力する。そのアドレスの
一部のビットと、デバイスの位置情報１８０をデコード
することで、自空きバッファ管理回路１１２で生成した
アドレスであるか判断する。 【００６２】もし、自空きバッファ管理回路１１２で生
成したアドレスであった場合、そのバッファアドレス１
３６を空きバッファキューの最後にエンキューする。こ
のエンキューの動作は、空きバッファ管理回路１１２が
保持している空きバッファキューの最後尾ポインタ１４
０をキューメモリのアドレス１２２とし、モニタしたバ
ッファアドレス１４３をキューメモリのデータ１２３と
して、キューメモリに書き込むことにより行なう。も
し、自空きバッファ管理回路１１２で生成したアドレス
で無かった場合、無視し、エンキュー動作も行わない。 【００６３】送信バッファ管理回路１１３は、１つのポ
ートに対して、１つの送信を完了した後も、送信バッフ
ァキューが存在する場合、次の送信に備え、バッファキ
ューの先頭からバッファアドレスをデキューしておく。
このデキューの動作は、送信バッファ管理回路１１３
が、送信ポート単位に保持している、送信バッファキュ
ーの先頭のポインタ１４１をキューメモリのアドレス１
２２とし、キューメモリのデータ１２３を読み出すこと
で、送信バッファキューの先頭のバッファアドレス１４
２を得る。 【００６４】ここで、図４の例では、送信受信データバ
ス１５０-１５３及び１５４−１５７は、送信、受信で
別々の、それぞれ半二重バスとする。４本の３２ビット
受信データバスからそれぞれビットスライスされた１本
の８ビット受信データバスを計４本入力する構成であ
る。同様に、４本の３２ビット送信データバスからそれ
ぞれビットスライスした１本の８ビット送信データバス
を計４本出力する構成である。 【００６５】スイッチング装置１００は、先に構成説明
したスイッチング装置＃０の位置に相当するデバイスを
例にしている。よって、受信データバス＃０に対してマ
スタ動作を提供する。また、管理する送信バッファキュ
ーは、送信データバス＃０配下の、ポート＃０〜ポート
＃３に対して存在する。 【００６６】図５は本発明による４個のスイッチング装
置４０１−４０４の相互接続図である。共有メモリ４０
９のアドレスは、マルチドロップ形式のバス構成で、各
スイッチング装置４０１−４０４のいずれか、マスタ動
作するスイッチング装置が出力し、また、全スイッチン
グ装置が入力する構成である。共有メモリ４０９の読み
出しと書き込みを制御する信号も、このアドレスバスと
同様の構成である。送受信データバスの同期タイミング
信号４５０−４５７も同様にマルチドロップ形式のバス
構成で、マスタ動作を提供するスイッチング装置が出力
し、スレーブ動作を行うスイッチング装置が入力する構
成である。 【００６７】次に、本発明のスイッチング装置の動作を
図６〜図８を参照して詳細に説明する。まず、図６を参
照して、受信データバス上で転送されるパケットデータ
の形式を説明する。横の４本の列８０１−８０４は８ビ
ット単位にビットスライスされた受信データバスで、各
々８ビット幅を持つ。縦の行８１１、８１２、８１３・
・・は、受信データバス１ワードを表し、上の行８１１
のワードから順に転送される。行番号８１１のワード
は、送受信制御回路部により付加された、送信先のポー
トを示す送信先ポート情報（ＲＨ）である。送信先ポー
ト情報（ＲＨ）は、ビットスライスされた受信データバ
スすべてに付加することで、すべてのスイッチングエレ
メントが受信できる。行番号８１２以降はポートから受
信した、Ｄ００、Ｄ０１、Ｄ０２、Ｄ０３、Ｄ０４・・
・のバイト順序を持つパケットデータで、バイト単位に
ビットスライスされ、各スイッチングエレメントに転送
される。 【００６８】次に、図７及び図８を参照して、送受信デ
ータバスのハンドシェイク動作を説明する。この例で示
した信号は、８ビットでビットスライスされた送受信デ
ータバスの単位である。図８は、受信データバスのハン
ドシェイクを示すタイムチャートである。 【００６９】マスタ動作を行うスイッチング装置は、こ
こに存在するハンドシェイク信号とは別の手段で、ポー
トからの受信データの存在を知り、どのポートのデータ
を読み込むのかを決定し、そのポートを選択するアドレ
ス情報（ＲＸ＿ＡＤＤ）と、ストローブ信号（ＲＸ＿Ｓ
ＴＢ）を出力し、ハンドシェイクを開始する。この、ス
トローブ信号（ＲＸ＿ＳＴＢ）が受信データバスの同期
タイミング信号の一部となる。 【００７０】実データは８ビットのデータ（ＲＸＤＡＴ
Ａ）でハンドシェイクされ、その８ビットのバイトが有
効バイトであることを表す情報ビット（ＲＸＤＡＴＡ＿
Ｖ）と、データの正当性を受信側で検証するためのパリ
ティピット（ＲＸＤＡＴＡ＿Ｐ）が各１ビット存在す
る。 【００７１】同様に、図７は送信データバスのハンドシ
ェイクを示すタイムチャートである。マスタ動作を行う
スイッチング装置は、ここに存在するハンドシェイク信
号とは別の手段で、各ポートの送信可能状態を知り、ど
のポートにデータを出力するのかを決定する。次にスト
ローブ信号（ＴＸ＿ＳＴＢ）を出力し、ハンドシェイク
を開始する。この、ストローブ信号（ＴＸ＿ＳＴＢ）が
送信データバスの同期タイミング信号の一部となる。送
信の場合、ポートを選択するアドレス情報は、８ビット
のデータ（ＴＸＤＡＴＡ）バスを使用し、実データをハ
ンドシェイクする前に、先頭で伝送する。また、８ビッ
トのバイトが有効バイトであることを表す情報ビット
（ＴＸＤＡＴＡ＿Ｖ）と、データの正当性をバスの受信
側で検証するためのパリティピット（ＴＸＤＡＴＡ＿
Ｐ）が各１ビット存在する。 【００７２】次に、キュー方式のバッファ管理の動作に
ついて、図９及び図１０を引用して詳細に説明する。図
１０は共有メモリ上で、パケットデータが格納されるイ
メージを示す。 【００７３】この例では、８バイト単位にビットスライ
スされた共有メモリが４つで１ワードを構成し、１２８
バイトを１つのバッファの単位とし、そのバッファの番
地は、それぞれ番地ａ、番地ｂ、番地ｃのワードアドレ
スの構成である例である。 【００７４】図９の例は、これらのバッファがそれぞ
れ、番地ａ、番地ｂ、番地ｃ、・・・番地ｅの順に、キ
ューに格納されている状態を表す（２０３）。スイッチ
ング装置のデバイス内の空きバッファ管理部もしくはポ
ート単位に存在する送信バッファ管理部２０１では、キ
ューメモリ２０２に存在するバッファキューの先頭のポ
インタ２１１と最後尾のポインタ２１２のみ保持する。 【００７５】本発明のスイッチング装置では、このキュ
ーのポインタをバッファアドレスに直接対応させる。こ
れにより、キューメモリ２０２をアクセスする際のポイ
ンタ（キューメモリのアドレス）がバッファアドレスに
も対応する。つまり、先頭のポインタ２１１は、キュー
に登録された先頭のバッファアドレス（番地ａ）で、先
頭のポインタ（番地ａ）が示す、キューメモリの番地
に、２番目のバッファアドレス（番地ｂ）が格納されて
いる。 【００７６】キューに登録された先頭のバッファアドレ
ス（番地ａ）を取り出すデキュー動作を説明する。ま
ず、先頭のポインタ２１１の内容を直接空きバッファア
ドレスもしくは送信バッファアドレスとして使用する。
このため高速にバッファアドレスの生成が行える。続い
て、共有メモリのアクセスを行っている間に、今使用し
た先頭のポインタ２１１をキューメモリのアドレスとし
て使用し、次のバッファアドレスを読み出し、この値
で、先頭のポインタ２１１を更新する。 【００７７】キューの最後に、新たにバッファアドレス
を登録する、エンキュー動作を説明する。まず、最後尾
のポインタ２１２をキューメモリのアドレスとして使用
し、登録すべきバッファアドレスをそこに書き込む。ま
た、この値で、最後尾ポインタ２１２を更新する。 【００７８】次に、共有メモリのアクセスを行う際のタ
イムスロットに関して図１１を引用して詳細に説明す
る。この例では、４つの受信データバスに対応した受信
パケットデータの格納動作と、４つの送信データバス対
応した送信パケットデータの読み出し動作の、合計８つ
の、共有メモリに対するスイッチング装置のマスタ動作
が存在する。よって、３ビットの常時動作（フリーラ
ン）カウンタにより８値を発生し、８つのマスタ動作の
タイムスロットに割り当てる。図１１の例では、カウン
タの値＝０００ｂの場合、受信データバス＃０のマスタ
動作となる。 【００７９】次に、本発明のスイッチング装置を使用す
るスイッチング・ハブ装置の他の実施の形態について、
図１２を参照して説明する。この例で説明したスイッチ
ング装置１４０１を２デバイスの構成で使用した、スイ
ッチング・ハブ装置１４００の例である。 【００８０】スイッチング・ハブ装置１４００は、ポー
ト＃０〜ポート＃７の合計８ポートを収容する。ポート
＃０〜ポート＃３、ポート＃４〜ポート＃７の各４ポー
トが、それぞれ＃０送受信制御部１４１１、＃２送受信
制御部１４１３の２つに対応する。 【００８１】＃０、＃２スイッチング装置１４０１、１
４０３の２デバイス構成で、各スイッチング装置１４０
１、１４０２は、それぞれ同一容量の共有メモリ１４６
１、１４６３を持つ、また、同様に、それぞれ同一容量
のキューメモリ１４７１、１４７３を持つ。 【００８２】各送受信データバス１４５１、１４５３
は、それぞれ３２ビットのデータ幅を持つ。このバス幅
を、４等分にビットスライスする。ビットスライスされ
た送受信データバス１４４１−１４４４のビット幅はそ
れぞれ８ビットの構成である。 【００８３】ビットスライスされた送信受信データバス
１４４１−１４４４を２本束ねて、１つのスイッチング
装置と接続する。＃０スイッチング装置１４０１は、＃
０送信受信データバス１４５１に対してマスタ動作を提
供する。＃２スイッチング装置１４０３は、＃２送信受
信データバス１４５３に対してマスタ動作を提供する。 【００８４】図４の実施形態例に対応させて説明する。
スイッチング装置（図４の１００）は、先に構成説明し
た＃０スイッチング装置の位置に相当するデバイスを例
にしている。第１の実施形態と異なり、この実施例の場
合、＃１受信データバス制御回路１０２及び＃１送信デ
ータバス制御回路１０６には、＃０受信データバス及び
＃０送信データバスの、第２番目のビットスライスバス
（図１２の１４４２）を接続する。 【００８５】＃０送信受信データバス制御回路１０１、
１０５と＃１送信受信データバス制御回路１０２、１０
６をグループ化し、１６ビットのビットスライスバスに
対応した形となる。このとき、スイッチング装置１００
は、第１番目のビットスライスバス（図１２の１４４
１）を接続した＃０受信データバス制御回路１０１及び
＃０送信データバス１０５がマスタ動作する。第２番目
のビットスライスバス（図１２の１４４２）を接続した
＃１受信データバス制御回路１０２及び＃１送信データ
バス制御回路１０６はスレーブ動作させる。 【００８６】共有メモリのアクセスを行う際のタイムス
ロットに関しては、図１１の２−１の場合に相当する。
共有メモリに対するスイッチング装置のマスタ動作は４
であるため、タイムスロット信号の上位２ビット（もし
くは単に２ビット）により、４つのマスタ動作のタイム
スロットに割り当てる。図１１の例では、カウンタの値
＝０００ｂ、００１の場合、＃０受信データバスのマス
タ動作となる。 【００８７】以上から明らかな如く、ビットスライス幅
をスイッチング装置の構成数に合わせることが可能で、
スイッチング装置の最大構成より小さい構成での使用が
可能である。更に、本発明の変形例として、図１３に示
すような形態が存在する。これら実施例で説明したスイ
ッチング装置１５０１を１デバイスの構成で使用した、
スイッチング・ハブ装置である。このスイッチング・ハ
ブ装置１５００は、ポート＃０〜ポート＃３の合計４ポ
ートを収容する。＃０送受信制御部１５１１も先の例と
同様である。＃０スイッチングエレメント１５０１は、
１デバイス構成で、共有メモリ１５６１とキューメモリ
１５７１を持つ。 【００８８】送受信データバス１５５１は、３２ビット
のデータ幅を持つ。このバス幅を、４等分にビットスラ
イスする。ビットスライスされた送受信データバス１５
４１−１５４４のビット幅はそれぞれ８ビットの構成で
ある。 【００８９】ビットスライスされた送受信データバス１
５４１−１５４４を４本束ねて、１つのスイッチング装
置と接続する。図４の実施形態例に対応させて説明した
場合、スイッチング装置１００は、＃０受信データバス
制御回路１０１及び＃０送信データバス制御回路１０５
に対してのみマスタ動作する。他の＃１〜＃３受信デー
タバス制御回路１０２〜１０４及び＃１〜＃３送信デー
タバス制御回路１０６〜１０８に対してはスレーブ動作
させる。 【００９０】共有メモリのアクセスを行う際のタイムス
ロットも、図１１の２−２の場合に相当する。共有メモ
リに対するスイッチング装置のマスタ動作は２であるた
め、タイムスロット信号の上位１ビット（もしくは単に
１ビット）により、２つのマスタ動作のタイムスロット
に割り当てる。図１１の例では、カウンタの値＝０００
ｂ〜０１１の場合、＃０受信データバスのマスタ動作と
なる。８ビット単位のビットスライスバスを４本束ねて
１本のバスにグループ化することで、スイッチング装置
を１デバイスでも使用可能にできる。 【００９１】以上、本発明のスイッチング装置の好適実
施形態例及びその使用例（スイッチングハブ装置）の構
成及び動作を説明した。しかし、これらの例は、本発明
の単なる例示にすぎず、種々の変形及び変更が可能であ
る。 【００９２】 【発明の効果】上述の説明から理解される如く、本発明
のスイッチング装置によると、共有バッファ方式の同一
のスイッチング装置を使用して、小規模（小容量）から
大規模（大容量）構成のスイッチングハブ装置が容易に
実現できる。その理由は、スイッチング装置が処理する
データのパラレル展開数を大きくすることで大規模化を
実現する技術において、デバイスの入出力端子数の不足
に対しては、処理するデータのビット幅をビットスライ
ス構成により、複数のデバイスで処理する。また、従来
中央１箇所に存在するべきキュー方式のバッファ管理部
を、ビットスライス構成によって複数のデバイスに分解
した場合も、その分割に対応させ、キュー方式のバッフ
ァ管理部を同様に分散させたからである。

【図面の簡単な説明】 【図１】本発明のスイッチング装置を使用するネットワ
ークの構成図である。 【図２】図１のネットワークのスイッチングハブ装置の
構成を示すブロック図である。 【図３】図１のネットワークの通信に使用されるパケッ
トデータのフォーマットである。 【図４】本発明のスイッチング装置の好適実施形態例の
ブロック図である。 【図５】本発明によるスイッチング装置を複数個接続し
た構成図である。 【図６】本発明のスイッチング装置に入出力されるデー
タの構成図である。 【図７】本発明のスイッチング装置から出力されるデー
タのハンドシェイクタイミングを示す図である。 【図８】本発明のスイッチング装置に入力されるデータ
のハンドシェイクタイミングを示す図である。 【図９】本発明のスイッチング装置のバッファポインタ
のキュウ管理を示す構成図である。 【図１０】バッファメモリに格納されるデータの構成図
である。 【図１１】本発明の動作を説明するタイムスロットの例
を示すタイミングチャートである。 【図１２】本発明のスイッチング装置を使用するスイッ
チングハブ装置の別の例の構成図である。 【図１３】本発明のスイッチング装置を使用する更に他
のスイッチングハブ装置の構成図である。 【図１４】従来の共有バッファ方式のスイッチングハブ
装置の機能構成図である。 【図１５】図１４の従来の共有バッファ方式のスイッチ
ングハブ装置のスイッチング装置の機能構成図である。 【符号の説明】 １００ スイッチング装置 １５０〜１５３ ビットスライスされた受信デー
タバス １０１〜１０４ 受信データバス制御回路 １０５〜１０８ 送信データバス制御回路 １５４〜１５７ ビットスライスされた送信デー
タバス １０９ 受信動作モニタ回路 １１０ タイムスロット発生回路 １１１ 送信動作モニタ回路 １１２ 空きバッファ管理回路 １１３ 送信バッファ管理回路 ７２０ 共通メモリ ７１１〜７１４ 送受信制御部

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】ローカルエリアネットワーク等の共通メモ
   リと送受信制御部間に配置され、回線から受信したパケ
   ットデータを前記共通メモリに格納し、又は格納された
   パケットデータを前記共通メモリから読み出すスイッチ
   ング装置において、送信すべきパケットデータの順番を前記共有メモリのバ
   ッファアドレスとして管理する送信バッファ管理回路
   と、 ビットスライスされた各々の受信データバスに対応して
   設けられ、前記受信データバスを介して受信したデータ
   のうち送信ポート情報は前記送信バッファ管理回路に転
   送し、パケットデータは前記共有メモリに転送する受信
   データバス制御回路と、 ビットスライスされた各々の送信データバスに対応して
   設けられ、前記共有メモリから読み出したパケットデー
   タを送信データバスに転送する送信データバス制御回路
   と、 キュー方式の空きバッファ管理回路と、 キュー方式の送信バッファ管理回路と、 受信したパケットデータを前記共有メモリに格納する時
   の空きバッファアドレスを管理する空きバッファ管理回
   路と、 前記各受信データバス制御回路の動作を監視し、前記空
   きバッファ管理回路に対してデキュー動作のタイミング
   の指示と、前記送信バッファ管理回路に対してエンキュ
   ー動作のタイミングの指示を行う受信動作モニタ回路
   と、 前記各送信データバス制御回路の動作を監視し、前記空
   きバッファ管理回路に対してエンキュー動作のタイミン
   グの指示と、前記送信バッファ管理回路に対してデキュ
   ー動作のタイミングの指示を行う送信動作モニタ回路
   と、 タイムスロットを必要な回路に提供するタイムスロット
   発生回路と、 を備えて成る ことを特徴とするスイッチング装置。