JP4040762B2

JP4040762B2 - 媒体アクセスコントローラからのパケットデータを伝送するための方法および装置

Info

Publication number: JP4040762B2
Application number: JP22796998A
Authority: JP
Inventors: シャシャンク・シィ・マーチャント; モハン・ブイ・カルクンテ; ゴパール・クリシュナ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1997-12-05
Filing date: 1998-08-12
Publication date: 2008-01-30
Anticipated expiration: 2018-08-12
Also published as: GB2332128B; JPH11187051A; GB2332128A; GB9813761D0; US6081523A

Description

【０００１】
【発明の背景】
技術分野
この発明は、高速ネットワーク上のパケットデータの伝送に関し、より特定的には、媒体アクセス制御（ＭＡＣ）層からのデータを少なくとも１ギガビット／秒のデータレートで動作する全二重ネットワークの物理層上に伝送するための方法およびシステムに関する。ここに開示する実施例は、ネットワーク接続されたコンピュータおよびネットワーク制御システムに適用が可能である。
【０００２】
背景技術
ローカルエリアネットワークは、ネットワークケーブルまたは他の媒体を使用してネットワーク上のステーションをリンクする。ローカルエリアネットワークの各アーキテクチャは、データパケットをネットワーク媒体上で伝送するために物理層のトランシーバに送信する、媒体アクセス制御（ＭＡＣ）を使用する。
【０００３】
イーサネット（Ethernet）プロトコルＩＳＯ／ＩＥＣ８８０２−３（１９９３年版、ＡＮＳＩ／ＩＥＥＥ規格８０２．３）は、すべてのステーションが平等にネットワークチャネルにアクセスすることを可能にする、半二重媒体アクセス機構を規定する。この半二重機構は典型的に、１０ＭＢ／秒または１００ＭＢ／秒のいずれかで動作する。イーサネットネットワークのためには、全二重環境もまた提案されており、これがＩＥＥＥ８０２．３ｘ、フロー制御を有する全二重−作業草案（Full-Duplex with Flow Control - Working Draft ）（０．３）と呼ばれる。全二重環境は、たとえば１００ＭＢ／秒の交換ハブを用いて、２つのネットワークのステーション間に双方向のポイントツーポイント通信リンクを提供し、それにより、２つのステーションが、互いの間でイーサネットデータパケットを、衝突なしに同時に送受信することが可能となる。
【０００４】
ＩＥＥＥ８０２．３ｚタスクフォース（Task Force）は現在、共用（すなわち半二重）および全二重のギガビットイーサネットの動作のための規格を規定している。この規格は、媒体アクセス制御（ＭＡＣ）層、調停層、ギガビット−媒体独立型インタフェース（ＧＭＩＩ）、および、提案されたネットワークの物理層（ＰＨＹ）を実現する物理媒体依存型下位層について説明するものである。提案されるネットワークは、半二重モードでは１ギガビット／秒のデータレートで動作しかつ全二重モードでは２ギガビット／秒のデータレートで動作することが可能な、イーサネットリンクをユーザが実現できるようにするものである。
【０００５】
現時点において、高速イーサネット規格は、高速イーサネットＭＡＣ層のデバイスを高速イーサネットデバイスに接続するのに使用される媒体独立型インタフェース（ＭＩＩ）について説明しており、これは、ユーザが、半二重では１００ＭＢ／秒で、かつ全二重では２００ＭＢ／秒で動作するイーサネットリンクを実現することができるようにする。
【０００６】
しかし、２００ＭＢ／秒を超過しかつ１ギガビット／秒より低いデータレートの範囲内で動作するイーサネットリンクをユーザが実現するための手段は、現時点においては存在しない。また、ギガビット伝送レートの物理データリンクを実現する試みは、非常に高くつく。なぜなら、現時点において最高水準の技術では、ギガビットデータレートの伝送に銅製のリンクを使用することができず、したがって、ギガビットデータレートでのデータの伝送には、光ファイバのみが使用され得るためである。
【０００７】
ギガビット伝送レートを提供する物理層のデータリンクを実現するための一構成が、１９９７年８月１５日に出願された、「媒体アクセスコントローラからの高速パケットデータを複数の物理リンクを介して伝送するための装置（“ARRANGEMENT FOR TRANSMITTING HIGH SPEED PACKET DATA FROM A MEDIA ACCESS CONTROLLER ACROSS NULTIPLE PHYSICAL LINKS ”）」と題された、共通に譲渡された同時係属中の出願連続番号第０８／９１２，２３５号（代理人書類番号１０３３−２９２）に開示されている。この開示された装置は、媒体アクセスコントローラと物理層との間の修正された調停層を用いて、媒体アクセスコントローラからのパケットデータの少なくとも一部分を複数の媒体インタフェースリンク上へと伝送する。複数の媒体インタフェースリンクを使用するため、異なるシリアルデータストリームを複数の媒体インタフェースリンク上で同時に伝送することによって、コストを節約してより高速のデータ伝送レートを実現することが可能であり、したがってデータレートを有効に高めることが可能である。
【０００８】
【発明の概要】
複数の物理リンクにわたる高速パケットデータの負荷分散を可能にするのに必要な実装機能を特に識別する、構成が必要である。
【０００９】
複数の媒体インタフェースリンクにわたる高速パケットデータの負荷分散を実現するのに必要なアーキテクチャを特定する構成もまた必要である。
【００１０】
これらおよび他の必要な構成は、この発明によって達成される。ここで、高速媒体アクセスコントローラから受取られたパケットデータは、セグメントとして複数層のリンク上を伝送され、各セグメントは、所定の出力プロトコルに従って対応の物理層リンクに出力される。
【００１１】
この発明の一局面に従えば、発信ネットワークノードの媒体アクセスコントローラから出力されたパケットデータを宛先ネットワークノードに転送する方法は、複数の第１の媒体インタフェースリンクを構築するステップを含み、それら複数の第１の媒体インタフェースリンクの各々は宛先ネットワークノードと通信するそれぞれの媒体インタフェースリンクへとデータを第１のデータレートで伝送するよう構成され、さらに、媒体アクセスコントローラからのパケットデータを媒体インタフェースによって、第２の媒体インタフェースを介して、上記第１のデータレートよりも高速の第２のデータレートで受取るステップと、媒体インタフェースから受取ったパケットデータのセグメントを、上記第１のデータレートにかつ所定の出力プロトコルに従ってそれらセグメントの各々を第１の媒体インタフェースリンクのうち対応する１つのリンクに伝送することによって、第１の媒体インタフェースリンク上に伝送するステップとを含む。媒体アクセスコントローラから受取ったパケットデータのセグメントを低速データレートで媒体インタフェースリンク上に伝送することにより、複数の媒体インタフェースリンク間の負荷分散が可能となり、さらに、パケットデータのセグメントを複数の低速の伝送経路に沿って均等に分散することにより、高速媒体アクセスコントローラからのパケットデータの伝送を経済的に行なうことができるようになる。
【００１２】
この発明の別の局面に従えば、媒体アクセスコントローラから受取られたパケットデータを第１の伝送レートで伝送するための装置が提供される。この装置は、媒体アクセスコントローラからの、パケットデータの開始を示すプリアンブルを検出するよう構成されたプリアンブル検出器と、受取ったパケットデータを記憶するよう構成された伝送バッファと、伝送バッファ内に記憶されたパケットデータのセグメントを複数の媒体インタフェースリンクに対して第１の伝送レートよりも低速である第２の伝送レートでかつ所定の出力プロトコルに従って出力するよう構成された媒体インタフェースコントローラとを含む。媒体インタフェースコントローラは、所定の出力プロトコルに従って、高速データを複数の低速の媒体インタフェースリンクに沿って伝送できるようにし、さらに、受信機が複数の伝送経路から受取った伝送されてきたセグメントからオリジナルの高速データパケットを再収集することができるようにする。プリアンブル発生器はまた、その受信機が確実に媒体インタフェースリンクの各々と同期できるようにして、個々のリンク上において誤り検査を必要とすることなく、データセグメントの各々が正確に受取られるようにする。
【００１３】
この発明のさらなる目的、利点および新規な特徴は、その一部を以下に詳細に説明するが、他の部分については、当業者が以下の説明を検討することにより明らかになるかまたは、この発明を実施することにより理解されるであろう。この発明の目的および利点は、添付の請求の範囲に特に指摘した手段および組合せにより、実現かつ達成することが可能である。
【００１４】
なお、添付の図面が参照されるが、図中、同じ参照符号は同じ構成要素を示している。
【００１５】
【発明を実現するためのベストモード】
ここに開示する実施例は、複数の１００ＭＢ／ｓＰＨＹ技術を使用して、ギガビットネットワークの媒体の実現を可能にする。１００ＭＢ／ｓＰＨＹ技術は容易に入手可能でありかつ経済性に優れているため、１００ＭＢ／ｓリンクは、より高い帯域幅およびより良いサービスオプションの品質を必要とする応用において、安価でありかつトランスペアレントな解決策を提供することができる。さらに、スケーラブルリンクはユーザアプリケーション、システムおよびデバイスドライバに対してトランスペアレントであるため、ユーザは、ここに開示した媒体インタフェースおよび対応の物理層を、技術的に可能となればすぐにでもギガビットに適合する実装に単に置換することによって、最大ギガビット速度へとシームレスに移行することが可能である。
【００１６】
開示した構成は、既存の１００ＭＢ／ｓ物理層（ＰＨＹ）技術を使用して、２００ＭＢ／ｓからギガビットレートまでの２００ＭＢ／ｓ間隔のスケーラブルな速度を有する、イーサネットリンクの実装に向けられる。開示した実施例は、ギガビットＭＡＣからパケットデータを受取り、そのパケットデータをセグメントに分割して、パケットデータのセグメントを１００ＭＢ／ｓで動作する複数の物理層デバイスへと選択的に出力する。複数のリンクを使用することで、異なるセグメントを並列に伝送することができ、それにより実効データレートが高められる。たとえば、１０個の１００ＭＢ／ｓ物理リンクを使用して、１つの仮想ＧＢ／ｓリンクを生成することができる。
【００１７】
図１は、この発明の一実施例に従って、１００ＭＢ／ｓデータリンクを使用してギガビット伝送レートを提供するために、複数の層のリンクを使用することについて説明したブロック図である。各ネットワークノード１２は、プロトコル層、デバイスドライバ（図示せず）、および、ＩＥＥＥ８０２．３ｚワーキンググループによって提案されるギガビットイーサネット規格に適合するギガビットＭＡＣ（ＧＭＡＣ）コア１６を有するギガビット媒体アクセス制御（ＧＭＡＣ）層１４を含む。各ネットワークノード１２はまた、包括的媒体インタフェースとも呼ばれる特別な調停層１８を含み、これは、ギガビットＭＡＣ１６への媒体インタフェースリンク１９とインタフェースをとり、かつ、複数の１００ＭＢ／ｓ媒体インタフェースリンク２２₀、２２₁、２２₂…、２２_nを提供する少なくとも１つの１００ＭＢ／ｓ物理層（ＰＨＹ）デバイス２０からおよびそれへの、複数の１００ＭＢ／ｓ媒体インタフェースリンク２１を介したトラフィックの、分散、多重化、多重分離および集積に必要とされるサービス機能を提供する。図１に示すように、特別な調停層１８およびＧＭＡＣ層１４は、ＩＥＥＥ８０２．３ｚに適合するデータパケットをたとえば媒体インタフェースリンク１９を介して１２５ＭＢ／ｓでバイト単位で送受信するための、ギガビット速度媒体独立型インタフェース（ＧＭＩＩ）２４を含む。
【００１８】
ＧＭＡＣ１６は、ＩＥＥＥ８０２．３プロトコルに従った、データフレームとも呼ばれるデータパケットを生成する。ＧＭＡＣ１６はその後、プリアンブルと、（ソースおよび宛先アドレス、付加的なＶＬＡＮタグ、パケットの種類／長さを含む）ヘッダと、ペイロードデータと、巡回冗長検査（ＣＲＣ）フィールドとを含むそのデータパケットを、ＧＭＩＩインタフェース２４を介して調停層１８（すなわち、媒体インタフェース）へと出力する。調停層１８は、ＧＭＩＩインタフェース２４からデータパケットをギガビットデータレートで受取るよう構成されかつ受取ったパケットデータのセグメントを媒体インタフェースリンク２２₀〜２２_n上に伝送するために各セグメントを媒体インタフェースリンク２２のうち対応する１つのリンクに伝送するよう構成された、仮想ギガビット層２６を含む。特定的には、仮想ギガビット層はＧＭＩＩインタフェース２４から受取ったパケットデータを分割し、各セグメントを図１にｎＭＩＩ２８として集合的に示される複数の媒体独立型インタフェース（ＭＩＩ）のうちの１つに出力する。当該技術分野において理解されるように、ＭＩＩ２８の各々は対応する媒体インタフェースリンク２１を介した物理層デバイス２０への１００ＭＢ／ｓ全二重接続を提供して、対応する物理層リンク２２にわたる伝送および受信を可能にする。物理層デバイス２０は、必要に応じて、１００ＢＡＳＥ−ＴＸ、１００ＢＡＳＥ−Ｔ４、または１００ＢＡＳＥ−ＦＸのいずれの種類であってもよい。
【００１９】
以下により詳細に示すように、仮想ギガビット層（ＶＧＬ）２６は、ＧＭＡＣ１６からＧＭＩＩ２４を介してギガビットレートで受取られたデータパケットを、１００ＭＢ／ｓ媒体インタフェースリンク２２を介して転送することができるようにする。これは具体的には、受取ったデータパケットを各々が所定の長さを有するセグメントに分割し、かつ、各データセグメントを対応の媒体インタフェースリンク２１に結合された選択されたＭＩＩ２８上に出力することにより、１００ＭＢ／ｓ媒体インタフェースリンク２２のうち対応する１つのリンク上で伝送できるようにする。後に詳細に述べるように、ＶＧＬ２６は、宛先媒体インタフェースとも呼ばれる宛先調停層１８ｂが確実に媒体インタフェースリンク２２の各々と同期することができ、かつ、受取ったセグメントを適切なシーケンスで再収集して有効なギガビットデータフレームをＧＭＡＣ１６ｂに出力できるようにする適切な信号を提供する。
【００２０】
図２は、この発明の一実施例に従った図１に示す仮想ギガビット層２６ａのうちの１つを、詳細に示すブロック図である。図２に示すように、ＶＧＬ２６ａは、ＧＭＡＣ１６ａからＧＭＩＩ２４を介して受取られる、ギガビットデータレートのパケットデータの開始を示すプリアンブルを検出し、かつ、媒体インタフェースリンク２１ａから受取ったデータパケットに対するプリアンブルをＧＭＡＣ１６ａに伝送するためにギガビットデータレートで生成するよう構成された、プリアンブル検出および生成回路３０を含む。ＶＧＬ２６ａはまた、ＧＭＩＩ制御回路３２、ＭＩＩ伝送バッファ３４、ＭＩＩ制御３６、複数の１００ＭＢ／ｓプリアンブル検出および生成回路３８、複数の巡回冗長検査（ＣＲＣ）チェッカ／生成回路４０、ならびに、ＧＭＩＩ２４と複数の１００ＭＢ／ｓのＭＩＩリンク２８との間に管理データクロック（ＭＤＣ）および管理データ（ＭＤＩＯ）を供給するよう構成された管理集中ロジック４２を含む。ＶＧＬ２６はまた、ＭＩＩ２８から受取られてＧＭＩＩ２４に出力されるべきデータのためのＭＩＩ受信バッファ４４を含む。
【００２１】
図２に示すように、ＧＭＡＣ１６ａによって出力された伝送パケットデータは、ギガビット媒体インタフェースリンク１９ａを通じて、ＧＭＩＩ２４を介してＶＧＬ２６ａによって受信される。プリアンブル検出／生成回路３０は、ＧＭＩＩインタフェース２４上でギガビットパケット上のプリアンブルを検出し、ＶＧＬ２６ａがＧＭＡＣ１６ａと同期しかつそのプリアンブルに続くパケットデータの受信を開始することができるようにする。プリアンブルの検出に応答して、ＧＭＩＩ制御３２はそのプリアンブルを取り除いて（プリアンブルとヘッダとペイロードデータとＣＲＣフィールドとを含む）パケットデータをＭＩＩ伝送バッファ３４へと送り出す。伝送バッファ３４および受信バッファ４４は、好ましくは、ＧＭＩＩ制御３２およびＭＩＩ制御３６内のアドレス制御ロジックに応答するＳＲＡＭデバイスとして実装される。特定的には、ＧＭＩＩ制御３２は、ギガビットパケットデータを先入れ先出し（ＦＩＦＯ）記憶シーケンスに従って伝送バッファ３４内へと書込む、アドレス制御ロジックを含む。
【００２２】
ＭＩＩ制御３６は、伝送バッファ３４内に記憶されたデータへのランダムアクセスを可能にする、個別のアドレス指定制御ロジックを有する。特定的には、ＭＩＩ制御３６は、パケットデータの第１のニブル（すなわち４ビット）を記憶する開始アドレスに基づいて、パケットデータの第１の部分を出力する。後に詳細に示すように、ＭＩＩ制御３６は伝送バッファ３４に選択的にアクセスして、伝送バッファ３４内に記憶されたパケットデータのセグメントを得る。ここに開示した実施例に従えば、１セグメントは連続するデータの少なくとも４ビット（すなわち、１ニブル）であるが、これより大きいセグメントのサイズを使用することも可能である。ＭＩＩ制御３６は、識別されたセグメントを得て、そのセグメントをＭＩＩのうち選択された１つのＭＩＩ２８_iへと出力する。これについては以下に詳細に記載する。このように、ＭＩＩコントローラ３６は、伝送バッファ３４内に記憶された受取ったパケットデータのセグメントが１００ＭＢ／ｓ媒体インタフェース２１ａ上に伝送されるように、セグメントの伝送を制御する。具体的には、各セグメントを対応のＭＩＩ２８_iに対して伝送して、対応する媒体インタフェースリンク２１ａ_iおよび対応する物理層リンク２２_iへと伝送されるようにする。
【００２３】
さらに、ＭＩＩ制御３６は、ＭＩＩ２８_iの各々上でのプリアンブルの開始および生成を制御し、それにより、宛先ＶＧＬ２６ｂが媒体インタフェースリンク２２および対応の１００ＭＢ／ｓ媒体インタフェースリンク２１ｂと同期し、かつ、受取ったセグメントをデータパケットへと再収集することができるようにする。特定的には、ＭＩＩ制御３６は、プリアンブル検出／生成回路３８_iの各々が、対応のＭＩＩ２８_i上への第１のセグメントの出力に先行するプリアンブルおよび開始フレームデリミタを生成するようにする。
【００２４】
選択可能な付加的な特徴の１つに、ＭＩＩリンク２８のうち選択された１つのリンクおよび対応する物理層リンク２２に沿って伝送される複数のデータセグメントのために、１００ＭＢ／ｓＣＲＣフィールドを生成することがある。たとえば、図３および図４のＭＩＩ２８₀には、リンクステータスおよび／またはリンクの完全性を判定する目的で、ニブルＮ０、Ｎ４、およびＮ８の連続するストリームに基づいて生成されたＣＲＣフィールドがアペンドされてもよい。受信（宛先）ＶＧＬ２６ｂにおける相補的ＣＲＣチェッカ４０はその後、生成されたＣＲＣフィールドを復号化して、対応の媒体インタフェースリンク２１ｂ_iおよび物理層リンク２２_iが信頼できる接続を提供するかどうかを判定することが可能である。
【００２５】
ＭＩＩ制御３６はまた、ＭＩＩ受信バッファ４４内に受取られたセグメントの適切な連続シーケンスでの復元を、アドレス指定制御ロジックを使用して受取ったセグメントを他の受取ったセグメントに対して適切なメモリ位置内に書込むことにより制御して、ＧＭＡＣ１６によって伝送されたオリジナルのデータパケットをギガビットパケットとして再収集することができるようにする。ギガビットパケットが再収集されかつ（たとえばしきい値ｔ_Rを基準として）受信バッファ４４内に少なくとも予め定められた最小数のバイトが記憶されると、ＧＭＩＩコントローラ３２によって、プリアンブル検出／生成回路３０がプリアンブルをＧＭＩＩインタフェース２４上に、対応のＧＭＡＣ１６ａへと出力し、それに続いて、受信バッファ３４からの再収集されたデータバッファがＧＭＩＩ２４を介してＧＭＡＣ１６へと伝送される。
【００２６】
図３および図４は、データパケットセグメントをそれぞれの媒体インタフェースリンク２２上で伝送するために、それぞれのＭＩＩ２８を介して媒体インタフェースリンク２１に伝送するようＭＩＩ制御３６によって使用される、代替的な出力プロトコルを示すタイミング図である。図３は、媒体インタフェースコントローラ３６が予め定められたリンク順に従って、第１の連続したセグメントのグループをそれぞれのＭＩＩに（およびその後にはそれぞれの媒体インタフェースリンクに）同時に伝送する、出力プロトコルを示す。具体的には、ＭＩＩ制御３６は、伝送バッファ３４内に最小数のバイトが検出されると、制御信号を生成して、プリアンブル検出／生成回路３８がそれぞれのＭＩＩ上に、事象５０における２５ＭＨｚクロック信号と同時にかつそれと同期してプリアンブル信号を生成するようにする。当該技術分野において理解されるように、各プリアンブル生成回路３８は、７バイトのプリアンブルを生成し、これに、対応のＭＩＩ２８_i上の１バイトの開始フレームデリミタが続き、さらにデータがこれに続く。
【００２７】
プリアンブルおよび開始フレームデリミタの最初の８バイトの伝送に続いて、ＭＩＩ制御３６は、事象５２におけるクロックサイクル「１」中に、それぞれのＭＩＩ２８（かつしたがってそれぞれの媒体インタフェースリンク２２）に対して、同時に、第１の連続するセグメントのグループを出力する。たとえば、ＭＩＩ制御はＭＩＩ２８₀、２８₁、２８₂、および２８₃のそれぞれ上に、連続するセグメントＮ０、Ｎ１、Ｎ２、およびＮ３を同時に出力する。図３の構成に従えば、ＶＧＬ２６ａのＭＩＩ制御３６およびＶＧＬ２６ｂの対応するＭＩＩ制御３６は、所定の出力プロトコルに従って、パケットデータの第１のセグメントが識別された第１のＭＩＩ２８₀上に出力され、その後の連続するパケット（たとえば、Ｎ１、Ｎ２、およびＮ３）が、所定のリンク順ＭＩＩ２８₀、ＭＩＩ２８₁、ＭＩＩ２８₂、ＭＩＩ２８₃等に従って、後続のＭＩＩ（たとえば、２８₁、２８₂、および２８₃）上に同時に供給されるように、動作する。したがって、図３の出力プロトコルは、宛先ＶＧＬ２６がプリアンブルの検出時に、媒体インタフェースリンク２２および対応のＭＩＩ２８の各々に同期することができるようにする。さらに、図３のプロトコルは、所定の条件を確立する。すなわち、受信ＭＩＩコントローラ３６は、適切なセグメントのシーケンス（Ｎ０、Ｎ１、Ｎ２、Ｎ３、等）が、物理層のリンク２２₀、２２₁、２２₂および２２₃をそれぞれ介してＭＩＩインタフェース２８₀、２８₁、２８₂、２８₃によって伝送されるようにする。
【００２８】
第１の連続するセグメントのグループの伝送に続いて、伝送側のＭＩＩ制御３６は、次に、事象５４における次のクロックサイクル「２」における、第２の連続するセグメントのグループ（たとえば、Ｎ４、Ｎ５、Ｎ６、およびＮ７）の同時伝送を制御する。このように、受信ステーションのＭＩＩ制御３６は、データパケットをギガビットＭＡＣ層に伝送するために再収集できるように、各セグメントを受取りかつ適切なセグメントの連続シーケンスで記憶することが可能である。
【００２９】
図３に示すように、ＭＩＩ２８₀は、プリアンブルで開始するデータストリームを出力する。このデータストリームはプリアンブルに続いて、複数のデータセグメント（たとえば、Ｎ０、Ｎ４等）と、さらに、対応のプリアンブルに続いてＭＩＩリンク２８₀上に出力されるセグメントに基づいて対応のＣＲＣチェッカ生成回路４０₀によって生成される、ＣＲＣフィールドとを含む。したがって、ＣＲＣフィールド５６は、ギガビットＭＡＣ層におけるＧＭＡＣ１６によって使用されるＣＲＣフィールドとは別個に、ＶＧＬ２６がリンク２２および２８のうちの選択された１つのリンクの性能を監視することができるようにする。
【００３０】
図４は、代替的な出力プロトコルを示すタイミング図であって、ここで、ＭＩＩ制御３６は、第１の連続するセグメントのグループ内の各セグメントを順に、先行するセグメントに続いて、予め定められた間隔で、各対応の物理層のリンク上に出力する。たとえば、ＭＩＩ制御３６は、２５ＭＨｚＭＩＩクロックの立上がりエッジに対応して、事象６０において第１のセグメント（Ｎ０）を出力する。図示しないが、図４に示すＭＩＩインタフェースの各々は、対応する第１のデータセグメントの直前に生成されたプリアンブルおよび開始フレームデリミタを有するものと仮定する。次のセグメント（Ｎ１）は、ＭＩＩ制御３６によって、１クロックサイクル後に事象６２において、ＭＩＩ２８₁上へと出力される。このとき、ＭＩＩ制御３６は同時に、第２の連続するグループからの第１のセグメント（Ｎ４）をＭＩＩ２８₀上に出力する。
【００３１】
このように、ＭＩＩ制御３６は、遅延オフセット出力プロトコルを提供して、第１の連続するグループの各セグメント（Ｎ０、Ｎ１、Ｎ２、およびＮ３）を、好ましくは１クロックサイクルである予め定められた遅延に続いて、対応するＭＩＩ_iへと連続して出力できるようにする。したがって、セグメントＮ０、Ｎ１、Ｎ２、およびＮ３は、ＭＩＩコントローラによって、クロックサイクル０、１、２、および３で、それぞれ、ＭＩＩ２８₀、２８₁、２８₂、および２８₃上に出力される。図４のこの構成によって、各リンク上の遅延オフセットに基づいて、どのＭＩＩ２８（かつしたがってどの物理層のリンク２２）が第１のセグメントを伝送するかを、宛先ステーションが独立して決定することができるという利点が提供される。ただし、受取ったセグメントを適切なシーケンスにマッピングするには、付加的なバッファリング容量が必要である。したがって、図４の構成によれば、媒体インタフェース１８ａおよび１８ｂがリンク障害に自動的に適合することができるようになる。
【００３２】
ここに開示した実施例に従えば、ギガビット媒体インタフェースリンクから複数の１００ＭＢ／ｓ媒体インタフェースリンク上へとパケットデータのセグメントを伝送するので、複数の低速のデータ経路に沿ってパケットデータのセグメントを均等に分散することによって、高速の媒体アクセスコントローラからのパケットデータの伝送を経済的に行なうことができるようになる。さらに、セグメントを使用することで、複数の伝送経路間でトラフィック負荷が均等に分散されるようになる。加えて、ソース媒体インタフェースと宛先媒体インタフェースとの間で所定の出力プロトコルを使用するため、宛先ステーションにおけるセグメントを再収集してオリジナルのデータパケットを復元することができるようになる。
【００３３】
ここに開示した実施例は、ＧＭＩＩに適合するＰＨＹインタフェースを使用するものとして説明したが、ＩＥＥＥ８０２．３ｚは、ＧＭＡＣがＧＭＩＩに適合するＰＨＹまたは８Ｂ／１０Ｂに適合するＰＨＹのいずれかに接続することが可能であると指定している。ここで、８Ｂ／１０Ｂの符号化は、ＭＡＣにおいてなされる。開示したＶＧＬ２６は、ＧＭＡＣ１６からの符号化された伝送データを伝送バッファ３４内に記憶するのに先立って８Ｂ／１０Ｂで復号化し、受信データを受信バッファ４４からＧＭＡＣ１６へと出力するのに先立って８Ｂ／１０Ｂで符号化し、さらに、ＧＭＩＩインタフェース２４を適切な８Ｂ／１０Ｂインタフェースに置き換えることによって、８Ｂ／１０Ｂプロトコルのために修正することが可能である。したがって、この発明は、代替的な８Ｂ／１０Ｂプロトコルの使用も包含するものである。
以上にこの発明を、現時点において最も実用的でありかつ好ましいと考えられる実施例に関して説明したが、この発明が開示の実施例に限定されるものと考えられるべきではなく、前掲の請求の範囲および精神内に含まれる種々の修正案および等価の構成を網羅するものと意図されると考えられるべきである。
【図面の簡単な説明】
【図１】この発明の一実施例に従った、パケットデータを高速データネットワーク上で伝送させるための構成を示すブロック図である。
【図２】この発明の一実施例に従った、媒体アクセスコントローラからのデータを多数の媒体インタフェースリンクへと転送するための仮想ギガビット層を詳細に示すブロック図である。
【図３】それぞれの媒体インタフェースリンク上でパケットデータのセグメントを伝送するための代替的な出力プロトコルを示すタイミング図である。
【図４】それぞれの媒体インタフェースリンク上でパケットデータのセグメントを伝送するための代替的な出力プロトコルを示すタイミング図である。
【符号の説明】
１２ネットワークノード
１４ギガビット媒体アクセス制御（ＧＭＡＣ）層
１６ギガビットＭＡＣ（ＧＭＡＣ）コア
１８調停層
２０物理層（ＰＨＹ）デバイス
２１媒体インタフェースリンク
２２媒体インタフェースリンク
２４ギガビット速度媒体独立型インタフェース（ＧＭＩＩ）
２６仮想ギガビット層
２８媒体独立型インタフェース（ＭＩＩ）

Claims

発信ネットワークノードの媒体アクセスコントローラから出力されたパケットデータを宛先ネットワークノードに転送するための方法であって、
複数の第１の媒体インタフェースリンクを構築するステップを含み、前記第１の媒体インタフェースリンクは各々、それぞれの物理層リンクに接続された物理層デバイスに接続され、前記それぞれの物理層リンクは宛先ノードと通信し、前記第１の媒体インタフェースリンクの各々は前記それぞれの物理層リンクにデータを第１のデータレートで伝送するように構成され、さらに、
前記パケットデータを前記媒体アクセスコントローラから第２の媒体インタフェースリンクを介して媒体インタフェースによって、前記第１のデータレートよりも高速の第２のデータレートで受取るステップと、
前記受取ったパケットデータを各々が所定の長さであるセグメントに分割するステップと、
前記受取ったパケットデータの所定の長さの各セグメントを前記第１の媒体インタフェースリンクのうち対応する１つのリンクへと前記第１のデータレートでかつ所定の出力プロトコルに従って伝送するステップとを含む、方法。
前記分割するステップおよび前記伝送するステップは、
前記媒体アクセスコントローラから受取ったパケットデータに先行するプリアンブルを検出するステップと、
前記プリアンブルに続く前記受取ったパケットデータを伝送バッファ内に記憶するステップと、
前記所定の出力プロトコルに基づいて、前記伝送バッファから前記セグメントの各々を前記第１の媒体インタフェースリンクの選択された１つのリンクに出力するステップとを含む、請求項１に記載の方法。
前記出力するステップは、前記伝送バッファから前記各セグメントのために所定の数のビットを読取るステップを含む、請求項２に記載の方法。
前記分割するステップおよび前記伝送するステップは、前記対応のセグメントの伝送の前に前記第１の媒体インタフェースリンクの各々に対してプリアンブルを出力するステップを含む、請求項１に記載の方法。
前記分割するステップおよび前記伝送するステップは、前記第１の媒体インタフェースリンクの少なくとも１つのリンク上に伝送されたセグメントのために誤り訂正フィールドを生成しかつそれを出力するステップをさらに含む、請求項４に記載の方法。
前記分割するステップおよび前記伝送するステップは、前記各セグメントを前記対応する１つの第１の媒体インタフェースリンクへと、前記受取ったパケットデータ内の対応の位置に基づいて出力するステップを含む、請求項４に記載の方法。
前記出力するステップは、
最初に、前記セグメントのうち第１のセグメントを前記第１の媒体インタフェースリンクのうち１つのリンクに出力するステップと、
次に、前記セグメントのうち前記第１のセグメントと連続しかつそれに続く第２のセグメントを、第１のセグメントの出力から予め定められた間隔の後に前記第１の媒体インタフェースリンクのうち第２のリンクに出力するステップとを含む、請求項６に記載の方法。
前記所定の出力プロトコルは、前記セグメントが連続したシーケンスで、前記予め定められた間隔だけずらされて、前記それぞれの第１の媒体インタフェースリンク上で伝送されるよう指定する、請求項７に記載の方法。
前記予め定められた間隔は、物理層リンクのクロックサイクルに対応する、請求項７に記載の方法。
前記出力するステップは、
最初に、第１の連続するセグメントのグループを前記それぞれの第１の媒体インタフェースリンクへと前記所定のプロトコルに従って同時に出力するステップと、
次に、第１の連続するグループに続く第２の連続するセグメントのグループを前記所定のプロトコルに従って前記それぞれの第１の媒体インタフェースリンクに同時に出力するステップとを含む、請求項６に記載の方法。
前記宛先ネットワークノードの宛先媒体インタフェースにおいて、
前記それぞれの物理層リンク上を伝送されてきた前記プリアンブルの検出に基づいて、前記物理層リンクに同期するステップと、
前記それぞれの物理インタフェースリンクから前記セグメントを前記第１のデータレートで受取るステップと、
前記所定の出力プロトコルに基づいて、前記受取ったセグメントから前記受取ったパケットデータを復元するステップとをさらに含む、請求項４に記載の方法。
前記復元するステップは、
前記受取ったセグメントの各々を受信バッファ内に、受信シーケンスにおける対応の位置に基づいて記憶するステップと、
前記受信バッファに記憶されたデータを連続するシーケンスとして、前記宛先ネットワークノード内の宛先媒体アクセスコントローラへと前記第２のデータレートで出力するステップとを含む、請求項１１に記載の方法。
前記復元するステップはさらに、前記受信バッファ内に記憶された前記データの前記宛先ノードにおける媒体アクセスコントローラへの前記出力の前に先行するプリアンブルを生成し出力するステップを含む、請求項１２に記載の方法。
前記分割するステップおよび前記伝送するステップは、前記伝送されたセグメントのうち１つのセグメントのための誤り訂正フィールドを生成し前記第１の媒体インタフェースリンクのうち対応する１つのリンクへと出力するステップをさらに含み、
前記方法は、前記宛先媒体インタフェースにおいて前記誤り訂正フィールドを検出するステップと、前記誤り訂正フィールドの検出に基づいて、前記対応の物理層リンクについて前記宛先媒体インタフェースにおけるリンクのステータスを判定するステップとをさらに含む、請求項１１に記載の方法。
前記分割するステップおよび前記伝送するステップは、
最初に、第１の連続するセグメントのグループを前記それぞれの第１の媒体インタフェースリンクへと前記所定のプロトコルに従って出力する第１の出力ステップと、
次に、第１の連続するグループに続く第２の連続するセグメントのグループを前記それぞれの第１の媒体インタフェースリンクへと、前記所定のプロトコルに従って、かつ連続するデータストリームとして、出力する第２の出力ステップとを含む、請求項１に記載の方法。
前記第１および第２の出力するステップは各々、対応の連続するセグメントのグループを同時に出力するステップを含む、請求項１５に記載の方法。
前記第１および第２の出力するステップは各々、対応の連続するセグメントのグループを、前記物理層リンクの各々に対する対応の遅延オフセットに基づいて出力するステップを含む、請求項１５に記載の方法。
第１の伝送レートで媒体アクセスコントローラから受取ったパケットデータを、それぞれの物理層リンクに接続された物理層デバイスに接続されるそれぞれの媒体インタフェースリンクへと伝送するための装置であって、
前記媒体アクセスコントローラからの、前記パケットデータの開始を示すプリアンブルを検出するよう構成されたプリアンブル検出器と、
前記媒体アクセスコントローラから受取ったパケットデータを記憶するよう構成された伝送バッファと、
前記伝送バッファ内に記憶された前記パケットデータの所定の長さのセグメントを、前記それぞれの物理層リンクに接続された前記物理層デバイスに接続される前記それぞれの媒体インタフェースリンクへと出力するよう構成された媒体インタフェースコントローラとを含み、前記それぞれの物理層リンクは宛先ノードと通信し、前記セグメントは、前記第１の伝送レートよりも低速の第２の伝送レートでかつ所定の出力プロトコルに従って、前記それぞれの媒体インタフェースリンクへと出力される、装置。
前記媒体インタフェースコントローラからの制御信号に応答して、少なくとも第１のセグメントのグループの前記媒体インタフェースリンクへの伝送に先立って、プリアンブルを前記それぞれの媒体インタフェースリンクへと前記第２の伝送レートで出力するよう構成された複数のプリアンブル発生器をさらに含む、請求項１８に記載の装置。
前記媒体インタフェースコントローラは、前記第１のセグメントのグループが前記所定のプロトコルに従って前記媒体インタフェースリンクへと第１の連続するセグメントのグループとして出力されるように、かつ、第２の連続するセグメントのグループが前記第１の連続するグループに続いてかつ前記所定のプロトコルに従って前記媒体インタフェースリンクへと出力されるようにする、請求項１９に記載の装置。
前記媒体インタフェースコントローラは、前記第１の連続するグループの各々連続するセグメントが前記対応する媒体インタフェースリンクへと、先行するセグメントに続いて予め定められた遅延間隔で伝送されるようにする、請求項２０に記載の装置。
前記媒体インタフェースコントローラは、予め定められたリンク順に従って、前記第１の連続するセグメントのグループを前記それぞれの媒体インタフェースリンクへと同時に伝送する、請求項２０に記載の装置。
前記セグメントのうち少なくとも選択された１つのセグメントのための誤り検出コードを、対応の媒体インタフェースリンク上に出力するための誤り発生器をさらに含む、請求項１８に記載の装置。
前記誤り発生器は、前記対応するプリアンブルに続いて前記媒体インタフェースリンクのうち選択された１つのリンクに出力される複数の前記セグメントのための前記誤り検出コードを生成する、請求項２３に記載の装置。
前記プリアンブル発生器は各々、前記対応の媒体インタフェースリンクから受取ったプリアンブルを検出するためのプリアンブル検出回路を含み、
前記装置はさらに、前記媒体インタフェースリンクから受取ったセグメントを前記媒体インタフェースコントローラによって指定される順で記憶するための受信バッファと、
記憶されたセグメントを前記受信バッファから再収集されたデータパケットとして前記媒体アクセスコントローラへと供給するための媒体アクセス制御インタフェースコントローラとをさらに含む、請求項１９に記載の装置。
前記媒体インタフェースコントローラは、前記媒体インタフェースリンク間の検出された遅延オフセットに基づいて前記順を決定する、請求項２５に記載の装置。
前記媒体インタフェースコントローラは、前記媒体インタフェースリンクの所定の順に基づいて前記順を決定する、請求項２５に記載の装置。
前記プリアンブル検出器は、前記再収集されたデータパケットに先行する第２のプリアンブルを前記媒体アクセスコントローラへと出力するためのプリアンブル生成回路を含む、請求項２５に記載の装置。