JPH096721A - システムバスコントローラを利用するモジュール間通信装置及び方法 - Google Patents
システムバスコントローラを利用するモジュール間通信装置及び方法Info
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- JPH096721A JPH096721A JP8145761A JP14576196A JPH096721A JP H096721 A JPH096721 A JP H096721A JP 8145761 A JP8145761 A JP 8145761A JP 14576196 A JP14576196 A JP 14576196A JP H096721 A JPH096721 A JP H096721A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】 （修正有）
【課題】 データをフォーマットして伝送を管理するた
めに単純なプロトコル及びハードウェハを使用しながら
も、システムプロセッサとシステムモジュールとの間の
広帯域幅の両方向データ伝送が可能なシステムバスコン
トローラを提供する。 【解決手段】 システムバス装置は、関連メモリを有す
るバックプレインバス１２及び多数の制御レジスタを備
える。マスターシステムプロセッサモジュールは、マス
ターバスコントローラ２２を通じてバックプレイン１２
と接続し、マスターバスコントローラと選択的な通信を
行なう中央処理装置２４を有する。多数のスレーブモジ
ュールもそれぞれスレーブバスコントローラ３２を通じ
てバックプレイン１２と接続し、各スレーブモジュール
１６は、スレーブバスコントローラと選択的な通信を行
なうスレーブ中央処理装置３４を有する。
めに単純なプロトコル及びハードウェハを使用しながら
も、システムプロセッサとシステムモジュールとの間の
広帯域幅の両方向データ伝送が可能なシステムバスコン
トローラを提供する。 【解決手段】 システムバス装置は、関連メモリを有す
るバックプレインバス１２及び多数の制御レジスタを備
える。マスターシステムプロセッサモジュールは、マス
ターバスコントローラ２２を通じてバックプレイン１２
と接続し、マスターバスコントローラと選択的な通信を
行なう中央処理装置２４を有する。多数のスレーブモジ
ュールもそれぞれスレーブバスコントローラ３２を通じ
てバックプレイン１２と接続し、各スレーブモジュール
１６は、スレーブバスコントローラと選択的な通信を行
なうスレーブ中央処理装置３４を有する。
Description
【０００１】
【発明の属する技術分野】本発明はシステムバスコント
ローラに関し、特に、システム処理装置（ＳＰＵ）間の
相互通信、そして、ＳＰＵとインタフェース装置、クロ
ック装置及びスイッチ装置を含む他のすべてのシステム
モジュールとの間の相互通信のための方法及び装置に関
する。
ローラに関し、特に、システム処理装置（ＳＰＵ）間の
相互通信、そして、ＳＰＵとインタフェース装置、クロ
ック装置及びスイッチ装置を含む他のすべてのシステム
モジュールとの間の相互通信のための方法及び装置に関
する。
【０００２】
【従来の技術】システムバスは、多様なコンピュータシ
ステムの各ユニット間のデータ交換、通常はワードサイ
ズの量でデータ交換を可能にする。実際に、多数の装置
が１本のバスに接続されており、その各装置は、伝送時
のバス使用に規定された方式で競合することになる。
ステムの各ユニット間のデータ交換、通常はワードサイ
ズの量でデータ交換を可能にする。実際に、多数の装置
が１本のバスに接続されており、その各装置は、伝送時
のバス使用に規定された方式で競合することになる。
【０００３】システム構成要素間のデータ交換タイミン
グ及び順序は、特定ネットワークのバス構造により制御
される。このような構造の１つにイーサネット(Etherne
t)がある。イーサネットにあるすべてのステーション
は、ネットワークインタフェースカード又はコネクタを
通じて各使用者の装置に続くケーブルに接続される。こ
のケーブルには、非遮蔽ツイステッドペア(unshielded
twisted pair：ＵＴＰ)ワイヤ（ＲＪ−４５型コネクタ
を使用）又は同軸ケーブルを用いることができる。
グ及び順序は、特定ネットワークのバス構造により制御
される。このような構造の１つにイーサネット(Etherne
t)がある。イーサネットにあるすべてのステーション
は、ネットワークインタフェースカード又はコネクタを
通じて各使用者の装置に続くケーブルに接続される。こ
のケーブルには、非遮蔽ツイステッドペア(unshielded
twisted pair：ＵＴＰ)ワイヤ（ＲＪ−４５型コネクタ
を使用）又は同軸ケーブルを用いることができる。
【０００４】イーサネットネットワークは、衝突検出型
搬送波多重アクセス（ＣＳＭＡ／ＣＤ）と呼ばれるプロ
トコルを使用する。ＣＳＭＡ／ＣＤプロトコルにおいて
各ステーションは、継続的にケーブルをモニタリングし
て、ケーブルの遊休状態（使用者のだれも送信していな
いとき）、１名の使用者の送信（成立）、又は複数の使
用者の同時送信（衝突）を探知することによりケーブル
を共有する。
搬送波多重アクセス（ＣＳＭＡ／ＣＤ）と呼ばれるプロ
トコルを使用する。ＣＳＭＡ／ＣＤプロトコルにおいて
各ステーションは、継続的にケーブルをモニタリングし
て、ケーブルの遊休状態（使用者のだれも送信していな
いとき）、１名の使用者の送信（成立）、又は複数の使
用者の同時送信（衝突）を探知することによりケーブル
を共有する。
【０００５】ケーブルは、基本的に同報伝送(broadcas
t) バスの役割を行なう。ケーブルの遊休状態が探知さ
れれば、ステーションはケーブル上への送信が可能であ
る。一旦１カ所のステーションが送信すれば、他のステ
ーションはその送信を妨害しないようにされる。衝突探
知により、もし２カ所のステーションが同時に送信を始
めた場合には、任意の時間が経過した後に衝突、停止、
及び再伝送の合図を探知することになる。
t) バスの役割を行なう。ケーブルの遊休状態が探知さ
れれば、ステーションはケーブル上への送信が可能であ
る。一旦１カ所のステーションが送信すれば、他のステ
ーションはその送信を妨害しないようにされる。衝突探
知により、もし２カ所のステーションが同時に送信を始
めた場合には、任意の時間が経過した後に衝突、停止、
及び再伝送の合図を探知することになる。
【０００６】イーサネットネットワークは１０Ｍｂｐｓ
の速度でデータを伝送する。しかしながら遊休時及び衝
突の場合は、スループット(throughput)が約１〜２Ｍｂ
ｐｓにまで減少し得る。光ファイバケーブルはステーシ
ョンによるダイレクトタップに適していないからイーサ
ネットネットワークには使用できないが、電気同軸ケー
ブルは使用可能である。
の速度でデータを伝送する。しかしながら遊休時及び衝
突の場合は、スループット(throughput)が約１〜２Ｍｂ
ｐｓにまで減少し得る。光ファイバケーブルはステーシ
ョンによるダイレクトタップに適していないからイーサ
ネットネットワークには使用できないが、電気同軸ケー
ブルは使用可能である。
【０００７】トークン(token) リングネットワークにお
いて、ステーションは、隣接したステーション間のポイ
ントツウポイントリンク(point-to-point link) により
円形で配列されている。伝送フローは一方通行、即ち、
時計回り又は反時計回りとされる。伝送メッセージは、
ポイントツウポイントリンクを通じて受信局へ中継され
た後、残りのリングに順方向伝送されて発送者へ回送さ
れ、受取応答としての役割をなす。“トークン”（シン
グルディジタルコードワード）を有するステーションの
みが送信を行い、送信後、このステーションがトークン
を下向ステーションへ伝達することにより、トークンリ
ングに衝突が発生しないようになっている。
いて、ステーションは、隣接したステーション間のポイ
ントツウポイントリンク(point-to-point link) により
円形で配列されている。伝送フローは一方通行、即ち、
時計回り又は反時計回りとされる。伝送メッセージは、
ポイントツウポイントリンクを通じて受信局へ中継され
た後、残りのリングに順方向伝送されて発送者へ回送さ
れ、受取応答としての役割をなす。“トークン”（シン
グルディジタルコードワード）を有するステーションの
みが送信を行い、送信後、このステーションがトークン
を下向ステーションへ伝達することにより、トークンリ
ングに衝突が発生しないようになっている。
【０００８】トークンリングはポイントツウポイントリ
ンクを使用するので、遮蔽ツイステットペア(shielded
twisted pair：ＳＴＰ) 及び光ファイバケーブルなどの
多様な伝送媒体を使用することができる。
ンクを使用するので、遮蔽ツイステットペア(shielded
twisted pair：ＳＴＰ) 及び光ファイバケーブルなどの
多様な伝送媒体を使用することができる。
【０００９】トークンリングの伝送速度は使用される伝
送媒体に従っており、この速度は、ＳＴＰを使用する場
合の１Ｍｂｐｓから光ファイバケーブルを使用する場合
の１６Ｍｂｐｓまでの範囲をもつ。一般にＳＴＰの方が
安いので、ＳＴＰを使用することが多い。
送媒体に従っており、この速度は、ＳＴＰを使用する場
合の１Ｍｂｐｓから光ファイバケーブルを使用する場合
の１６Ｍｂｐｓまでの範囲をもつ。一般にＳＴＰの方が
安いので、ＳＴＰを使用することが多い。
【００１０】
【発明が解決しようとする課題】上記のような既存のバ
ストポロジー(topologies)には幾つかの短所がある。そ
の１つは、伝送速度が遅いということである。即ち、イ
ーサネットは１０Ｍｂｐｓの速度をもち得るが、実際の
動作では遊休及び衝突によりかなり速度が落ちることに
なり、また、トークンリングでは１〜１６Ｍｂｐｓの速
度範囲をもつが、データの流れが一方通行のため影響が
出る。
ストポロジー(topologies)には幾つかの短所がある。そ
の１つは、伝送速度が遅いということである。即ち、イ
ーサネットは１０Ｍｂｐｓの速度をもち得るが、実際の
動作では遊休及び衝突によりかなり速度が落ちることに
なり、また、トークンリングでは１〜１６Ｍｂｐｓの速
度範囲をもつが、データの流れが一方通行のため影響が
出る。
【００１１】その他に、上記トポロジーには多数の接続
ピン及び機械的接続部を必要とするということがある。
また、上記２つのトポロジーは、メッセージを設定し、
データ伝送を管理するために複雑なプロトコルを必要と
する。従って、データ伝送及びエラー検査機能を支援す
るために複雑なハードウェハ構造を必要とする。
ピン及び機械的接続部を必要とするということがある。
また、上記２つのトポロジーは、メッセージを設定し、
データ伝送を管理するために複雑なプロトコルを必要と
する。従って、データ伝送及びエラー検査機能を支援す
るために複雑なハードウェハ構造を必要とする。
【００１２】このような点からみて、データをフォーマ
ットして伝送を管理するために単純なプロトコル及びハ
ードウェハを使用しながらも、システムプロセッサとシ
ステムモジュールとの間の広帯域幅の両方向データ伝送
が可能なシステムバスコントローラが望まれている。
ットして伝送を管理するために単純なプロトコル及びハ
ードウェハを使用しながらも、システムプロセッサとシ
ステムモジュールとの間の広帯域幅の両方向データ伝送
が可能なシステムバスコントローラが望まれている。
【００１３】
【課題を解決するための手段】このために本発明は、各
システムモジュールにシステムバスコントローラを内蔵
するシステムバス構造を提供するもので、このシステム
バス構造は、関連技術の限界及び短所の大部分を解決可
能である。
システムモジュールにシステムバスコントローラを内蔵
するシステムバス構造を提供するもので、このシステム
バス構造は、関連技術の限界及び短所の大部分を解決可
能である。
【００１４】このシステムバスコントローラは、マスタ
ーモジュールとスレーブモジュールとの相互に異なる２
つのプロセッサモジュール間の通信〔プロセッサ間通信
（ＩＰＣ）〕を可能にする。また、このシステムバスコ
ントローラは、スレーブモジュール間、或いは、マスタ
ーモジュールと多数のスレーブモジュールとの間のデー
タ通信を可能にする。
ーモジュールとスレーブモジュールとの相互に異なる２
つのプロセッサモジュール間の通信〔プロセッサ間通信
（ＩＰＣ）〕を可能にする。また、このシステムバスコ
ントローラは、スレーブモジュール間、或いは、マスタ
ーモジュールと多数のスレーブモジュールとの間のデー
タ通信を可能にする。
【００１５】更に、このシステムバスコントローラは、
バックプレイン(backplane) を通じてマスターコントロ
ーラによる遠距離データ伝送を可能にし、バックプレイ
ン上にＩＰＣに対する十分な帯域幅を提供する。
バックプレイン(backplane) を通じてマスターコントロ
ーラによる遠距離データ伝送を可能にし、バックプレイ
ン上にＩＰＣに対する十分な帯域幅を提供する。
【００１６】本発明によればこのために、バックプレイ
ンバスと、データ貯蔵のために前記バックプレインバス
と通信するメモリ手段と、このメモリ手段への接続を制
御するための多数のレジスタと、マスターバスコントロ
ーラを通じて前記バックプレインバスに接続し、このマ
スターバスコントローラと選択的に通信する中央処理装
置を有するマスターシステムプロセッサモジュールと、
スレーブバスコントローラを通じて前記バックプレイン
バスに接続し、このスレーブバスコントローラと選択的
に通信するスレーブ中央処理装置をそれぞれ有する多数
のスレーブモジュールと、を備え、前記マスター及びス
レーブバスコントローラが、前記バックプレインバスを
通じてデータを送受信するために、前記メモリ手段、前
記多数のレジスタ、及び各中央処理装置と選択的に通信
することを特徴とするモジュール間通信のためのシステ
ムバス装置を提供する。
ンバスと、データ貯蔵のために前記バックプレインバス
と通信するメモリ手段と、このメモリ手段への接続を制
御するための多数のレジスタと、マスターバスコントロ
ーラを通じて前記バックプレインバスに接続し、このマ
スターバスコントローラと選択的に通信する中央処理装
置を有するマスターシステムプロセッサモジュールと、
スレーブバスコントローラを通じて前記バックプレイン
バスに接続し、このスレーブバスコントローラと選択的
に通信するスレーブ中央処理装置をそれぞれ有する多数
のスレーブモジュールと、を備え、前記マスター及びス
レーブバスコントローラが、前記バックプレインバスを
通じてデータを送受信するために、前記メモリ手段、前
記多数のレジスタ、及び各中央処理装置と選択的に通信
することを特徴とするモジュール間通信のためのシステ
ムバス装置を提供する。
【００１７】そして本発明は、マスター中央処理装置に
よりスレーブモジュールへの接続を要請するステップ
と、スレーブモジュールが接続されるか否かを判断する
ステップと、スレーブモジュールが接続可能である応答
を受信するステップと、マスターモジュールとスレーブ
モジュールとの間のデータ伝送のために共有メモリを接
続するステップと、マスター中央処理装置によりデータ
伝送が完了したことを表示するステップと、を実施する
マスター−スレーブモジュール通信方法を提供する。
よりスレーブモジュールへの接続を要請するステップ
と、スレーブモジュールが接続されるか否かを判断する
ステップと、スレーブモジュールが接続可能である応答
を受信するステップと、マスターモジュールとスレーブ
モジュールとの間のデータ伝送のために共有メモリを接
続するステップと、マスター中央処理装置によりデータ
伝送が完了したことを表示するステップと、を実施する
マスター−スレーブモジュール通信方法を提供する。
【００１８】バックプレインバスは両方向性であるの
で、この方法のステップは、１以上のスレーブモジュー
ルと接続するマスターモジュール、マスターモジュール
と接続するスレーブモジュール、又は、マスターモジュ
ールを通じてスレーブモジュールと接続するスレーブモ
ジュールのような各シナリオに適用可能である。
で、この方法のステップは、１以上のスレーブモジュー
ルと接続するマスターモジュール、マスターモジュール
と接続するスレーブモジュール、又は、マスターモジュ
ールを通じてスレーブモジュールと接続するスレーブモ
ジュールのような各シナリオに適用可能である。
【００１９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００２０】図１は、本発明による装置及び方法を使用
したシステムバス構造１０の概略図である。このシステ
ムバスアーキテクチャ１０は、多数のシステム処理装置
（ＳＰＵ）１４ａ，１４ｂ、システムインタフェース装
置（ＳＩＵ）１６、システム交換装置（ＳＳＵ）１８、
及びシステムクロック装置（ＳＣＵ）２０へ、それぞれ
通信するバックプレインバス１２を備えている。多数の
ＳＰＵ、ＳＩＵ、及びＳＣＵが示されているが、これに
限らず、各ユニットを単一にした形態を含めていかなる
ユニット数であってもバックプレインバス１２とインタ
フェース可能である。
したシステムバス構造１０の概略図である。このシステ
ムバスアーキテクチャ１０は、多数のシステム処理装置
（ＳＰＵ）１４ａ，１４ｂ、システムインタフェース装
置（ＳＩＵ）１６、システム交換装置（ＳＳＵ）１８、
及びシステムクロック装置（ＳＣＵ）２０へ、それぞれ
通信するバックプレインバス１２を備えている。多数の
ＳＰＵ、ＳＩＵ、及びＳＣＵが示されているが、これに
限らず、各ユニットを単一にした形態を含めていかなる
ユニット数であってもバックプレインバス１２とインタ
フェース可能である。
【００２１】この多様な装置の典型的機能の幾つかは次
のようなものである。ＳＰＵは、例えば、動作システ
ム、運用及び維持保守（ＯＡＭ）ソフトウエア、そして
信号制御ソフトウエアを含む。ＳＳＵは非同期伝送モー
ド（ＡＴＭ）スイッチングを提供し、ＳＣＵはネットワ
ーク同期を提供する。ＳＩＵは、ＡＴＭセル、フレーム
リレー(frame relay) 、ローカルエリアネットワーク
（ＬＡＮ）、及び類似同期式ディジタル階位（ＰＤＨ）
インタフェースを提供する。
のようなものである。ＳＰＵは、例えば、動作システ
ム、運用及び維持保守（ＯＡＭ）ソフトウエア、そして
信号制御ソフトウエアを含む。ＳＳＵは非同期伝送モー
ド（ＡＴＭ）スイッチングを提供し、ＳＣＵはネットワ
ーク同期を提供する。ＳＩＵは、ＡＴＭセル、フレーム
リレー(frame relay) 、ローカルエリアネットワーク
（ＬＡＮ）、及び類似同期式ディジタル階位（ＰＤＨ）
インタフェースを提供する。
【００２２】バックプレインバス１２は、１０ＭＢｙｔ
ｅｓ／ｓｅｃ程度までのデータ伝送能力を有する１６ビ
ットワイド高速並列バスである。即ち、このバックプレ
インバス１２はイーサネットやトークンリングネットワ
ークより約８倍速い。このような高速バス上でのプロセ
ッサ間通信トラヒックは大部分バーストモードであり、
本質的にはポイントツウポイント(point-to-point)方式
である。ストリームトラヒックの周波数が非常に低いと
みなされても、場合によってはポイントツウポイントト
ラヒックはストリームモードとなり得る。ストリームモ
ードデータ伝送の例としては、初期ダウンロードの間、
データ伝送の計算の間、そしてネットワーク管理局間の
管理データ伝送の間のモジュール間に発生し得る。ＳＰ
Ｕは、一定の時間で同報伝送を必要とするもので、同報
伝送データは常にバーストモードである。大方の場合、
バーストモードＩＰＣ応用装置がシングルメッセージバ
ッファの伝送動作を遂行する。現在におけるこのバス構
造内の内部動作システムメッセージバッファの最大サイ
ズは１０２４バイトである。
ｅｓ／ｓｅｃ程度までのデータ伝送能力を有する１６ビ
ットワイド高速並列バスである。即ち、このバックプレ
インバス１２はイーサネットやトークンリングネットワ
ークより約８倍速い。このような高速バス上でのプロセ
ッサ間通信トラヒックは大部分バーストモードであり、
本質的にはポイントツウポイント(point-to-point)方式
である。ストリームトラヒックの周波数が非常に低いと
みなされても、場合によってはポイントツウポイントト
ラヒックはストリームモードとなり得る。ストリームモ
ードデータ伝送の例としては、初期ダウンロードの間、
データ伝送の計算の間、そしてネットワーク管理局間の
管理データ伝送の間のモジュール間に発生し得る。ＳＰ
Ｕは、一定の時間で同報伝送を必要とするもので、同報
伝送データは常にバーストモードである。大方の場合、
バーストモードＩＰＣ応用装置がシングルメッセージバ
ッファの伝送動作を遂行する。現在におけるこのバス構
造内の内部動作システムメッセージバッファの最大サイ
ズは１０２４バイトである。
【００２３】図示の例では、バックプレインバス１２は
マスター側のアクティブＳＰＵ１４ａと、スレーブ側の
多様なインタフェース装置１６、スイッチ装置１８、及
びクロック装置２０と、の間の通信を支援する。スタン
バイＳＰＵ１４ｂもスレーブモードにて実行される。こ
のようなシステムにおいて、マスタープロセッサは１つ
のみ存在できるので、ＳＰＵ中のいずれか１つがマスタ
ー（アクティブ）として指定され、残りはスレーブ（ス
タンバイ）として指定されるべきである。図１に示すよ
うに、通信チャンネルはバックプレインを通じて両方向
に形成されている。
マスター側のアクティブＳＰＵ１４ａと、スレーブ側の
多様なインタフェース装置１６、スイッチ装置１８、及
びクロック装置２０と、の間の通信を支援する。スタン
バイＳＰＵ１４ｂもスレーブモードにて実行される。こ
のようなシステムにおいて、マスタープロセッサは１つ
のみ存在できるので、ＳＰＵ中のいずれか１つがマスタ
ー（アクティブ）として指定され、残りはスレーブ（ス
タンバイ）として指定されるべきである。図１に示すよ
うに、通信チャンネルはバックプレインを通じて両方向
に形成されている。
【００２４】各モジュールの内部構造及び動作は機能的
に類似している。図２に示すように、マスターモジュー
ル（即ちアクティブＳＰＵ１４ａ）は関連バスコントロ
ーラ２２及び中央処理装置（ＣＰＵ）２４を有する。同
様に、スレーブモジュール１６（例えばＳＩＵ）も関連
バスコントローラ３２及び中央処理装置３４を有する。
図示の簡素化のために１つのスレーブモジュールのみ示
しているが、インタフェース装置１６、スイッチ装置１
８、クロック装置２０、及びスタンバイＳＰＵ１４ｂの
それぞれがバスコントローラ及び中央処理装置を有す
る。
に類似している。図２に示すように、マスターモジュー
ル（即ちアクティブＳＰＵ１４ａ）は関連バスコントロ
ーラ２２及び中央処理装置（ＣＰＵ）２４を有する。同
様に、スレーブモジュール１６（例えばＳＩＵ）も関連
バスコントローラ３２及び中央処理装置３４を有する。
図示の簡素化のために１つのスレーブモジュールのみ示
しているが、インタフェース装置１６、スイッチ装置１
８、クロック装置２０、及びスタンバイＳＰＵ１４ｂの
それぞれがバスコントローラ及び中央処理装置を有す
る。
【００２５】マスター及びスレーブモジュールのバスコ
ントローラのそれぞれは、共有バスメモリ、最適にはＳ
ＲＡＭデバイス２６とのインタフェースを行なう。この
ＳＲＡＭ２６は、受信（Ｒｘ）及び送信（Ｔｘ）の２部
分に分けられ、マイクロプロセッサの各方向に対して発
生したメッセージの貯蔵に使用される。図３は、ＳＲＡ
Ｍ及び関連制御レジスタに対するメモリ記憶配置図（メ
モリマップ）の一例を示している。この送信及び受信領
域は一度に４０９６バイトまで保有でき、このようなメ
モリ能力は必要ならば増加することもできる。
ントローラのそれぞれは、共有バスメモリ、最適にはＳ
ＲＡＭデバイス２６とのインタフェースを行なう。この
ＳＲＡＭ２６は、受信（Ｒｘ）及び送信（Ｔｘ）の２部
分に分けられ、マイクロプロセッサの各方向に対して発
生したメッセージの貯蔵に使用される。図３は、ＳＲＡ
Ｍ及び関連制御レジスタに対するメモリ記憶配置図（メ
モリマップ）の一例を示している。この送信及び受信領
域は一度に４０９６バイトまで保有でき、このようなメ
モリ能力は必要ならば増加することもできる。
【００２６】バックプレイン上の通信プロトコルはマス
ターバスコントローラ２２により制御され、このマスタ
ーバスコントローラ２２は、バックプレインを通じたマ
スターＣＰＵとスレーブＣＰＵとの間のデータの流れの
方向及び交渉を制御し、特定の要請マイクロプロセッサ
への読出及び書込接続のために、ＳＰＵとＳＩＵ、ＳＳ
Ｕ、ＳＣＵとの間のアクセスタイミングシーケンスを発
生する。
ターバスコントローラ２２により制御され、このマスタ
ーバスコントローラ２２は、バックプレインを通じたマ
スターＣＰＵとスレーブＣＰＵとの間のデータの流れの
方向及び交渉を制御し、特定の要請マイクロプロセッサ
への読出及び書込接続のために、ＳＰＵとＳＩＵ、ＳＳ
Ｕ、ＳＣＵとの間のアクセスタイミングシーケンスを発
生する。
【００２７】通過するトラヒックがなければすべてのス
レーブバスコントローラ３２（ＳＣＵ、ＳＩＵ、ＳＳ
Ｕ、及びスタンバイＣＰＵ）は、バックプレインを通じ
てＲＥＡＤＹ信号を表示する。このＲＥＡＤＹ信号は、
マスターＣＰＵが特定スレーブモジュールへの接続を承
認することを示す。従って、ＲＥＡＤＹ信号が非活性化
されれば、マスターＣＰＵはスレーブモジュールに接続
できない。
レーブバスコントローラ３２（ＳＣＵ、ＳＩＵ、ＳＳ
Ｕ、及びスタンバイＣＰＵ）は、バックプレインを通じ
てＲＥＡＤＹ信号を表示する。このＲＥＡＤＹ信号は、
マスターＣＰＵが特定スレーブモジュールへの接続を承
認することを示す。従って、ＲＥＡＤＹ信号が非活性化
されれば、マスターＣＰＵはスレーブモジュールに接続
できない。
【００２８】スレーブモジュールが共有メモリを使用す
る場合には、ＲＥＡＤＹ信号はＡＣＫレジスタの状態に
従って非活性化される。これについて次に詳述する。
る場合には、ＲＥＡＤＹ信号はＡＣＫレジスタの状態に
従って非活性化される。これについて次に詳述する。
【００２９】マスターＣＰＵは、各スレーブＳＲＡＭの
共有メモリに容易に接続できる。ＳＲＡＭ２６への接続
は、次のような内部プロトコル命令を使用するバスコン
トローラと通信する一連の制御レジスタを通じて行われ
る。
共有メモリに容易に接続できる。ＳＲＡＭ２６への接続
は、次のような内部プロトコル命令を使用するバスコン
トローラと通信する一連の制御レジスタを通じて行われ
る。
【表１】 ＞ＲＱＳＴ：ＳＲＡＭに対する接続要請 ＞ＡＣＫ：バスコントローラからの応答待機 ＞ＩＮＴＥＲＲＵＰＴ：認識及びバス装置への接続 受信メッセージ存在を指すための認識信号になる ＞ＤＯＮＥ：接続終了表示，アクセス終了表示
【００３０】書込／読出手順の一例は、図４、図５Ａ〜
図５Ｄのレジスタ表を参照して説明される。説明のため
にこのレジスタ表に特定レジスタビットが示されてい
る。本発明の実施において代替レジスタ構造を使用する
ことも可能である。このような書込／読出手順におい
て、マスターＳＰＵがまずＳＩＵの共有メモリ（ＳＲＡ
Ｍ）にデータを書込み、その次にＳＩＵが書込まれたデ
ータを読出す。
図５Ｄのレジスタ表を参照して説明される。説明のため
にこのレジスタ表に特定レジスタビットが示されてい
る。本発明の実施において代替レジスタ構造を使用する
ことも可能である。このような書込／読出手順におい
て、マスターＳＰＵがまずＳＩＵの共有メモリ（ＳＲＡ
Ｍ）にデータを書込み、その次にＳＩＵが書込まれたデ
ータを読出す。
【００３１】本発明のバス構造は、１９９５年６月７日
付のGananathan Suresh et al.による米国特許出願、第
０８／４７４，１７４号に開示されたシステムバスに対
するソフトウエアドライバと共に使用されることがで
き、この開示技術はここに参考引用される。この引用明
細書の一部分は、参考及び説明の便宜のために本明細書
の適切な部分で再言及する。
付のGananathan Suresh et al.による米国特許出願、第
０８／４７４，１７４号に開示されたシステムバスに対
するソフトウエアドライバと共に使用されることがで
き、この開示技術はここに参考引用される。この引用明
細書の一部分は、参考及び説明の便宜のために本明細書
の適切な部分で再言及する。
【００３２】マスターＣＰＵ２４がバス１２に接続する
とき、図４に示すステップ４０５で、バス１２と接続し
たＲＱＳＴレジスタに“１”を書込むことによりバスコ
ントローラ２４へ要請信号を送る。図５Ａに示すのは１
６−ビットＲＱＳＴレジスタであり、Ｂ０が使用される
唯一のビットである。この場合のＢ０はバス要請を示す
“１”であり、そうでない場合のＢ０は“０”として設
定される。
とき、図４に示すステップ４０５で、バス１２と接続し
たＲＱＳＴレジスタに“１”を書込むことによりバスコ
ントローラ２４へ要請信号を送る。図５Ａに示すのは１
６−ビットＲＱＳＴレジスタであり、Ｂ０が使用される
唯一のビットである。この場合のＢ０はバス要請を示す
“１”であり、そうでない場合のＢ０は“０”として設
定される。
【００３３】バスコントローラ２２は、バス１２が使用
されているかどうか判断するためにバス１２の照会を行
う。もしバス１２が“使用中”であれば、バスＲＥＡＤ
Ｙ信号はロウ（“０”）に設定される。一方、バス１２
が遊休状態ならば、バスＲＥＡＤＹ信号はハイ
（“１”）に設定される。
されているかどうか判断するためにバス１２の照会を行
う。もしバス１２が“使用中”であれば、バスＲＥＡＤ
Ｙ信号はロウ（“０”）に設定される。一方、バス１２
が遊休状態ならば、バスＲＥＡＤＹ信号はハイ
（“１”）に設定される。
【００３４】このバスＲＥＡＤＹ信号のレベルに従って
図５Ｂに示すＡＣＫレジスタのＢ７は、バス１２が使用
可能であればその表示として“１”に設定され、バス１
２が使用中であでばその表示として“０”に設定され
る。このときのＢ０〜Ｂ５，Ｂ８〜Ｂ１５は使用されな
い。
図５Ｂに示すＡＣＫレジスタのＢ７は、バス１２が使用
可能であればその表示として“１”に設定され、バス１
２が使用中であでばその表示として“０”に設定され
る。このときのＢ０〜Ｂ５，Ｂ８〜Ｂ１５は使用されな
い。
【００３５】図４に示すステップ４１０において、ＣＰ
Ｕ２４は、当該ＳＰＵがバス１２を使用できるかどうか
判断するためにＡＣＫレジスタを読出す。判断ステップ
４１５に行ってＡＣＫが“０”であれば、ステップ４１
７の“Ｎ”ｍｓ遅延後にステップ４０５を反復する。１
Ｋｂｙｔｅメッセージをスレーブ側に送るのに約１ｍｓ
又はそれ以下を要するので、コントローラからの応答受
信においても同じ時間を要する。従って、“Ｎ”は約１
ｍｓ又はそれ以上になろう。一方、ＡＣＫが“１”であ
れば、データはステップ４２０でＳＲＡＭ２６に書込ま
れる。
Ｕ２４は、当該ＳＰＵがバス１２を使用できるかどうか
判断するためにＡＣＫレジスタを読出す。判断ステップ
４１５に行ってＡＣＫが“０”であれば、ステップ４１
７の“Ｎ”ｍｓ遅延後にステップ４０５を反復する。１
Ｋｂｙｔｅメッセージをスレーブ側に送るのに約１ｍｓ
又はそれ以下を要するので、コントローラからの応答受
信においても同じ時間を要する。従って、“Ｎ”は約１
ｍｓ又はそれ以上になろう。一方、ＡＣＫが“１”であ
れば、データはステップ４２０でＳＲＡＭ２６に書込ま
れる。
【００３６】ステップ４２５においてすべてのデータが
ＳＲＡＭに書込まれたことが確認された後、ＣＰＵ２４
は、書込サイクルが完了したことをバスコントローラ２
２へ知らせるために、図５Ｃに示すＤＯＮＥレジスタの
Ｂ０を図４のステップ４３０で“１”に設定する。書込
サイクルの間のＢ０は“０”に設定される。Ｂ１〜Ｂ１
５は、この例では使用しない。
ＳＲＡＭに書込まれたことが確認された後、ＣＰＵ２４
は、書込サイクルが完了したことをバスコントローラ２
２へ知らせるために、図５Ｃに示すＤＯＮＥレジスタの
Ｂ０を図４のステップ４３０で“１”に設定する。書込
サイクルの間のＢ０は“０”に設定される。Ｂ１〜Ｂ１
５は、この例では使用しない。
【００３７】続いてＳＩＵによる読出手順を説明する。
上記ＳＰＵ１４ａによる書込終了時、図４に示すステッ
プ４４０でバスコントローラは、ＳＰＵからのデータ到
着をＳＩＵのローカルＣＰＵに知らせるためにＩＮＴＥ
ＲＲＵＰＴ信号を発生する。図５Ｄに示すように、ＩＮ
ＴＥＲＲＵＰＴマスクレジスタのＢ０はこの信号をエネ
ーブルさせるためには“０”設定され、この信号をディ
スエーブルさせるためには“１”設定される。
上記ＳＰＵ１４ａによる書込終了時、図４に示すステッ
プ４４０でバスコントローラは、ＳＰＵからのデータ到
着をＳＩＵのローカルＣＰＵに知らせるためにＩＮＴＥ
ＲＲＵＰＴ信号を発生する。図５Ｄに示すように、ＩＮ
ＴＥＲＲＵＰＴマスクレジスタのＢ０はこの信号をエネ
ーブルさせるためには“０”設定され、この信号をディ
スエーブルさせるためには“１”設定される。
【００３８】図４に示すステップ４５０において、デー
タはＳＩＵによりＳＲＡＭ２６から読出される。データ
読出後（ステップ４５５）、ＳＩＵ（又はスレーブＳＰ
Ｕ）のローカルＣＰＵ３４は、読出サイクルが完了した
ことをバスコントローラ３２へ知らせるために、図４に
示すステップ４６０において図５ＣのＤＯＮＥレジスタ
のＢ０に“１”を設定する。
タはＳＩＵによりＳＲＡＭ２６から読出される。データ
読出後（ステップ４５５）、ＳＩＵ（又はスレーブＳＰ
Ｕ）のローカルＣＰＵ３４は、読出サイクルが完了した
ことをバスコントローラ３２へ知らせるために、図４に
示すステップ４６０において図５ＣのＤＯＮＥレジスタ
のＢ０に“１”を設定する。
【００３９】このような手順は一例であり、本発明の実
施において、マスターモジュールと多様なスレーブモジ
ュール間の読出及び書込サイクルの組合せも実現され得
る。例えば、図１に示したように、アクティブＳＰＵと
スレーブＳＰＵとの間のみならず、マスターＳＰＵとＳ
ＩＵ、ＳＳＵ、及びＳＣＵ中のいずれかとの間でも、バ
ックプレインバス１２を通じてメッセージを送受信する
ことが可能である。
施において、マスターモジュールと多様なスレーブモジ
ュール間の読出及び書込サイクルの組合せも実現され得
る。例えば、図１に示したように、アクティブＳＰＵと
スレーブＳＰＵとの間のみならず、マスターＳＰＵとＳ
ＩＵ、ＳＳＵ、及びＳＣＵ中のいずれかとの間でも、バ
ックプレインバス１２を通じてメッセージを送受信する
ことが可能である。
【００４０】また、図１に示すスレーブモジュールグル
ープの各自身内又はグループ間には直接相互通信接続部
がない。例えば、いずれか１つの送信ＳＩＵが他の受信
ＳＩＵへメッセージを送信する場合には、メッセージ
は、まずバックプレインバス１２を通じて送信ＳＩＵか
らマスターＳＰＵへ伝達され、そして、マスターＳＰＵ
が、当該メッセージを受信ＳＩＵへ送信する。他の多様
なスレーブモジュール間の通信時も同様である。
ープの各自身内又はグループ間には直接相互通信接続部
がない。例えば、いずれか１つの送信ＳＩＵが他の受信
ＳＩＵへメッセージを送信する場合には、メッセージ
は、まずバックプレインバス１２を通じて送信ＳＩＵか
らマスターＳＰＵへ伝達され、そして、マスターＳＰＵ
が、当該メッセージを受信ＳＩＵへ送信する。他の多様
なスレーブモジュール間の通信時も同様である。
【００４１】ステーションＣＰＵによるＲＱＳＴ信号
は、データパケットがバス共有メモリ２６に伝達される
用意が行われるときのみ関連バスコントローラに伝送さ
れ、この共有メモリ２６は、一旦伝送動作が終わるとす
ぐ開放されるという点で非同期的である。
は、データパケットがバス共有メモリ２６に伝達される
用意が行われるときのみ関連バスコントローラに伝送さ
れ、この共有メモリ２６は、一旦伝送動作が終わるとす
ぐ開放されるという点で非同期的である。
【００４２】図６には、パリティエラー検出方法を示
す。１６−ビットバス上で各８ビットに対してシングル
ビットパリティの検出が存在する。１つの１−ビットパ
リティコードでデータワードにある２進数の“１”が計
数される。もしも、この２進数“１”の全数が奇数であ
れば当該ワードは奇数パリティであり、そうでない場合
は偶数パリティである。ワードがメモリに書込まれると
き、パリティビットも書込まれる。このワードが読出さ
れるとき該当パリティビットが読出され検査される。貯
蔵されたパリティビットと検査されたパリティビットと
が一致しない場合はエラーが存在することである。１−
ビットパリティコードでデータアイテムにおける１ビッ
トのエラーを検出できる。
す。１６−ビットバス上で各８ビットに対してシングル
ビットパリティの検出が存在する。１つの１−ビットパ
リティコードでデータワードにある２進数の“１”が計
数される。もしも、この２進数“１”の全数が奇数であ
れば当該ワードは奇数パリティであり、そうでない場合
は偶数パリティである。ワードがメモリに書込まれると
き、パリティビットも書込まれる。このワードが読出さ
れるとき該当パリティビットが読出され検査される。貯
蔵されたパリティビットと検査されたパリティビットと
が一致しない場合はエラーが存在することである。１−
ビットパリティコードでデータアイテムにおける１ビッ
トのエラーを検出できる。
【００４３】図６に示すように、アクティブＳＰＵのロ
ーカルＣＰＵは、アクティブＳＰＵのバスコントローラ
にデータを伝送する。そしてそのデータは、メッセージ
を受信するように指定されたスレーブバスコントローラ
に伝送される。このスレーブは、システムバスＩ／Ｏ
ＡＣＫレジスタを検査して、Ｂ６ビットがＳＰＵから受
信されたデータ上のパリティエラーを示す“１”として
設定されるか否かを確認する。このＢ６が“０”であれ
ばエラーがないことを示す。
ーカルＣＰＵは、アクティブＳＰＵのバスコントローラ
にデータを伝送する。そしてそのデータは、メッセージ
を受信するように指定されたスレーブバスコントローラ
に伝送される。このスレーブは、システムバスＩ／Ｏ
ＡＣＫレジスタを検査して、Ｂ６ビットがＳＰＵから受
信されたデータ上のパリティエラーを示す“１”として
設定されるか否かを確認する。このＢ６が“０”であれ
ばエラーがないことを示す。
【００４４】もしパリティエラーが検出されれば、スレ
ーブバスコントローラは該当通信経路を縦断する。しか
しながら、信号は依然としてアクティブ状態であるので
（即ち、バス１２がＳＰＵにより接続されたときＲＥＡ
ＤＹ信号が非活性化されても、アドレスストローブはま
だアクティブ状態であるので）、アクティブＳＰＵのバ
スコントローラは、同じチャンネル上のスレーブバスコ
ントローラへメッセージ再送信を試みる〔ここではアド
レスストローブは要求されない（deasserted)〕。
ーブバスコントローラは該当通信経路を縦断する。しか
しながら、信号は依然としてアクティブ状態であるので
（即ち、バス１２がＳＰＵにより接続されたときＲＥＡ
ＤＹ信号が非活性化されても、アドレスストローブはま
だアクティブ状態であるので）、アクティブＳＰＵのバ
スコントローラは、同じチャンネル上のスレーブバスコ
ントローラへメッセージ再送信を試みる〔ここではアド
レスストローブは要求されない（deasserted)〕。
【００４５】もし伝送エラーがあれば、駆動回路は、パ
ケットをドロップしてネットワーク管理システム（ＮＭ
Ｓ）に知らせる。上位レベルＩＰＣプロトコル（送信制
御プロトコル−ＴＣＰ）は損失したパケットを検出し、
発生したエラーからパケットを復旧する。そこで、ＩＰ
Ｃ用のシステムバスを使用するすべての応用装置（アプ
リケーション）は、高信頼性の送信を保障するために、
システムＩＰＣにより提供されるサービスを利用すべき
である。
ケットをドロップしてネットワーク管理システム（ＮＭ
Ｓ）に知らせる。上位レベルＩＰＣプロトコル（送信制
御プロトコル−ＴＣＰ）は損失したパケットを検出し、
発生したエラーからパケットを復旧する。そこで、ＩＰ
Ｃ用のシステムバスを使用するすべての応用装置（アプ
リケーション）は、高信頼性の送信を保障するために、
システムＩＰＣにより提供されるサービスを利用すべき
である。
【００４６】以上述べてきたように、本発明につき最適
な実施形態を基に説明したが、本発明の技術思想を外れ
ない範囲内で多様に実施可能であることは、通常の知識
を有する者ならば容易に理解できるであろう。
な実施形態を基に説明したが、本発明の技術思想を外れ
ない範囲内で多様に実施可能であることは、通常の知識
を有する者ならば容易に理解できるであろう。
【図１】本発明のシステムバス構造の概略を説明するブ
ロック図。
ロック図。
【図２】マスター及びスレーブモジュールの機能的構成
要素を示すブロック図。
要素を示すブロック図。
【図３】メモリマップアドレス及び関連レジスタの説明
図。
図。
【図４】本発明に係る書込及び読出サイクルのフローチ
ャート。
ャート。
【図５】要請（ＲＱＳＴ）、応答（ＡＣＫ）、完了（Ｄ
ＯＮＥ）、インタラプト（ＩＮＴＥＲＲＵＰＴ）レジス
タの説明図。
ＯＮＥ）、インタラプト（ＩＮＴＥＲＲＵＰＴ）レジス
タの説明図。
【図６】本発明のパリティエラー検出方法の説明図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千 永昌 アメリカ合衆国20879メリーランド，ゲイ ザースバーグ，アパート．ジェイ，クリス トファーアベニュー412 (72)発明者 李 鍾基 アメリカ合衆国20879メリーランド，ゲイ ザースバーグ，アパート．シー，ギャロッ プヒルロード816
Claims (12)
- 【請求項１】 モジュール間通信のためのシステムバス
装置において、バックプレインバスと、データ貯蔵のた
めに前記バックプレインバスと通信するメモリ手段と、
このメモリ手段への接続を制御するための多数のレジス
タと、マスターバスコントローラを通じて前記バックプ
レインバスに接続し、このマスターバスコントローラと
選択的に通信する中央処理装置を有するマスターシステ
ムプロセッサモジュールと、スレーブバスコントローラ
を通じて前記バックプレインバスに接続し、このスレー
ブバスコントローラと選択的に通信するスレーブ中央処
理装置をそれぞれ有する多数のスレーブモジュールと、
を備え、前記マスター及びスレーブバスコントローラ
が、前記バックプレインバスを通じてデータを送受信す
るために、前記メモリ手段、前記多数のレジスタ、及び
各中央処理装置と選択的に通信することを特徴とするシ
ステムバス装置。 - 【請求項２】 前記マスターシステムプロセッサモジュ
ールは、アクティブシステム処理装置である請求項１記
載のシステムバス装置。 - 【請求項３】 前記スレーブモジュールは、スタンバイ
システム処理装置である請求項１記載のシステムバス装
置。 - 【請求項４】 前記スレーブモジュールは、システムイ
ンタフェース装置、システムスイッチ装置、及びシステ
ムクロック装置で構成されたグループから選択される請
求項１記載のシステムバス装置。 - 【請求項５】 前記メモリ手段は、共有スタテックＲＡ
Ｍである請求項１記載のシステムバス装置。 - 【請求項６】 前記多数のレジスタは、要請、応答、イ
ンタラプト、及び完了レジスタから構成される請求項１
記載のシステムバス装置。 - 【請求項７】 多数のレジスタにより制御される共有メ
モリ装置を有するバックプレインバスと、マスターバス
コントローラメモリ装置及びマスター中央処理装置を有
するマスターモジュールと、スレーブバスコントローラ
及びスレーブ中央処理装置を有する少なくとも１つのス
レーブモジュールと、を有するシステムバス装置のマス
ター−スレーブモジュール通信方法において、 前記マスター中央処理装置により前記スレーブモジュー
ルへの接続を要請する要請ステップと、前記スレーブモ
ジュールが接続されるか否かを判断するステップと、前
記スレーブモジュールが接続可能である応答を受信する
応答ステップと、前記マスターモジュールとスレーブモ
ジュールとの間のデータ伝送のために前記共有メモリを
接続するステップと、前記マスター中央処理装置により
データ伝送が完了したことを表示する表示ステップと、
を実施することを特徴とするマスター−スレーブモジュ
ール通信方法。 - 【請求項８】 要請ステップは、第１レジスタと通信し
て遂行される請求項７記載のマスター−スレーブモジュ
ール通信方法。 - 【請求項９】 応答ステップは、第２レジスタと通信す
る前記マスターバスコントローラにより遂行される請求
項８記載のマスター−スレーブモジュール通信方法。 - 【請求項１０】 表示ステップは、第３レジスタと通信
して遂行される請求項９記載のマスター−スレーブモジ
ュール通信方法。 - 【請求項１１】 データ伝送が、読出及び書込手順中の
１つである請求項７記載のマスター−スレーブモジュー
ル通信方法。 - 【請求項１２】 多数のレジスタにより制御される共有
メモリ装置を有するバックプレインバスと、マスターバ
スコントローラメモリ装置及びマスター中央処理装置を
有するマスターモジュールと、スレーブバスコントロー
ラ及びスレーブ中央処理装置を有する少なくとも１つの
スレーブモジュールと、を有するシステムバス装置のマ
スター−スレーブモジュール通信方法において、 前記スレーブ中央処理装置により前記マスターモジュー
ルへの接続を要請するステップと、前記マスターモジュ
ールが接続されるか否かを判断するステップと、前記マ
スターモジュールが接続可能である応答を受信するステ
ップと、前記マスターモジュールとマスターモジュール
との間のデータ伝送のために前記共有メモリに接続する
ステップと、前記スレーブ中央処理装置によりデータ伝
送が完了したことを通知するステップと、を実施するこ
とを特徴とするスレー−ブマスターモジュール通信方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/482396 | 1995-06-07 | ||
| US08/482,396 US5856921A (en) | 1995-06-07 | 1995-06-07 | Apparatus and method for intermodular communications using system bus controllers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096721A true JPH096721A (ja) | 1997-01-10 |
Family
ID=23915901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145761A Pending JPH096721A (ja) | 1995-06-07 | 1996-06-07 | システムバスコントローラを利用するモジュール間通信装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5856921A (ja) |
| JP (1) | JPH096721A (ja) |
| KR (1) | KR0174702B1 (ja) |
| CN (1) | CN1095134C (ja) |
| GB (1) | GB2301996B (ja) |
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| KR20030037652A (ko) * | 2001-11-07 | 2003-05-14 | 엘지전자 주식회사 | 그룹 중재를 이용한 버스 중재 시스템 및 방법 |
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