JP2000092103A - スイッチング装置 - Google Patents
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Abstract
ッチングハブ装置に使用可能なスイッチング装置を提供
する。 【解決手段】LANの共通メモリ720と送受信制御部
711〜714間に配置されるスイッチング装置100
は、ビットスライスされた受信データバス151〜15
4に対応して設けられた複数の受信データバス制御回路
101〜104と、ビットスライスされた送信データバ
ス154〜158に対応して設けられた複数の送信デー
タバス制御回路105〜108とを備える。
Description
リアネットワーク)等で使用するスイッチングハブ装置
のスイッチング装置又はスイッチングエレメントに関す
る。
A/CD(Carrier Sense Multiple Access / Collison
Detection)方式であり、一般にイーサネット(登録商
標)と称されるLANにおいて、スター型接続形態(ト
ポロジー)を構成する集線装置(以下ハブという)、特
にスイッチングハブ装置には、スイッチング装置が使用
されている。
開平9−284307号公報に開示される「スイッチ構
成法」がある。
単位スイッチを用いて、nxnより小規模なスイッチを
構成することを特徴としている。また、同公報にはnx
nより大規模なスイッチを構成するための空間分割スイ
ッチの技術や、スイッチ容量の大規模化を図る一般的な
技術として、LSI等のデバイスが扱う信号をバラレル
展開する技術と、パラレル展開数が大きくデバイスの入
出力端子数が不足する場合または処理回路規模がデバイ
スの規模より大きい場合には、ビットスライス構成によ
って複数のデバイスで処理するという技術を開示してい
る。
来の共有バッファ方式のスイッチングハブ装置及びその
スイッチング装置を図14及び図15を参照して簡単に
説明する。
イッチング・ハブ装置の全体の構成及び動作を説明す
る。共有バッファ方式のスイッチング・ハブ装置(11
00)は、ポート#0(1111)、ポート#1(11
12)、ポート#2(1113)・・・、ポート#n
(1114)にそれぞれLAN回線を収容する。各々の
ポートから受信されたパケットデータは、送受信制御部
(1102)で、パラレル信号に変換され、パラレル信
号のバス(1120)を介して、スイッチングエレメン
ト(1101)に渡される。スイッチングエレメント
(1101)は回線から受信したパケットデータをすべ
て、共有メモリ(1103)に一旦格納する。送信する
場合は、スイッチングエレメント(1101)が自ら記
憶してあるメモリの番地を使って、共有メモリ(110
3)から格納してあったパケットデータを読み出し、パ
ラレル信号のバス(1120)を介して、送受信制御部
(1102)に送り、該当ポートからLAN回線に送信
される。
置の構成及び動作を説明する。先に説明した、送受信制
御部(図11の1102)とのインタフェースであるパ
ラレル信号のバス(図11の1120)は、複数の受信
ポート(1211、1212、1213・・・、121
4)単位で、1つの受信データバス(1220)として
スイッチング装置(1201)に入力される。また、複
数の送信ポート(1215、1216、1217・・
・、1218)単位で1つの送信データバス(122
1)として、スイッチング装置(1201)から出力さ
れる。
び送信データバス(1221)が、それぞれ各1の場合
であるが、それぞれ複数である場合もある。また、受信
データバスおよび送信データバスが同一バスであっても
よい。共有メモリ(1202)との接続は、メモリの番
地を示すアドレスバス(1230)とデータバス(12
31)からなる。
モリ(1202)上の空きバッファの番地を管理してい
る、空きバッファ管理回路部(1204)と、送信すべ
きパケットの順序を、送信ポート単位に、共有メモリ
(1202)に格納されているバッファの番地として管
理する、送信バッファ管理回路部(1205)をそれぞ
れ有している。スイッチング装置(1201)は、受信
データバス(1220)からパケットデータを受信した
場合、空きバッファ管理回路部(1204)から、格納
できるバッファのアドレスを得て、共有メモリ(120
2)にパケットデータを格納する。これと同時に、その
バッファアドレスの情報を送信バッファ管理回路部(1
205)に送り、送信すべきポートの送信バッファの待
ち行列に登録される。また、送信側では、この待ち行列
に従い、共有メモリ(1202)からパケットを読み出
し、送信データバス(1221)に出力する。この時、
読み出しに使用したパケットのバッファアドレスは、空
きバッファ管理回路部(1204)に返還され、別の受
信データを格納する際に再度使用される。
バッファ管理回路部(1205)において、共有メモリ
上の何処に格納されたパケットデータでも読み出せる必
要がある。これは、空きバッファ管理回路部(120
4)と送信バッファ管理回路部(1205)が管理でき
るメモリエリアが、共に同じである必要がある。また、
アドレス情報をお互いにやり取りする必要がある。
のスイッチング装置にあっては、これらバッファ管理部
を一元化していた。この一元化が必要な制御部が存在す
る為に、共有メモリ方式のスイッチング装置の場合に
は、ビットスライス構成によって複数のデバイスに分解
できないという問題があった。
イッチング装置の場合、上記従来の技術であるような、
LSI等のデバイスが扱う信号をバラレル展開する技術
で大規模化を行ったとき、パラレル展開数が大きくデバ
イスの入出力端子数が不足するか、または処理回路規模
がデバイスの規模より大きい場合に有効な、ビットスラ
イス構成が取れないため、大規模な構成のスイッチング
・ハブ装置が実現できないことである。
構成により実施可能にするスイッチング装置を提供する
ことにある。
め、本発明によるスイッチング装置は、次のような特徴
的な構成を採用している。
通メモリと送受信制御部間に配置され、回線から受信し
たパケットデータを前記共通メモリに格納し、又は格納
されたパケットデータを前記共通メモリから読み出すス
イッチング装置において、ビットスライスされた受信デ
ータバスに対応して設けられた複数の受信データバス制
御回路と、ビットスライスされた送信データバスに対応
して設けられた複数の送信データバス制御回路とを備え
ることを特徴とするスイッチング装置。
記送信データバス制御回路の動作を夫々監視する受信動
作モニタ回路及び送信動作モニタ回路を備える上記
(1)のスイッチング装置。
共有メモリに格納する際の空きバッファアドレスを管理
する空きバッファ管理回路を備える上記(1)又は
(2)のスイッチング装置。
ータの順番を前記共有メモリのバッファアドレスとして
管理する送信バッファ管理回路を備える上記(1)、
(2)又は(3)のスイッチング回路。
記送信データバス制御回路に動作すべきタイムスロット
を提供するタイムスロット発生回路を備える上記
(1)、(2)、(3)又は(4)のスイッチング装
置。
の好適実施形態例及びその関連装置の構成及び動作を添
付図、特に図1乃至図13を参照して詳細に説明する。
を使用するスイッチングハブ装置600及びそれに接続
される複数のLANセグメント(図1中には611〜6
14の4個のみ示す)を有するシステム構成図である。
このネットワークにつき簡単に説明する。
LANセグメント611−614を集線接続し、スター
型のLANトポロジーを構成する。ここで想定するLA
Nとは、IEEE802.3に代表される、CSMA/
CD(Carrier Sense Multiple
Access/Colision Detectio
n)方式の、通常イーサネットと称されるLANで、1
0Mbpsや100Mbpsや1000Mbpsの全二
重もしくは半二重の通信速度を持つ。
ついて説明する。これらLANセグメント611−61
4は、伝送路と10Mbpsや100Mbpsや100
0Mbpsの通信帯域を共有する単位とする。LANセ
グメント611、613、および614は、スイッチン
グ機能を持たない、単純なリピータ機能を有する集線装
置(単にリピータ・ハブという)621、623及び6
24で、各端末がやはりスター型に接続された構成であ
る。また、LANセグメント614で示すように、リピ
ータ・ハブ621、623、624の機能によっては、
一部ブランチ型に端末を接続する事も可能な場合があ
る。いずれにせよ、これらリピータ・ハブにより構成さ
れた1つのセグメント内においては、CSMA/CDの
方式に従って、各セグメント611−614内の全端末
及びスイッチング・ハブ装置600のポートで、伝送路
および通信帯域を共有する半二重通信である。
装置622への接続によく見られる形態で、リピータ・
ハブを用いず、スイッチング・ハブ装置600のポート
に対し、1対1の接続で、全二重の通信が可能である。
レームフォーマットの一例を示す。DA(Destin
ation−Address)は宛先アドレス情報であ
る。SA(Source Address)は発信元ア
ドレス情報である。
レームフォーマットを持つパケットデータを、1つのL
ANセグメント(例えば、611)から受信し、DA情
報を元にして、別のLANセグメント(例えば、61
2)に対して、そのパケットデータを転送する、スイッ
チング動作を実現する装置である。
・ハブ装置600の構成について詳細に説明する。
トと呼び、通常は8〜32個程度のポート数を有する。
図2のスイッチング・ハブ装置600の場合はポート#
0〜ポート#fの合計16ポートである。
14は、1つもしくは複数のポート単位に存在し、通常
1つのデバイスとネットワークのアドレス情報を格納す
る制御メモリで構成される。図2の例では、4本のポー
ト単位で、送受信制御回路は存在する。接続されたLA
Nの回線に対し、パケットデータの送受信動作を実現す
る。主な処理は、シリアルデータで通信されるLAN回
線と、パラレル処理する装置内部のデータバスとの間
の、データのシリアル/パラレル変換処理と、受信した
パケットに含まれる宛先情報を解析し、送信先ポートを
決定する処理である。
ックRAM)もしくはDRAM(ダイナミックRAM)
のメモリデバイスで構成され、パケットデータを一時的
に保持する。パケットデータは、予め仕切られたパケッ
トバッファと呼ぶスペースに格納される。パケットバッ
ファの番地(アドレス)はスイッチング装置が持つキュ
ー方式のバッファ管理回路によって管理される。
は、1つのデバイスとバッファ管理を行う制御メモリ
(キューメモリ)で構成される。送受信制御回路711
−714とは、パラレル展開された送受信データバス7
51−754で接続される。その接続の形態は、送受信
データバスのビット幅をtxkビットとし、スイッチン
グ装置701−704のデバイスの数を4とした場合、
tビット単位でビットスライスされた、tビット幅を持
つ送受信データバス741−744が、4個あるスイッ
チング装置701−704に接続される。
グ装置701−704が、各々独自に共有メモリ761
−764に共有メモリデータバス731−734で行な
われる。つまり、共有メモリデータバス731−734
も4等分にビットスライスされている。
ング装置の好適実施形態について詳細に説明する。
ットにビットスライスされた受信データバスがn本(図
4の例では、4本)と、同じくtビットにビットスライ
スされた送信データバスがn本(図4の例では、154
−157の4本)で、1本の受信データバスもしくは送
信データバスで、m本のLAN回線に接続されたポート
を収容し、スイッチングエレメント全体で、mxn本の
ポート本数を収容する構成である。
は、各々の受信データバス150−153に対応して、
tビット単位で存在する。受信データバスを介して受信
したデータのうち、送信ポート情報133は送信バッフ
ァ管理回路(図4の113)に転送する。パケットデー
タは共有メモリに転送する。
は、各々の送信データバス(図4の154−157)に
対応して、tビット単位で存在する。共有メモリからパ
ケットデータを読み出し、送信データバスに転送する。
タバス制御回路101−104の動作を監視し、キュー
方式の空きバッファ管理回路112に対して、デキュー
動作のタイミングの指示と、同じくキュー方式の送信バ
ッファ管理回路113に対して、エンキュー動作のタイ
ミングの指示を行う。
タバス制御回路105−108の動作を監視し、キュー
方式の空きバッファ管理回路112に対して、エンキュ
ー動作のタイミングの指示と、同じくキュー方式の送信
バッファ管理回路113に対して、デキュー動作のタイ
ミングの指示を行う。
パケットデータを共有メモリに格納する時の空きバッフ
ァアドレスを管理する。管理の方式はキュー方式で、制
御メモリを利用し、バッファアドレス自体を、その制御
メモリ上にチェーンさせることで、キュー構造を実現す
る。
信すべきパケットデータの順番を共有メモリのバッファ
アドレスとして管理する。管理の方式はキュー方式で、
制御メモリを利用し、バッファアドレス自体を、その制
御メモリ上にチェーンさせることで、キュー構造を実現
する。
リーランのカウンタで実現される。各々の制御回路に動
作すべきタイムスロットを提供する。
作について説明する。まず、図2を参照して、本発明の
スイッチング装置100を使用するスイッチング・ハブ
装置600の動作について詳細に説明する。
ケットデータは、送受信制御部(例えば、711)で、
シリアル/パラレル変換処理され、受信データバスに出
力される。その際、送受信制御部711は、受信したパ
ケットに含まれる宛先情報を解析し、送信先のポートを
決定する処理を行い、受信データバスに出力するパケッ
トデータの先頭に送信先ポート情報を付加する。
分割されたバス単位に同一の内容が付加される。複数存
在するスイッチング装置701−704の各々は、その
送信先ポート情報を見て、自デバイスで管理すべき送信
パケットかどうかの判断を行う。また、パケットデータ
に対しては、受信の場合、自デバイスが接続されたビッ
トスライス位置の受信データバスを介して送られれきた
データを、自デバイスが接続する共有メモリ720に格
納する。
共有メモリ720から読み出したデータを、送信データ
バスの自デバイスが接続されたビットスライス位置の送
信データバスに出力する。
ング装置の動作について詳細に説明する。まず、受信側
動作から説明する。
ス150−153のいずれか1つ、もしくは複数から、
各々に対応する同期タイミング信号160−163に基
づき、該当する受信データバス制御回路101−104
が送信ポート情報を含むパケットデータを受信する。パ
ケットデータの先頭に付加されている、送信ポート情報
133は送信バッファ管理回路113に転送する。パケ
ットデータ131は、共有メモリに格納するが、受信デ
ータバスに対応して、自デバイスがマスタ動作の時と、
スレーブ動作の時で、動作が異なる。
がマスタ動作すべき受信動作であるかの判断を、各受信
データバスの同期タイミング信号160−163と、デ
バイスの位置情報180をデコードすることで判断す
る。もし、マスタ動作であった場合、受信動作モニタ回
路109は、空きバッファ管理回路112に対して、空
きバッファアドレスの出力要求170を出す。これを受
けて空きバッファ管理回路112は、空きバッファアド
レスを1つ生成する。
の位置情報180とタイムスロット信号130に従い、
そのバッファアドレス134を共有メモリ・アドレスバ
ス120に出力する。パケットデータを受信した受信デ
ータバス制御回路も同様に、デバイスの位置情報180
とタイムスロット信号130に従い、パケットデータ1
31を共有メモリ・データバス121に出力して、受信
パケットを共有メモリに書き込む。
作モニタ回路109は、空きバッファアドレスの出力要
求170は出さず、共有メモリのアドレスバス120は
ドライブされない。他のマスタ動作を行うスイッチング
装置100が共有メモリのアドレスバス120をドライ
ブすることになる。パケットデータを受信した受信デー
タバス制御回路101−104は、デバイスの位置情報
180とタイムスロット信号130とに従い、パケット
データ131を、共有メモリデータバス121に出力す
る動作のみ行う。他のマスタ動作を行うスイッチング装
置が共有メモリに書き込みの動作を行うことになる。
信データバス制御回路101−104は、タイムスロッ
ト発生回路110が発生したタイムスロット信号130
から、自制御回路の動作タイムスロットを知り動作する
ことで、共有メモリをアクセスする動作の競合制御を行
う。
バッファアドレスを使用した場合、次の受信に備え、空
きバッファキューの先頭からバッファアドレスをデキュ
ーしておく。デキューの動作は、空きバッファ管理回路
112が保持している空きバッファキューの先頭のポイ
ンタ140をキューメモリのアドレス122とし、キュ
ーメモリのデータ123を読み出すことで、空きバッフ
ァキューの先頭のバッファアドレス143を得る。
動作が有ったことを各受信データバスの同期タイミング
信号160−163から判断し、送信バッファ管理回路
113に対して、送信バッファ管理要求171を出す。
は、先に渡された送信ポート情報133と、デバイスの
位置情報180をデコードする事で、自デバイスが管理
すべき送信ポート宛であるかの判断をする。
ータであった場合、デバイスの位置情報180とタイム
スロット信号130に従い、共有メモリ・アドレスバス
120に出力されたバッファアドレス135を入力し、
そのバッファアドレス135)を送信バッファキューの
最後にエンキューする。
路113が保持しているポート単位の送信バッファキュ
ーの最後尾ポインタ141をキューメモリのアドレス1
22とし、モニタしたバッファアドレス(142)をキ
ューメモリのデータ123として、キューメモリに書き
込む。もし、管理対象の送信ポート宛パケットデータで
無かった場合、無視し、エンキュー動作も行わない。
ァ管理回路113は、送信ポート単位に保持して有る、
送信ポート単位のバッファキューの先頭ポインタと最後
尾ポインタの関係から、送信すべきパケットデータが存
在していることを判断する。送信バッファ管理回路11
3は、デバイスの位置情報180とタイムスロット信号
130とに従い、先頭ポインタを、バッファアドレス1
37として、共有メモリ・アドレスバス120に出力
し、パケットデータを読み出す。
(例えば、105)は共有メモリから読み出した送信パ
ケットデータ132を対応する送信データバス(例え
ば、154)に出力する。また、同時に、他のスレーブ
動作を行うデバイスに対して、送信データバスの同期タ
イミング信号(例えば、164)を出力する。
路(例えば、106、107、108)は、他のマスタ
動作を行うデバイスから渡された、送信データバスの同
期タイミング信号(例えば、165−167)に従い、
共有メモリデータバス(121)上のデータを送信パケ
ットデータ132として入力し、対応する送信データバ
ス(例えば、155−157)に出力する。
タバスの同期タイミング信号164−167から、送信
動作が行われ、バッファが解放されたことを通知するた
めに、空きバッファ管理回路112に対して、バッファ
解放指示172を出す。
2は、共有メモリ・アドレスバス(120)に出力され
たバッファアドレス136を入力する。そのアドレスの
一部のビットと、デバイスの位置情報180をデコード
することで、自空きバッファ管理回路112で生成した
アドレスであるか判断する。
成したアドレスであった場合、そのバッファアドレス1
36を空きバッファキューの最後にエンキューする。こ
のエンキューの動作は、空きバッファ管理回路112が
保持している空きバッファキューの最後尾ポインタ14
0をキューメモリのアドレス122とし、モニタしたバ
ッファアドレス143をキューメモリのデータ123と
して、キューメモリに書き込むことにより行なう。も
し、自空きバッファ管理回路112で生成したアドレス
で無かった場合、無視し、エンキュー動作も行わない。
ートに対して、1つの送信を完了した後も、送信バッフ
ァキューが存在する場合、次の送信に備え、バッファキ
ューの先頭からバッファアドレスをデキューしておく。
このデキューの動作は、送信バッファ管理回路113
が、送信ポート単位に保持している、送信バッファキュ
ーの先頭のポインタ141をキューメモリのアドレス1
22とし、キューメモリのデータ123を読み出すこと
で、送信バッファキューの先頭のバッファアドレス14
2を得る。
ス150-153及び154−157は、送信、受信で
別々の、それぞれ半二重バスとする。4本の32ビット
受信データバスからそれぞれビットスライスされた1本
の8ビット受信データバスを計4本入力する構成であ
る。同様に、4本の32ビット送信データバスからそれ
ぞれビットスライスした1本の8ビット送信データバス
を計4本出力する構成である。
したスイッチング装置#0の位置に相当するデバイスを
例にしている。よって、受信データバス#0に対してマ
スタ動作を提供する。また、管理する送信バッファキュ
ーは、送信データバス#0配下の、ポート#0〜ポート
#3に対して存在する。
置401−404の相互接続図である。共有メモリ40
9のアドレスは、マルチドロップ形式のバス構成で、各
スイッチング装置401−404のいずれか、マスタ動
作するスイッチング装置が出力し、また、全スイッチン
グ装置が入力する構成である。共有メモリ409の読み
出しと書き込みを制御する信号も、このアドレスバスと
同様の構成である。送受信データバスの同期タイミング
信号450−457も同様にマルチドロップ形式のバス
構成で、マスタ動作を提供するスイッチング装置が出力
し、スレーブ動作を行うスイッチング装置が入力する構
成である。
図6〜図8を参照して詳細に説明する。まず、図6を参
照して、受信データバス上で転送されるパケットデータ
の形式を説明する。横の4本の列801−804は8ビ
ット単位にビットスライスされた受信データバスで、各
々8ビット幅を持つ。縦の行811、812、813・
・・は、受信データバス1ワードを表し、上の行811
のワードから順に転送される。行番号811のワード
は、送受信制御回路部により付加された、送信先のポー
トを示す送信先ポート情報(RH)である。送信先ポー
ト情報(RH)は、ビットスライスされた受信データバ
スすべてに付加することで、すべてのスイッチングエレ
メントが受信できる。行番号812以降はポートから受
信した、D00、D01、D02、D03、D04・・
・のバイト順序を持つパケットデータで、バイト単位に
ビットスライスされ、各スイッチングエレメントに転送
される。
ータバスのハンドシェイク動作を説明する。この例で示
した信号は、8ビットでビットスライスされた送受信デ
ータバスの単位である。図8は、受信データバスのハン
ドシェイクを示すタイムチャートである。
こに存在するハンドシェイク信号とは別の手段で、ポー
トからの受信データの存在を知り、どのポートのデータ
を読み込むのかを決定し、そのポートを選択するアドレ
ス情報(RX_ADD)と、ストローブ信号(RX_S
TB)を出力し、ハンドシェイクを開始する。この、ス
トローブ信号(RX_STB)が受信データバスの同期
タイミング信号の一部となる。
A)でハンドシェイクされ、その8ビットのバイトが有
効バイトであることを表す情報ビット(RXDATA_
V)と、データの正当性を受信側で検証するためのパリ
ティピット(RXDATA_P)が各1ビット存在す
る。
ェイクを示すタイムチャートである。マスタ動作を行う
スイッチング装置は、ここに存在するハンドシェイク信
号とは別の手段で、各ポートの送信可能状態を知り、ど
のポートにデータを出力するのかを決定する。次にスト
ローブ信号(TX_STB)を出力し、ハンドシェイク
を開始する。この、ストローブ信号(TX_STB)が
送信データバスの同期タイミング信号の一部となる。送
信の場合、ポートを選択するアドレス情報は、8ビット
のデータ(TXDATA)バスを使用し、実データをハ
ンドシェイクする前に、先頭で伝送する。また、8ビッ
トのバイトが有効バイトであることを表す情報ビット
(TXDATA_V)と、データの正当性をバスの受信
側で検証するためのパリティピット(TXDATA_
P)が各1ビット存在する。
ついて、図9及び図10を引用して詳細に説明する。図
10は共有メモリ上で、パケットデータが格納されるイ
メージを示す。
スされた共有メモリが4つで1ワードを構成し、128
バイトを1つのバッファの単位とし、そのバッファの番
地は、それぞれ番地a、番地b、番地cのワードアドレ
スの構成である例である。
れ、番地a、番地b、番地c、・・・番地eの順に、キ
ューに格納されている状態を表す(203)。スイッチ
ング装置のデバイス内の空きバッファ管理部もしくはポ
ート単位に存在する送信バッファ管理部201では、キ
ューメモリ202に存在するバッファキューの先頭のポ
インタ211と最後尾のポインタ212のみ保持する。
ーのポインタをバッファアドレスに直接対応させる。こ
れにより、キューメモリ202をアクセスする際のポイ
ンタ(キューメモリのアドレス)がバッファアドレスに
も対応する。つまり、先頭のポインタ211は、キュー
に登録された先頭のバッファアドレス(番地a)で、先
頭のポインタ(番地a)が示す、キューメモリの番地
に、2番目のバッファアドレス(番地b)が格納されて
いる。
ス(番地a)を取り出すデキュー動作を説明する。ま
ず、先頭のポインタ211の内容を直接空きバッファア
ドレスもしくは送信バッファアドレスとして使用する。
このため高速にバッファアドレスの生成が行える。続い
て、共有メモリのアクセスを行っている間に、今使用し
た先頭のポインタ211をキューメモリのアドレスとし
て使用し、次のバッファアドレスを読み出し、この値
で、先頭のポインタ211を更新する。
を登録する、エンキュー動作を説明する。まず、最後尾
のポインタ212をキューメモリのアドレスとして使用
し、登録すべきバッファアドレスをそこに書き込む。ま
た、この値で、最後尾ポインタ212を更新する。
イムスロットに関して図11を引用して詳細に説明す
る。この例では、4つの受信データバスに対応した受信
パケットデータの格納動作と、4つの送信データバス対
応した送信パケットデータの読み出し動作の、合計8つ
の、共有メモリに対するスイッチング装置のマスタ動作
が存在する。よって、3ビットの常時動作(フリーラ
ン)カウンタにより8値を発生し、8つのマスタ動作の
タイムスロットに割り当てる。図11の例では、カウン
タの値=000bの場合、受信データバス#0のマスタ
動作となる。
るスイッチング・ハブ装置の他の実施の形態について、
図12を参照して説明する。この例で説明したスイッチ
ング装置1401を2デバイスの構成で使用した、スイ
ッチング・ハブ装置1400の例である。
ト#0〜ポート#7の合計8ポートを収容する。ポート
#0〜ポート#3、ポート#4〜ポート#7の各4ポー
トが、それぞれ#0送受信制御部1411、#2送受信
制御部1413の2つに対応する。
403の2デバイス構成で、各スイッチング装置140
1、1402は、それぞれ同一容量の共有メモリ146
1、1463を持つ、また、同様に、それぞれ同一容量
のキューメモリ1471、1473を持つ。
は、それぞれ32ビットのデータ幅を持つ。このバス幅
を、4等分にビットスライスする。ビットスライスされ
た送受信データバス1441−1444のビット幅はそ
れぞれ8ビットの構成である。
1441−1444を2本束ねて、1つのスイッチング
装置と接続する。#0スイッチング装置1401は、#
0送信受信データバス1451に対してマスタ動作を提
供する。#2スイッチング装置1403は、#2送信受
信データバス1453に対してマスタ動作を提供する。
スイッチング装置(図4の100)は、先に構成説明し
た#0スイッチング装置の位置に相当するデバイスを例
にしている。第1の実施形態と異なり、この実施例の場
合、#1受信データバス制御回路102及び#1送信デ
ータバス制御回路106には、#0受信データバス及び
#0送信データバスの、第2番目のビットスライスバス
(図12の1442)を接続する。
105と#1送信受信データバス制御回路102、10
6をグループ化し、16ビットのビットスライスバスに
対応した形となる。このとき、スイッチング装置100
は、第1番目のビットスライスバス(図12の144
1)を接続した#0受信データバス制御回路101及び
#0送信データバス105がマスタ動作する。第2番目
のビットスライスバス(図12の1442)を接続した
#1受信データバス制御回路102及び#1送信データ
バス制御回路106はスレーブ動作させる。
ロットに関しては、図11の2−1の場合に相当する。
共有メモリに対するスイッチング装置のマスタ動作は4
であるため、タイムスロット信号の上位2ビット(もし
くは単に2ビット)により、4つのマスタ動作のタイム
スロットに割り当てる。図11の例では、カウンタの値
=000b、001の場合、#0受信データバスのマス
タ動作となる。
をスイッチング装置の構成数に合わせることが可能で、
スイッチング装置の最大構成より小さい構成での使用が
可能である。更に、本発明の変形例として、図13に示
すような形態が存在する。これら実施例で説明したスイ
ッチング装置1501を1デバイスの構成で使用した、
スイッチング・ハブ装置である。このスイッチング・ハ
ブ装置1500は、ポート#0〜ポート#3の合計4ポ
ートを収容する。#0送受信制御部1511も先の例と
同様である。#0スイッチングエレメント1501は、
1デバイス構成で、共有メモリ1561とキューメモリ
1571を持つ。
のデータ幅を持つ。このバス幅を、4等分にビットスラ
イスする。ビットスライスされた送受信データバス15
41−1544のビット幅はそれぞれ8ビットの構成で
ある。
541−1544を4本束ねて、1つのスイッチング装
置と接続する。図4の実施形態例に対応させて説明した
場合、スイッチング装置100は、#0受信データバス
制御回路101及び#0送信データバス制御回路105
に対してのみマスタ動作する。他の#1〜#3受信デー
タバス制御回路102〜104及び#1〜#3送信デー
タバス制御回路106〜108に対してはスレーブ動作
させる。
ロットも、図11の2−2の場合に相当する。共有メモ
リに対するスイッチング装置のマスタ動作は2であるた
め、タイムスロット信号の上位1ビット(もしくは単に
1ビット)により、2つのマスタ動作のタイムスロット
に割り当てる。図11の例では、カウンタの値=000
b〜011の場合、#0受信データバスのマスタ動作と
なる。8ビット単位のビットスライスバスを4本束ねて
1本のバスにグループ化することで、スイッチング装置
を1デバイスでも使用可能にできる。
施形態例及びその使用例(スイッチングハブ装置)の構
成及び動作を説明した。しかし、これらの例は、本発明
の単なる例示にすぎず、種々の変形及び変更が可能であ
る。
のスイッチング装置によると、共有バッファ方式の同一
のスイッチング装置を使用して、小規模(小容量)から
大規模(大容量)構成のスイッチングハブ装置が容易に
実現できる。その理由は、スイッチング装置が処理する
データのパラレル展開数を大きくすることで大規模化を
実現する技術において、デバイスの入出力端子数の不足
に対しては、処理するデータのビット幅をビットスライ
ス構成により、複数のデバイスで処理する。また、従来
中央1箇所に存在するべきキュー方式のバッファ管理部
を、ビットスライス構成によって複数のデバイスに分解
した場合も、その分割に対応させ、キュー方式のバッフ
ァ管理部を同様に分散させたからである。
ークの構成図である。
構成を示すブロック図である。
トデータのフォーマットである。
ブロック図である。
た構成図である。
タの構成図である。
タのハンドシェイクタイミングを示す図である。
のハンドシェイクタイミングを示す図である。
のキュウ管理を示す構成図である。
である。
を示すタイミングチャートである。
チングハブ装置の別の例の構成図である。
のスイッチングハブ装置の構成図である。
装置の機能構成図である。
ングハブ装置のスイッチング装置の機能構成図である。
タバス 101〜104 受信データバス制御回路 105〜108 送信データバス制御回路 154〜157 ビットスライスされた送信デー
タバス 109 受信動作モニタ回路 110 タイムスロット発生回路 111 送信動作モニタ回路 112 空きバッファ管理回路 113 送信バッファ管理回路 720 共通メモリ 711〜714 送受信制御部
Claims (5)
- 【請求項1】ローカルエリアネットワーク等の共通メモ
リと送受信制御部間に配置され、回線から受信したパケ
ットデータを前記共通メモリに格納し、又は格納された
パケットデータを前記共通メモリから読み出すスイッチ
ング装置において、 ビットスライスされた受信データバスに対応して設けら
れた複数の受信データバス制御回路と、 ビットスライスされた送信データバスに対応して設けら
れた複数の送信データバス制御回路とを備えることを特
徴とするスイッチング装置。 - 【請求項2】前記受信データバス制御回路及び前記送信
データバス制御回路の動作を夫々監視する受信動作モニ
タ回路及び送信動作モニタ回路を備えることを特徴とす
る請求項1に記載のスイッチング装置。 - 【請求項3】前記受信したパケットデータを前記共有メ
モリに格納する際の空きバッファアドレスを管理する空
きバッファ管理回路を備えることを特徴とする請求項1
又は2に記載のスイッチング装置。 - 【請求項4】ポート単位に送信すべきパケットデータの
順番を前記共有メモリのバッファアドレスとして管理す
る送信バッファ管理回路を備えることを特徴とする請求
項1、2又は3に記載のスイッチング装置。 - 【請求項5】前記受信データバス制御回路及び前記送信
データバス制御回路に動作すべきタイムスロットを提供
するタイムスロット発生回路を備えることを特徴とする
請求項1、2、3又は4に記載のスイッチング装置。
Priority Applications (1)
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---|---|---|---|
JP28058498A JP3455841B2 (ja) | 1998-09-16 | 1998-09-16 | スイッチング装置 |
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JP28058498A JP3455841B2 (ja) | 1998-09-16 | 1998-09-16 | スイッチング装置 |
Publications (2)
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JP3455841B2 JP3455841B2 (ja) | 2003-10-14 |
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Family Applications (1)
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JP (1) | JP3455841B2 (ja) |
-
1998
- 1998-09-16 JP JP28058498A patent/JP3455841B2/ja not_active Expired - Fee Related
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