JPS63287143A - 送信バッファ制御方式 - Google Patents

送信バッファ制御方式

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JPS63287143A
JPS63287143A JP62122145A JP12214587A JPS63287143A JP S63287143 A JPS63287143 A JP S63287143A JP 62122145 A JP62122145 A JP 62122145A JP 12214587 A JP12214587 A JP 12214587A JP S63287143 A JPS63287143 A JP S63287143A
Authority
JP
Japan
Prior art keywords
segment
flag
address
message
transmission
Prior art date
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Pending
Application number
JP62122145A
Other languages
English (en)
Inventor
Ichiro Iida
飯田 一朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS63287143A publication Critical patent/JPS63287143A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 従来の技術(第4図) 発明が解決し工すとする問題点(第5図ン問題点を解決
するtめの手段(第1図ン作用(第2図) 実施例(第5図) 発明の効果 (W要〕 複数の端末等からのデータを送受するノードを複数個ネ
ットワークに接続し尺システムにおいて、各ノードにお
ける送信バッファとしてFIFO形のメモリを用い次場
合に、相手局ビジー等の理由によって先頭データを送出
できないとき、PIFOメモリ内におけるデータの頭注
を変更して後続のデータを優先して送出できるようにし
て、伝送路の有効利用と伝送遅延の短縮を可能にする。
〔産業上の利用分野〕
本発明は送信バッフ7の制御方式に係p%特に送信バッ
フ7として先入れ先出しくFIFO)メモリを用い7を
場合に、伝送路の有効利用と伝送遅延の短縮を可能にす
る送信バック7制御方式に関するものである。
複数の端末等からのデータを送受するノードを複数個有
するネットワークにおいて、各ノードが相手先の異なる
複数のメツセージを順次送信することがでさる工うにす
るkめ、一般に送信バッファとしてFI FQメモリを
使用するが、この場合。
相手局ビジー等の理由で送信バッファの先頭にあるデー
タが滞留し友とき、後続の送信データを優先的に送信で
きるよりにして、伝送路の有効利用と伝送遅延の短縮を
可能にすることが要望される。
〔従来の技術〕
オフィス、工場等における分散配置され次コンビエータ
間を結合するローカルエリアネットワーク(LAN)を
、相互に接続して統合ネットワークシステム’を構成す
る場合、基幹(バックボーン)ネットワークとして固定
長パケットによるスロットリングを用いると、同時に複
数ノードが同一宛先にメツセージを送ったとき、データ
がパケット単位で混合して、受信側でもとのメツセージ
を再生できないという問題が生じる。
これに対してメツセージ送信に先立って問い合わせパケ
ット’に相手ノードに送信して、相手ノードにおける通
信の可否を検出することに工って、ノード間において1
:1の関係でのみ同時に通信できるように制御するアク
セス制御方式が提案されている(特願昭62−   号
)。
第4図はアクセス制御方式におけるノードの構成を示し
たものである。
M4図において、ノードに属する端末から他のノードに
属する端末に対する通信要求と送信メツセージが、端末
インターフェース部1から内部バス2を経て伝達される
と、プロセッサを含む送受信制御部3は、伝達された送
信メツセージをデータ送信バッファ4に蓄積し%また制
御パケット送信バッファ5に受信可否情報全論理“0”
に設定した問い合わせパケットを蓄積し次のち、パケッ
ト組み立て部6に対して問い合わせパケットの送信を要
求する。
またパケットヘッダ解析部7は上述の過程で伝送路8が
ら空きスロットの到着を検出し、セレクタ9をパケット
組み立て部6側に設定させると同時に、パケット組み立
て部6を制御して制御パケット送信パンツ75に蓄積さ
れている間−合わせパケットを、セレクタ9お工びドラ
イバ10ヲ介して伝送路8に送出させるとともに、送受
信制御部s内におけるタイマを起動する。これによって
送出された問い合わせパケットは、伝送路8を介してこ
れに接続されている各通信ノードを周回する。
各通信ノードはレシーバ15(5経てこれを受信し。
パケットヘッダ解析部7において各スロット全解析し、
空塞情報が塞が少状態を示すスロットに対してはさらに
受信アドレスを解析し、着信ノード以外では自アドレス
と一致しないので、そのままビット反転部11.セレク
タ9およびドライバ10を経て伝送路8に転送する。
受信し次ノードが着信ノードでめった場合は、パケット
ヘッダ解析部7はパケット分解部12を起動する。パケ
ット分解部12は、制御パケット受信バッファ13に問
い合わせパケットが蓄積されていない場合には、自ノー
ドがメツセージを受信可能と判定し、問い合わせパケッ
トを制御パケット受信バッファ13に蓄積する。同時に
パケットヘッダ書き替え部14は1問い合わせパケット
における受信可否情報のみをビット反転部11において
論理“0”から論理“1”に誉き替え、セレクタ9およ
びドライバ10ヲ介して伝送路8に送出する。
一方、7iliF信ノードが既に他の通信ノードがらの
メツセージを受信中でルシ、制御パケット受信バッファ
13に既に問い合わせパケットが蓄積されている場合に
は、パケット分解部12は新たに受信し次間−合わせパ
ケットを制御パケット受信バッファ15に蓄積せず、パ
ケットヘッダ書き替え部14はパケットヘッダ解析部7
が受信して―る間−合わせパケットの書き替えを行わな
−。従って送受信制御部5は、パケットヘッダ解析N!
17が受信している問い合わせパケットをそのまま、ピ
ット反転部11.セレクタ?およびドライバ10を介し
て伝送路8に転送する。間−合わせパケットは、伝送路
8を経由して各通信ノードを周回するが、各通信ノード
にお−ては受信アドレスが自アドレスと一致しない几め
、そのtま発信ノードまで転送される。
発信ノードにおいて、伝送路8から到層した間−合わせ
パケットは、レシーバ15ヲ介してパケットヘッダ解析
部7に伝達される。パケットヘッダ解析部7は問い合わ
せパケットを解析し、受信アドレスおよび送信アドレス
から先に送信し九問い合わせパケットが返送され九と判
定すると、受信可否情報t−変化検出部16に伝達する
。変化検出部16は、受信可否情報が論理′1mに設定
ちれている場合には、送受信制御部3に割り込み信号を
伝達する。割り込み信号を受信し九送受信制御部5は、
着信ノードがメツセージを受信可能と判定して、パケッ
ト組み立て部6にデータ送信バッファ4に蓄積されてい
るメツセージの送Mt−要求する。
一方、受信可否情報が論理“0”に設定され7’j’t
まの場合には、変化検出部16は割り込み信号を伝達し
なi0送受信制御部5は、割り込み信号を受信すること
なくタイマが予め定められた時間■経過を検出すると、
着信ノードがメツセージを受信不能と判定し、所定期間
経過後、再び問い合わせパケットの送信から繰り返す。
この、1)に第4図に示され次男式では、着信側のノー
ドが一つの発信側のノードに対してのみ送信を迅速に許
容するので、送信メツセージが着信側におiて忠実に再
生され、かつ通信能率の低下も防止可能である。
〔発明が解決しょうとする問題点〕
第5図はアクセス制御方式における問題点を説明するも
のである。第5図におりては、第4図に示され友ように
ノードを介して、スロットリングを用いてLAN間接続
を行っ九場合の概略構成が例示されている。第4図に示
され九従来構成Qノードでは、送信用バッファとしてF
I FO形のバッファを設けてiる。いまノードCの送
信バッファ18にノードA6てのメツセージのが臀き込
まれ九とし、ノードCからノードAに問い合わせパケッ
トを送出し九のに対してノードAから受信不可の返信が
あっ7ij場合には、ノードCにおiてメツセージ■の
送信待ちの状態となり、後続のメツセージの送信を行う
ことができない。従ってこの間にノードB6てのメツセ
ージの、ノードDらてのメツセージのが到層し、これら
のノードに対してはメツセージの送信が可能で6り九場
合でも、メツセージQの送官終了までは送信を待たされ
ることになる。これにぶって情報伝送の遅延が生じるだ
けでなく、送信ノードにおけるバッフ7が輻輳しオーバ
ーフローする事態も生じ得る。
〔問題点を解決する九めの手段〕
本発明は、このよりな従来技術の問題点を解決しようと
するものであって、第1図に示す原理的構成を有し、複
数のセグメントに領域を分割されメツセージをサイクリ
ックに加算される書き込みアドレスによって到着屓に各
セグメントに蓄積し、サイクリックに加算される読み出
しアドレスによって先頭メツセージから順次読み出して
送出する送信バッファ101において、フラグ102と
、制御手段105と上膜は次ものである。
フラグ102は、データの有効または無効を示すもので
ある。
制御手段IL13は、先頭メツセージが送信不能のとき
前記フラグをセットしたまま読み出しアドレスを次セグ
メントに移動し、移動したセグメントのフラグがリセッ
トされていたときは有効セグメントまで読み出しアドレ
スを移動させるぶつに制御するものでらる。
〔作用〕
第2図は本発明方式の作用を説明するものであって、本
発明におけるバララフ制御方式を示し九ものである。
送信バッファ19はメツセージの最大サイズを有するセ
グメントごとにその領域を分割されておp1各セグメン
トごとにサイクリックに順次インクリメントして読み出
レアドレスを指定する読み出しアドレスレジスタ(RA
)、各セグメントごとにサイクリックに順次インクリメ
ントして書き込みアドレスを指定する誓き込みアドレス
レジスタ(WA)およびデータの有効/無効を示すフラ
グであるバリッド/インバリッドフラグ(VF)?:有
している。
第2図において、(1)は送信バッファにメツセージが
全くない状態(エンプティ)を示し、読み出レアドレス
と書き込みアドレスは一致して−るとともに、 VFフ
ラグはすべてのセグメントについて0でありて、エンプ
ティフラグが立てられている。
(2)は送信バッファにおける2つのセグメントにメツ
セージが書き込まれた状態を示し、書き込みアドレスだ
けが2セグメント進むとともに、書き込まれ九セグメン
トのVFフラグは1となる。図においてはVFフラグが
1であるセグメントにハツチングを施して示゛して―る
(3)は(2)で書き込まれ九メツセージのうち1つの
セグメントのデータが送信された状態を示し、読み出レ
アドレスが1セグメント進むとともに、読み出され几セ
グメントのVFフラグは0となる。
このようにデータの読み出しが停滞しない通常の状態で
は、従来と同様なFIFOバッファとして動作する。
(4)は送信バッファに書き込まれたメツセージが受信
側ビジーで送信を拒否され九場合を示し、この場合は読
み出しアドレスを1セグメント進めるが、そのセグメン
トについてのVFフラグは1のままにしておく。これに
よってそのメツセージは送信バッファにおける最後尾に
移される。
(5)久の送信の丸め読み出しアドレスを進めたとき、
そのセグメントのVF7ラグが0であっ次ときは、引き
続き読み出しアドレスを進めてVFフラグが1であるセ
グメントに達するまでインクリメントする。この場合各
セグメントを一周してもVFフラグが0でhz九ときは
、そのセグメントのアドレスを新しいアドレスとする。
まt書き込みアドレスは従来と同様に、1つのメツセー
ジが書き込まれるごとに1セグメントずつ進める。
このような動作を続は沈結果、読み出しアドレス値が書
き込みアドレス値に追いついて等しくなっ次ときは、送
信バッファが(11に示されたエンプティの状態になっ
たので、二ンプテイフラグが立てられる。
(6)一方、書き込みアドレスイ直が読み出しアドレス
値に追いついて等しくなう九ときは、送信ノ(ツ7アが
空きのない状態(フル]になつ九ので、フルフラグを立
てて、以後の書き込みを禁止する。
このように本発明方式によれば、通常の場合は従来ノF
IFOバッファと同様の動作を行うことができるととも
に、輻輳ノード宛のメツセージを退避させて後己のメツ
セージを優先的に処理することができるようになる。
〔実施例〕
第3図は本発明の送信バッフ7制御方式の一実施例全示
し比ものでおって、送信バッフ7の適用されるノードの
構成は、第4図に示されたものと同様である。
第3図において21は2ボートメモリでちって、多数の
セグメントにその領域を分割されているとともに、その
各セグメントに対応してVFフ2グ22七有する。メモ
リ21のデータはセグメントアドレスカウンタ23に1
ってセグメントのアドレスを指定され、オフセットカウ
ンタ24iC工ってセグメント内のバイトアドレスを与
えられることに工つて、読み出しクロックに応じて続み
出ちれて、ネットワーク側へ出力される。1セグメント
分のデータが読み出され上とき、そのセグメントのVF
フ2グ22は反転されて0となる。てグメントアドレス
カクンタ25のカウントアツプは、七グメントカウント
アッグ制御部25が送受4M制御部5からスタートの指
示を与えられ九とき、セグメントアドレスカウンタ23
に対してクロックを出力することによって行われる。
一方、端末からのデータは、書き込みアドレスカウンタ
26に工ってセグメントのアドレスを指定されることに
工って、嚇き込みクロックに応じてメモリ21に書き込
まれる。この場合の誉き込みアドレスは、 VFフラグ
22において1が立てられている最後のセグメントの次
のセグメントを指定する工9に与えられる。
このようにして通常の場合は、FIFOパツフッと同様
の動作が行われる。
セグメント初期値レジスタ27は、セグメントアドレス
カウンタ25(Dカウントアツプ時の初期11ft保持
し、比較s28はレジスタ270mとセグメントアドレ
スカウンタ26CDカウント値とを比較する。
17tVF判定s29はVFフシグの1を判定して出力
を発生する。セグメント初期値レジスタ30ニ書キ込ミ
アドレスカウンタ26のカウントアツプ時の初期値を保
持する。比較部31はセグメントアドレスカウンタ23
.@き込みアドレスカウンタ26゜セグメント初期値レ
ジスタ27.30の値を比較する。
メツセージを送信できない場合には、そのセグメントの
データはデータ列の最後尾に移されるが、制御部25は
VF判定部29の出力が発生しないときは引き続いてク
ロックを出力し、VF判定部29の出力発生によってク
ロック出力を停止することによって、次の有効データを
データ列の先頭に繰り出す処理全行う。
taこの場合VFフラグに1が立てられ^セグメントが
存在しな−ときは一周してもとのアドレスに戻るが、比
較部28によってセグメント初期値レジスタ27の初期
値(カウントアツプ開始時の絖み出しアドレス1直)と
の一致が検出されたとき、制御部25はクロックの出力
を停止することによって、無制限にアドレスが周回する
ことを防止する。
また比較部31はセグメントアドレスカウンタ23、読
み出し側のセグメント初期i直レジスタ27゜書き込み
アドレスカウンタ26.@き込み側のセグメント初期値
レジスタ30の値を比較することによって、読み出しア
ドレス値が書き込みアドレス値に追一ついて等しくなっ
たときエングティフラグを出力し、書き込みアドレスが
読み出しアドレスに追いつ−て等しくなったときはフル
フラグを出力する。
〔発明の効果〕
以上説明し皮ように本発明によれば、複数の端末等から
のデータを送受するノードを複数個ネットワークに接続
し、各ノードにおいて通常はFIFO形メモサメモリ動
作する送信バッファを用い几場合に、あるノードの相手
局におりて輻輳が生じてもそのノードと他のノードとの
間の通信を優先して行うことができるので、伝送路の有
効利用、伝送遅延の短縮が可能になる。本発明の方式は
第5図に示されf/−LANf対象とするアクセス制御
方式の場合に限らず適用できるが、LAN間接続のよう
にトラヒックが広範囲に分散するシステムの場合には特
に有効でらる。
【図面の簡単な説明】
第1図は本発明の原理的構成を示す図、第2図は本発明
方式の作用を説明する図、−第3図は本発明の送信バッ
ファ制御方式の一実施例を示す図、 第4図はアクセス制御方式におけるノードの構成を示す
図、 第5図はアクセス制御方式における問題点を説明する図
でおる。 21・・・2ボートメモリ 22・・・VFフラグ 23・・・セグメントアドレスカウンタ24・・・オフ
セットカウンタ 25・・・セグメントカウントアツプ制御部26・・・
書き込みアドレスカウンタ 27、30・・・セグメント初期値レジスタ28、31
・・・比較部 29・・・VF判定部 101・・・送偏バッ7ア 102・・・フラグ 103・・・制御手段

Claims (1)

  1. 【特許請求の範囲】 複数のセグメントに領域を分割され、送信すべきメッセ
    ージをサイクリックに加算される書き込みアドレスによ
    って到着順に各セグメントに蓄積し、サイクリックに加
    算される読み出しアドレスによって先頭メッセージから
    順次読み出して送出する送信バッファ(101)を有す
    るデータ通信装置において、 データの有効または無効を示すフラグ(102)を各セ
    グメントごとに設けるとともに、 先頭メッセージが送信不能のとき前記フラグをセットし
    たまま読み出しアドレスを次セグメントに移動し、 移動したセグメントの前記フラグがリセットされていた
    ときは有効セグメントまで読み出しアドレスを移動させ
    、送信不能のメッセージをバッファの最後尾に退避させ
    るように制御する制御手段(103)を設けたことを特
    徴とする送信バッファ制御方式。
JP62122145A 1987-05-19 1987-05-19 送信バッファ制御方式 Pending JPS63287143A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62122145A JPS63287143A (ja) 1987-05-19 1987-05-19 送信バッファ制御方式

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JP62122145A JPS63287143A (ja) 1987-05-19 1987-05-19 送信バッファ制御方式

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JPS63287143A true JPS63287143A (ja) 1988-11-24

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ID=14828721

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Application Number Title Priority Date Filing Date
JP62122145A Pending JPS63287143A (ja) 1987-05-19 1987-05-19 送信バッファ制御方式

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JP (1) JPS63287143A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055248A (en) * 1996-10-29 2000-04-25 Nec Corporation Transmission frame format converter circuit
JP2006323976A (ja) * 2005-05-20 2006-11-30 Nec Electronics Corp インターフェース回路及び光ディスク装置

Cited By (2)

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Publication number Priority date Publication date Assignee Title
US6055248A (en) * 1996-10-29 2000-04-25 Nec Corporation Transmission frame format converter circuit
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