JPS63318843A - パケツト化制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ネットワークのノード装置内部の回路に係り
、特に長大なメツセージを短い固定長のミニパケットに
分割して伝送するシステムにおいて、分割、送信処理を
高速に行なう必要がある場合に好適なパケット化制御回
路に関する。

〔従来の技術〕

従来パケット交換機などに見られるように長大なメツセ
ージを分割してパケット化して送る際。

分割処理、データ長のカウントお・よび表示、後続パケ
ットの有無、および最終パケットの識別表示などのヘッ
ダ処理は、送信する前に、あらかじめソフトウェア処理
で行ない、できあがったパケットを別のバッファに置き
、そこから送信するという方法がとられていた。

関連する文献の例としては１例えば、特開昭５８−５９
５８６号が挙げられる。

〔発明が解決しようとする問題点〕

上記従来技術は、ソフトウェアによって処理しているた
め、きめ細かい制御ができるという反面、ソフトウェア
で処理するために、プロセッサの処理能力により、処理
速度が制限されてしまう、特に、ネットワークの伝送速
度が、１００　Ｍｂｐｓから４００　Ｍｂｐｓといった
超高速ＬＡＮにおいては、ノード装置の内部処理をバイ
ト単位のパラレル処理を行なったとしても、１２ＭＢ／
９〜５０ＭＢ／Ｓの速度、すなわち８０ｎｓｓｃ〜２０
ｎｓｅｃという短かい間隔でバイトｍ位のデータを送信
あるいは受信しなくてはならない。この間に送信時パケ
ット化するためのヘッダ情報の作業、特にメツセージの
分割にともなう長さ情報の生成、あるいは、受信時のパ
ケットからメツセージへの復元処理などを、送受信時に
同時に行なおうとすると、ソフトウェア処理では高速処
理ができず、別処理にしなくてはならないという問題が
あった。

本発明の目的は、単純な回路構成により、送受信時に同
時処理させ、高速化をはかることにある。

〔問題点を解決するための手段〕

上記目的は、長大なメツセージを分割して、複数の固定
長ニミパケットにして伝送するループ形ネットワークシ
ステムにおいて、ループに接続される各ノード装置内部
に、送信すべきデータの格納アドレスを表示する増分カ
ウンタと、未送信分のデータ量を表示する減算カウンタ
と、ミニパケット内データ領域の長さと先に述べた減算
カウンタの値との大小関係から最終番目のミニパケット
であることを導き出す比較器を設け、これらによって、
複数の固定長ミニパケットにて、長大なメツセージを送
る際に必要な、メツセージの分割ど、後続ミニパケット
有りの表示、固定長ミニパケット内の有効データ長表示
、最終パケットの表示の各機能を、あらかじめ分割して
準備しておくことなく、送信動作と同時に実行すること
により、達成される。

〔作用〕

ノード装置内におく増分カウンタは、送信すべきデータ
の格納アドレスを示すのに用いる。一連のパケット送信
前は、データが格納されている先頭アドレスをさしてお
り、送信とともにカウンタをインクリメントし、常に伝
送路上に、送り出すべきデータの位置を示す。

減算カウンタは、未送信分のデータ量を表示するのに用
いる。一連のパケット送信前は、送信すべきメツセージ
の長さが、初期値として与えられており、送信とともに
カウンタをデクリメントし、常に未送信分のデータ量を
示す。

比較器は、これから送るパケットが最終のパケットであ
るや否やの表示を導き出すのに用いる。

すなわち、あらかじめ定めておくミニパケットのデータ
領域の長さと、未送信分のデータ量すなわち前記減算カ
ウンタの値とを各パケットの送信開始毎に比較し、カウ
ンタ値の方がデータ領域の長さよりも大きければ、最終
パケット有の表示を導き出し、一方、カウンタの値がデ
ータ領域の長さ以下であれば、これ以上分割されること
はなく、すなわち最終パケットとなるので、最終パケッ
トの表示を導き出す。

これらによって、メツセージをミニパケットにのせるた
めに分割して伝送する際に、各パケットのデータ部分は
、増分カウンタが示すアドレスのバッファから取り出す
ことにより、送信時に生成され、各パケットごとに、減
算カウンタと比較器から導き出される後続パケット有又
は最終パケットの表示を送信時にのせることが可能とな
る。最終パケットにおいては、減算カウンタの値をミニ
パケットの長さ情報としてのせることによって、可変長
のメツセージを固定長に分割した際に発生する端数分を
、最終パケット内の有効データ長として与え、受信局に
伝えることが可能になる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

第４図は、本発明を適用したループネットワークシステ
ムの植成図である。第４図において各ノード４１，４２
，４３，４４は、伝送路４９によってループ上に結ばれ
ており、それぞれには計算機４５，４６，４７．４８が
接続され、計算機のメツセージ通信が行なわれるネット
ワークシステムを示しているにの中で、本発明は、ノー
ド内部の制御回路に適用している。伝送路４９上には次
に示すフレームが一定周期で周回している。

第５図は、フレーム内の構成を示す図である。

フレーム５１は、先頭を示すフレームデリミタ（ＦＤ）
５２と、複ＦＪ（１−ｎ）のミニパケット領域５３から
なる。１つのミニパケット内は、ミニパケットの先頭を
示すスターティングデリミタ（ＳＤ）５４と、宛先アド
レス５５、送り元アドレス５６、制御情報５７および固
定長のデータ５８の各領域からなる。

例として第４図に示した計算機４６から計算機４８に対
して、任意の長さのメツセージを送る場合は、メツセー
ジを第５図のミニパケットのデータ領域５８に入るよう
に分割して、送ることになる。

第３図は、メツセージ分割の説明図である。計算機から
の任意の長さのメツセージを、ミニパケットで送れるよ
うにするために、ミニパケットのデータ領域の大きさに
、分割する。２５は５分割する前のメツセージであり、
２６，２７．２８゜２９は、ミニパケットのデータに合
わせて分割されたセグメント化データである。

メツセージ２５は任意長であるため、固定長のミニパケ
ットデータサイズに分割すると、最後に端数が生じる。

３０は最後に分割されたデータであり、その中の斜線で
示された部分のみが有効なデータである。これらのデー
タを正確に受信局に伝えるために、ミニパケットに、長
さに関する情報をのせる必要がある。

第２図は、ミニパケット内の有効データを表示する方法
を説明した図である。５４，５５，５６゜５７．５８は
、第５図で説明した通りである６最終パケツトか否か、
そしてデータ領域内の有効データ長を示すための制御情
報を伝える必要がある。

最終パケット以外では、有効データ２４は、ミニパケッ
トデータ要分あるため、あえて有効データ長を伝える必
要がない、伝える必要があるのは、後続パケット有とい
う情報だけであるので、制御情報領域５７には、あらか
じめ定めておいたもので、データ長Ωよりも大きい数値
のｍをのせることにより、後続パケット有を意味するよ
うにする。

したがって、最終パケット以外のパケットの制御情報領
域５７には、後続パケット有を意味するｍのみをのせる
。

一方、最終パケットには、メツセージを分割した時に発
生する端数分のデータを入れるため、データ領域内の有
効データ長を示す必要がある。したがって最終パケット
の制御情報領域５７には。

有効データ長Ｖをのせる。但し、ＶＳ２である。

これにより、最終パケット以外では、ｍを表示し、最終
パケットでは、■を表示することにより。

後続パケットの有無、有効データ長の伝達が可能となる
。

本発明は、これらの制御情報の生成を、増分カウンタ、
減算カウンタ、および比較器により、パケット送信時に
行なうものである。

第６図に、ノード内部の構成図を示す、１４゜１７は伝
送路、１５は伝送路１４からのシリアル信号をバイト単
位のパラレル信号に変換する直並列変換器、１６はパラ
レル信号を伝送路１７に出すだめのシリアル信号に変換
する並直列変換器である。１８は第５図で示した、フレ
ームデリミタ５２の検出回路、１９はフレームの先頭を
基準にミニパケット制御のタイミングを発生するタイミ
ング生成回路、２０はタイミング信号バスである。

２２が本発明を適用するパケット送信回路（詳細につい
ては後述第１図参照）、２１はパケット受信回路である
。１３はノードに接続する計算機と結ぶ計算機接続用バ
スである。また９は伝送路を流れてきたミニパケット領
域に、パケット送信回路２２からのミニパケットを挿入
するためのセレクタである。

すなわち、伝送路１４を流れてきたフレームは直並列変
換器１５によってパラレル化され、通常はセレクタ９を
通過し、並直列変換器１６にてシリアル化され、伝送路
１７から、下流のノードに渡される。ノードを通過する
際に、フレームデリミタ検出回路１８によって、フレー
ムの先頭を識別し、これをもとに、タイミング生成回路
１９によって、ミニパケット制御用タイミング信号を発
生させ、パケット送信回路２２およびパケット受回路２
１に送る。

パケット送信回路２２は、計算機接続用バス１３によっ
て結ばれている計算機から、送信すべきメツセージおよ
び宛先とメッセージ長を与えられ、タイミング信号バス
２０に従って、上記メツセージをパケット化し、セレク
タ９を切り換え、フレームのミニパケット領域にミニパ
ケットを送り出し、並直列変換器１６によってシリアル
化し、伝送路１７に送り出す。一方、宛先のノードでは
、パラレル化した後に、パケット受信回路２１において
メツセージの組み立てを行ない、接続してい。

る計算機に伝える。

第１図は、本発明の一実施例を示すパケット送信回路の
詳細構成図であり、上述の分割送信およびｍＩＪｔｊ４
情報の生成ａ！能の実現例を宗している。

第１図において、１は送信すべきメツセージの長さを設
定しておくため、メッセージ長レジスタであり、２は未
送信号のデータ量を示す減算カウンタ（Ｄ　Ｅ　Ｃ）で
ある、３はミニパケットの中のデータ領域の大きさをあ
らかじめ設定しておくセグメント長レジスタ、４は、分
割して送信されていくミニパケットが最終番目のパケッ
トであるか否かを判定するために、ミニパケットのセグ
メント長と、未送信号のデータ量を比較する比較器であ
る。、５はミニパケットの制御情報を生成するためのセ
レクタで、比較器４の比較結果により、最終パケットで
ない場合は、後続パケット有を示すパターンとして、ミ
ニパケットのデータ長よりも大きい値マＦＦＦＦマ（前
述のｍに相当する）を選び、最終パケットの場合は、ミ
ニパケット内の有効データ長として、未送信号のデータ
量を示している減算カウンタの値を選ぶことによって、
制御情報を生成する。７は送信すべきメツセージを格納
しておくメツセージメモリ、６はメツセージメモリから
取り出すべきアドレスをさしている増分カウンタ（ＩＮ
Ｃ）であり、送信前はメツセージの先頭を示し、送信中
は、パケットのデータ領域に対して、バイト単位でデー
タが読み出されるごとにインクリメントすることにより
、次に取り出すべきアドレスを示す。１０はパケットの
宛先、送り元のノードアドレスを設定しておくアドレス
レジスタ、１２は接続されている計算機から、この送信
回路に対して、送信依頼するための送信要求フラグ、８
はパケット化するために、宛先アドレス、送り元アドレ
ス、制御情報、データを選択するセレクタである。１１
はタイミング信号バス２０に従い、宛先アドレス、送り
元アドレス、制御情報、データの順で、セレクタ８を選
択させるためのタイミング信号を生成するため、および
データ取り出し期間中に、増分カウンタ６および減算カ
ウンタ２を動作させるクロック信号を生成するためのパ
ケット化タイミング制御回路である。

次に動作について説明する。ノードに接続されている計
算機は、計算機接続用バス１３を介して、メッセージ長
レジスタ１に送信すべきメッセージ長を、メツセージメ
モリ７に送信すべきメツセージを、アドレスレジスタ１
０に宛先アドレスと送り元アドレスを、各々設定する。

その後、送信要求フラグ１２をオンにすると、タイミン
グ制御バス２ｏにもとづいて送側動作が開始されろ。

すなわち、ミニパケット領域の到着により、パケット化
タイミング制御回路１１にＧ信号がオンになり、セレク
タ８によって、宛先アドレスおよび送り元アドレスが選
ばれて、セレクタ９を介して、フレーム上に出る。次に
１１のＥ信号がオン−になり、セレクタ５の出力、すな
わち制御情報が選ばれる。ここで、減算カウンタ２は、
送信要求フラグがオンになった時、メッセージ長レジス
タ１の値をロードしているが、カウントクロックはまだ
入っていないため、カウンタ値はメッセージ長の値を示
した状態になっている。ミニパケットのデータ長よりも
長いメツセージが送信依頼されたとすれば、比較器４に
おいて、Ｂ＞Ａという関係になり、セレクタ５は端子Ｃ
のマＦＦＦＦマパターンを選択する。すなわち、後続パ
ケット有という意味である。したがって、セレクタ８よ
り、後続パケット有の制御信号が、フレーム上に出され
る６次に１１のＦ信号がオンになり、メツセージメモリ
７のデータがフレーム上に出る。パケットのデータ領域
の期間中は、カウントクロック信号が入力し続けられる
ため、減算カウンタ２はカウントダウンし、増分カウン
タ６はカウントアツプし、次々にアドレスを更新し、新
しいデータをフレーム上に出す。１パケット分のデータ
が送信し終わると、第１パケツトの送信は終了する。次
のミニパケット領域に到着すると、同様にして、残りの
データをパケット化し、フレーム上に送り出す。

最終パケットにおいては、減算カウンタ２の値が、セグ
メント長レジスタ３の値、すなわちパケットデータ領域
の大きさ以下になっているので、セレクタ５は、Ｄ端子
側すなわち、減算カウンタ２の値を選択することによっ
て、制御情報として最終パケット内の有効データ長を、
フレーム上に送り出すことができる。

上述したように１本発明を用いることによって、長大な
メツセージを分割し、複数のミニパケットとして、伝送
するための、分割動作ならびに、後続パケットの有無な
および有効データ長表示を行なう制御情報の生成、パケ
ットへの付与を、あらかじめ準備しておくことなく、送
信動作と同時に行なうことが可能になり、大量データの
高速伝送が容易に実現できるという効果がある。

〔発明の効果〕

本発明によけば、長大なメツセージを分割し、複数のミ
ニパケットにして、伝送するための、分割動作ならびに
、後続パケット有りの表示、最終パケットの表示、およ
び有効データ長表示を行なう制御情報の生成、パケット
への付与を、あらかじめ準備しておくことなく、送信動
作と同時に行なうことが可能になり、大量データの高速
伝送が容易に実現できるという効果がある。

特に、従来では、パケット化処理をソフトウェア処理に
よって行なっていたため、たとえば伝送路の伝送速度が
速くなっても、プロセッサの処理能力ネックにより、性
能は頭打ちになってしまうが１本発明では、伝送りロッ
クにもとづいて各部分が動作し、パケット化処理を行な
っているため、使用しているデバイスの動作速度が許す
限り、伝送速度が速まれば、パケット化処理も速まり、
性能頭打ちは起こらず、高速ＬＡＮ向きの回路であると
言える。

【図面の簡単な説明】

第１図は本発明の一実施例のパケット送信回路の詳細構
成を示すブロック図、第２図は、ミニパケット内の有効
データを表示する方法の説明図、第３図は、メツセージ
の分割の説明図、第４図は。 本発明を適用したループネットワークシステムの概略構
成を示すブロック、第５図はフレーム内の構成を示す説
明図、第６図は本発明の実施例におけるノード内部の構
成を示すブロック図である。 １・・・メッセージ長レジスタ、２・・・減算カウンタ
。 ３・・・セグメント長レジスタ、４・・・比較器、５・
・・セレクタ、６・・・増分カウンタ、７・・・メツセ
ージメモリ、８・・・セレクタ、９・・・セレクタ、１
０・・・アドレスレジスタ、１１・・・パケット化タイ
ミング制御回路、１２・・・送信要求フラグ、１３・・
・計算機接続用茅　２　図 ３０　　　”ｉｎり゛メン上４こテ”−りＮ弗　子図 乎５図

Claims (1)

【特許請求の範囲】
1. １、長大なメッセージを分割して、複数の固定長ミニパ
   ケットにして、伝送するループ形ネットワークシステム
   において、ループに接続される各ノード装置内部に、送
   信すべきデータの格納アドレスを表示する減算カウンタ
   と、ミニパケット内データ領域の長さと先に述べた減算
   カウンタの値との大小関係から最終番目のミニパケット
   であることを導き出す比較器を設けたことを特徴とし、
   これらによって複数の固定長ミニパケットにて、長大な
   メッセージを送る際に必要な、メッセージの分割と後続
   ミニパケット有りの表示、固定長ミニパケット内の有効
   データ長表示、最終パケットの表示、の各機能を、あら
   かじめ分割して準備しておく必要なく、送信動作と同時
   に実行することを特徴とするパケット化制御回路。