JPH11134274A - デバイス・ドライバ中の割込みオーバヘッドを低減させる機構 - Google Patents

デバイス・ドライバ中の割込みオーバヘッドを低減させる機構

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JPH11134274A
JPH11134274A JP10195459A JP19545998A JPH11134274A JP H11134274 A JPH11134274 A JP H11134274A JP 10195459 A JP10195459 A JP 10195459A JP 19545998 A JP19545998 A JP 19545998A JP H11134274 A JPH11134274 A JP H11134274A
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interrupt
data
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Denton E Gentry Jr
デントン・イー・ジェントリー・ジュニア
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes

Abstract

(57)【要約】 【課題】 高レベル処理を下位割込みレベルで実行し、
ＣＰＵがその他の割込みにサービスすることができるよ
うにする方法および装置を提供すること。 【解決手段】 高レベル割込みを有する非同期転送モー
ド（ＡＴＭ）デバイスなどのネットワーク・デバイス
は、パケットの処理を開始し、下位レベル・ソフトウェ
ア割込みにプロセス制御を転送する。下位レベル・ソフ
トウェア割込みはパケット処理を完了する。プロセス制
御を転送する前に、ハードウェア割込みはパケットにつ
いてのプット情報を生成し、これは後にソフトウェア割
込みがパケットを処理する際に取り出して利用する。パ
ケットについて生成された各データ・ストリームには独
自の世代番号が割り当てられる。所与のパケットのプッ
ト情報に関連する世代番号は、そのパケットが予定され
たデータ・ストリームの世代番号と比較される。これら
の世代番号が等しければ、パケットが予定されたデータ
・ストリームは不変であると想定され、パケットはその
データ・ストリームに進み、さらに処理される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、装置をネットワー
ク化するデバイス・ドライバの分野に関し、さらに詳細
には、本発明は、ネットワーク通信中のデバイス・ドラ
イバ中の割込みオーバヘッドを低減させる方法および装
置に関する。
【０００２】
【従来の技術】ネットワークを介してデータを送受信す
ることができるコンピュータ・システムは、通常は、ネ
ットワーク・データの送受信をサポートするためにネッ
トワーク・ハードウェア割込みを有する。従来は、ネッ
トワーク・ハードウェア割込みは、その他のほとんどの
ハードウェア割込みより高位の優先順位を有する。
【０００３】所与のハードウェア割込みによって活動化
されたデバイス・ドライバがコンピュータ・システム上
のデータ処理に従事している間、この動作中のデバイス
・ドライバより低いレベルの割込みを有するその他のデ
バイス・ドライバは、実行することができない。非同期
転送モード（ＡＴＭ）デバイスなどのいくつかのハード
ウェア・デバイスは、非常に短い時間周期中に複数のハ
ードウェア割込みが発生することがある。こうした複数
のハードウェア割込みにより、ＡＴＭデバイスと連動す
るデバイス・ドライバは、中央処理装置（ＣＰＵ）時間
を独占することができる。このような独占は、下位レベ
ルの割込み要求の処理を遅らせるので、コンピュータ・
システムの通常の処理に不利な影響を及ぼすことがあ
る。以前のハードウェア割込みの過度の処理によって遅
れたハードウェア割込みを示す時間線の１例を図１に示
す。
【０００４】図１は、ともにハードウェア割込みを生じ
させるＡＴＭデバイスおよびイーサネット・デバイスに
関するタイミング図である。コンピュータ・システムが
時間線１００上の時間Ａで実行されるときに、ＡＴＭデ
バイス１０２はサービスされたハードウェア割込みをア
サートする。ハードウェア割込みハンドラがＡＴＭデバ
イス１０２からパケットの待ち行列を解除しているとき
に、イーサネット１０４は時間Ｂでハードウェア割込み
をアサートする。しかし、ＡＴＭ１０２からアサートさ
れたハードウェア割込みが既に受諾されているので、ハ
ードウェア割込みの開始を求めるイーサネット１０４の
要求は拒絶される。時間Ｃで、ＡＴＭ１０２のハードウ
ェア割込みは、ＡＴＭデバイス１０２からのパケットの
待ち行列の解除を完了し、処理時間が解放される。これ
でようやくイーサネット１０４のハードウェア割込みは
処理を開始することができる。
【０００５】下位レベルの処理の不当な遅延の問題を妥
協するために、ＡＴＭデバイスは全ての処理をＣＰＵの
割込みコンテキスト内で実行する。図２は、ＡＴＭデバ
イスによって引き起こされた単一のハードウェア割込み
によって開始される例示的なタスクを示す図である。パ
ケットがＡＴＭデバイスに到着すると、割込みがＡＴＭ
デバイスによってアサートされ、ＡＴＭデバイス・ドラ
イバ１１０がＡＴＭデバイスからパケットの待ち行列を
解除し、そのパケットがインターネット・プロトコル
（ＩＰ）パケットであると決定する。次いでパケットは
ＩＰ層１１２に移送される。ＩＰ層１１２は、そのパケ
ットが移送制御プロトコル（ＴＣＰ）パケットであると
決定する。次いでパケットはＴＣＰ層１１４に進む。Ｔ
ＣＰ層１１４は、パケットがＴＣＰ層１１４の肯定応答
パケット（すなわちＴＣＰがＡＴＭデバイスに進めたパ
ケットがその宛先に連続的に伝送されたことを示すＴＣ
Ｐへの肯定応答）であると決定する。次いでＴＣＰ層１
１４は、新規のパケットを伝送し、新規のパケットをＩ
Ｐ層１１２に進めることができる。ＩＰ層１１２はこの
パケットをＡＴＭデバイス・ドライバ１１０に進める。
ＡＴＭデバイス・ドライバ１１０はこのパケットをＡＴ
Ｍデバイスに伝送する。
【０００６】
【発明が解決しようとする課題】図２に示したように、
ＡＴＭデバイスなどのネットワーク化機器のデバイス・
ドライバは、通常は全ての処理をＣＰＵの割込みコンテ
キスト内で実行する。ＡＴＭデバイスと連動するデバイ
ス・ドライバの実行中には、ＣＰＵは下位レベルの割込
みタスクを処理することができず、その結果システム全
体の性能が低下する。したがって、高レベル処理を下位
割込みレベルで実行し、ＣＰＵがその他の割込みを処理
することができるようにする方法および装置を有するこ
とが望ましい。
【０００７】
【課題を解決するための手段】デバイス・ドライバ中の
割込みオーバヘッドを低減させる方法および装置を開示
する。本発明では、ＣＰＵが下位レベル処理の割込みを
処理することができるように、コンピュータ・システム
上で実行されるネットワーク・デバイス・ドライバのタ
スクは下位割込みレベルで実行される。
【０００８】さらに詳細には、非同期転送モード（ＡＴ
Ｍ）ネットワーク・デバイスと連動するデバイス・ドラ
イバが開き、データ・ストリームが発生する。データ・
ストリームは通常は、それを介してデータが移送され、
ユーザ・プロセスに到達する、カーネル空間中の層であ
る。カーネル空間は、ハードウェア資源の割振りなどの
基本機能を実行する、オペレーティング・システムの一
部分である。各データ・ストリームには、生成されるご
とに独自の世代番号が割り当てられる。ハードウェア割
込みは、コンピュータ・システム用のパケットを運ぶネ
ットワーク・デバイスによってアサートされる。パケッ
トが予定されたデータ・ストリームの世代番号は、プッ
ト情報（put information ）先入れ先出し（ＦＩＦＯ）
待ち行列に記憶される。プロセス制御がハードウェア割
込みから下位レベル・ソフトウェア割込みに転送された
ときに作成することができるパケットについて生成され
たデータ・ストリーム中の変化は監視される。
【０００９】ＡＴＭデバイスに関連する処理が下位レベ
ル・ソフトウェア割込みに当てられるので、不当な遅延
なくその他のデバイスからの割込み要求が処理される。
さらに、各データ・ストリームに独自の世代番号を割り
当てることにより、パケットが、そのパケットに適用不
可能となったデータ・ストリームに進められることが防
止される。後者は、特定のパケットについて最初に生成
されたデータ・ストリームが修正されてそのパケットに
適用不可能になるようにこのデータ・ストリームを修正
する複数のプロセッサを有する、マルチプロセッシング
・システムで特に有利である。
【００１０】
【発明の実施の形態】デバイス・ドライバ中の割込みオ
ーバヘッドを低減させる方法および装置を開示する。本
発明では、ネットワーク・デバイス・ドライバと連動す
る高レベル・ハードウェア割込みに応答して、低レベル
・ソフトウェア割込みがトリガされる。ハードウェア割
込みは、パケットを処理するためにネットワーク・デバ
イスによって引き起こされる。パケット用に生成された
各データ・ストリームには独自の世代番号が割り当てら
れ、世代番号はプット情報先入れ先出し（ＦＩＦＯ）待
ち行列に記憶される。低レベル・ソフトウェア割込み
は、パケットをその宛先データ・ストリームに進めるこ
とによってパケットを処理する。データ・ストリーム
は、典型的には、ユーザ・プロセスに到達するようにデ
ータが移送されるカーネル空間中の層である。カーネル
空間は、ハードウェア資源の割振りなどの基本機能を実
行する、オペレーティング・システムの一部分である。
【００１１】ハードウェア割込みから低レベル・ソフト
ウェア割込みにプロセス制御を転送することにより、本
発明では、高レベル・ハードウェア割込みを活動化して
も低レベル処理を行うことができる。さらに、データ・
ストリームに独自の世代番号を割り当てることにより、
パケットが修正されるのを防止し、データ・ストリーム
が適用不可能となるのを防止する。
【００１２】図３は、デバイス・ドライバ中の割込みオ
ーバヘッドを低減させる本発明実施形態の方法および装
置を利用する、非同期転送モード（ＡＴＭ）ネットワー
ク・インタフェース回路を組み込む例示的なコンピュー
タ・システム・ネットワークを示す図である。このコン
ピュータ・システム・ネットワーク１０は、１つまたは
複数のＡＴＭネットワーク・インタフェース回路（ＮＩ
Ｃ）１２を組み込んだホスト・コンピュータ・システム
（図示せず）を含む。ＮＩＣ１２は、ローカルＡＴＭス
イッチ１４を介して公衆ＡＴＭスイッチ１６に結合さ
れ、ネットワーク１０に結合されたホスト・コンピュー
タ・システム間のデータの非同期転送を可能にする。別
法として、ＮＩＣ１２を公衆ＡＴＭスイッチ１６に直接
結合することもできる。図３に示すように、コンピュー
タ・システム・ネットワーク１０は、ＡＴＭネットワー
クをサポート用フレームワークとして利用するイーサネ
ットやトークン・リング・ネットワークなどのその他の
ネットワークを接続するゲートウェイとして働く、ロー
カル・エリア・ネットワーク（「ＬＡＮ」）エミュレー
ション１５の使用を組み込むコンピュータ・システムを
含むこともできる。
【００１３】図４は、図３のＡＴＭ ＮＩＣ１２のアー
キテクチャを示す単純化したシステム図である。ＡＴＭ
ＮＩＣ１２は、ＡＴＭプロトコルに従って動作するネ
ットワーク媒体４０へのホスト・コンピュータ・システ
ムのインタフェースとなっている。ホスト・コンピュー
タ・システムは、システム・バス３８を介してネットワ
ーク媒体４０に結合される。
【００１４】図示のＡＴＭ ＮＩＣ１２は、システム・
バス・インタフェース２０、総称入出力（「ＧＩＯ」）
インタフェース２４、システムおよびＡＴＭ層コア２
２、ローカル・スレーブ・インタフェース２６、送信
（ＴＸ）ＦＩＦＯのアレイ２８、受信（ＲＸ）ＦＩＦＯ
のアレイ３０、媒体インタフェース３２、外部バッファ
・メモリ・インタフェース３４、ならびにクロック合成
回路３６を含む。
【００１５】ネットワーク・インタフェース回路１２の
要素２０から３６は、互いに協働して、ホスト・コンピ
ュータとネットワーク中のその他のコンピュータとの間
で、複数の帯域幅のグループ中の動的に割り振られた複
数のチャネルを介して非同期にデータを転送する。ネッ
トワーク・インタフェース回路１２の要素は、集合的
に、ホスト・コンピュータ・システムのシステム・バス
３８に結合されたマルチチャネル・インテリジェント直
接アクセス・メモリ（ＤＭＡ）制御装置として機能す
る。好ましい実施形態では、複数の送信および受信チャ
ネルは全２重１５５／６２２Ｍｂｐｓ物理リンクを利用
する仮想接続として処理される。システム・バス３８を
介して異なるチャネルに予約され、外部バッファ・メモ
リ・インタフェース３４を介して外部バッファ・メモリ
４２に予約される複数のデータ・パケットは、システム
およびＡＴＭ層コア２２により、媒体インタフェース３
２を介して媒体４０に送信される送信データにセグメン
ト化される。
【００１６】 外部バッファ・メモリ４２は、ＲＸデー
タ・バッファを含むＲＸバッファ・メモリ４４を有す
る。ＲＸデータ・バッファは、主に着信データのバッフ
ァリングに使用される。例示的な実施形態では、バッフ
ァ・メモリの一部分は、その内の１２８がＮＩＣ１２内
部にキャッシュされる１０２４個の受信チャネルについ
ての情報を保持するためにも使用される。データ・バッ
ファ・メモリは、４８バイト・メモリ領域の集合として
構成される。４８バイト・メモリ領域はそれぞれ、ＡＴ
Ｍデータ・セルのペイロードを保持する。セルは４８バ
イト・メモリ・データと呼ばれ、当技術分野では周知で
ある。データ・バッファ・メモリは、その４８バイト・
メモリ領域が様々なチャネルについての着信データに動
的に割り当てられる、共有メモリ・プールである。動的
な４８バイト・メモリ領域割振りは、チャネルの必要に
従って自由な４８バイト・メモリ領域をチャネルに割り
当て、メモリは完全に利用される。極端な場合には、１
つのチャネルがメモリ・プール中の全ての４８バイト・
メモリ領域を占めることができる、あるいは４８バイト
・メモリ領域を、ほぼ完全にデータをインタリーブして
多くのチャネルに割り当てることもできる。
【００１７】ＡＴＭ層コア２２は、受信パケットの組立
てを容易にする組立て論理も含む。ＡＴＭ層コア２２と
媒体インタフェース３２との間に結合されたＴＸおよび
ＲＸＦＩＦＯ２８、３０はそれぞれ、送信（ＴＸ）およ
び受信（ＲＸ）パケットの送信（ＴＸ）および受信（Ｒ
Ｘ）データのペイロードを格納するために使用される。
媒体インタフェース３２は、クロック合成回路３６から
供給されるクロック信号によって駆動されるネットワー
クの媒体４０との間でデータを送受信する。媒体４０
と、したがって媒体インタフェース３２とは、ＡＴＭ
Ｆｏｒｕｍ ＵＴＯＰＩＡ Ｓｐｅｃｉｆｉｃａｔｉｏ
ｎ Ｌｅｖｅｌ Ｏｎｅ、Ｖｅｒｓｉｏｎ２．０１、Ｒ
ｅｆｅｒｅｎｃｅ Ｎｕｍｂｅｒ ＡＦ−ＰＨＹ−００
１７．０００、１９９４年３月２１日発行によって提供
された、Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ Ｏｐ
ｅｒａｔｉｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａ
ｃｅ ｆｏｒ ＡＴＭ（「ＵＴＯＰＩＡ」）標準に従う
ことが好ましい。ＵＴＯＰＩＡ仕様に従うために、クロ
ック合成回路３６は２０ＭＨｚまたは４０ＭＨｚのいず
れかのクロック信号を供給して、媒体インタフェース３
２が、１５５Ｍｂｐｓについては２０ＭＨｚで１バイト
・データ・ストリームを、または６２２Ｍｂｐｓのデー
タ・ストリームについては４０ＭＨｚで１６ビット・デ
ータ・ストリームをサポートすることができるようにす
る。
【００１８】現在好ましい実施形態では、媒体インタフ
ェース３２は、４バイトのデータ・ヘッダおよび４８バ
イトのペイロードをそれぞれ有する５２バイト・データ
を、ＴＸ ＦＩＦＯ２８から受け取る。媒体インタフェ
ース３２は、データ・ヘッダへの第５のバイトとしてチ
ェックサムを各データに挿入した後で、５３バイト・デ
ータを媒体４０に供給する。逆に、媒体インタフェース
３２は、媒体４０からデータを受けたときには、各デー
タの第５のバイト中のチェックサムを検査して、そのチ
ェックサムが正しいかどうかを判定する。正しければ、
チェックサムを表すバイトはデータから取り除かれ、デ
ータはＲＸ ＦＩＦＯ３０に進められる。そうでなけれ
ば、データ全体が除去される。
【００１９】また、ネットワーク・インタフェース回路
１２は、ホスト・コンピュータ・システム上で動作して
いるアプリケーションから非同期転送のデータ記述詳細
を隔離する。この目的のために、ホスト・コンピュータ
・システム上で動作するアプリケーションは、パケット
・インタフェースとともに循環送受信リングを使用して
データの送受信を管理するものと想定する。ただし、本
発明は、その他のデータ構造を使用してデータの送受信
を管理するホスト・コンピュータ・システム上で動作す
るアプリケーションでも動作することができる。
【００２０】システム・バス・インタフェース２０およ
び総称Ｉ／Ｏインタフェース２４は、ホスト・コンピュ
ータ・システムを媒体４０への転送の特性から切り離
す。さらに、ＡＴＭ層コア２２も、システム・バス３８
およびホスト・データ構造の特性から切り離される。好
ましい実施形態では、システム・バス３８は、Ｉｎｓｔ
ｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ
ＥｌｅｃｔｒｉｃａｌＥｎｇｉｎｅｅｒｓ（「ＩＥＥ
Ｅ」）標準１４９６仕様に指定されたＳバスである。シ
ステム・バス・インタフェース２０は、本発明ではＳ−
バスとなるシステム・バスの仕様に従って通信するよう
に構成される。
【００２１】システム・バス・インタフェース２０は、
様々なホスト・コンピュータ・システム・バスに適合す
るように構成することができる。システム・バス・イン
タフェース２０は、総称Ｉ／Ｏインタフェース２４によ
って指定されたプロトコルに従ってデータを送受信する
ようにも構成される。総称Ｉ／Ｏインタフェース２４
は、ＡＴＭ層コア２２がホスト・コンピュータと通信す
る単一のインタフェースとなっている。したがって、Ａ
ＴＭ層コア２２は、様々なホスト・コンピュータ・シス
テムおよびバスへのインタフェースとなるＮＩＣ１２の
様々な実施形態に対して不変である。
【００２２】ホスト・メモリ５０はシステム・バス３８
に結合される。記述子リング５２および完了リング５４
はともにホスト・メモリ５０中にある。データは、ホス
ト・コンピュータからネットワーク・インタフェース回
路１２に直接メモリ・アクセスされることができる。ネ
ットワーク・インタフェース回路１２が媒体４０を介し
てパケットの受信を開始すると、パケットは、媒体イン
タフェース３２およびＡＴＭ層コア２２を介して外部バ
ッファ・メモリ４２に伝送される。次いでパケットは、
ネットワーク・インタフェース回路１２に伝送されて戻
り、ＡＴＭ層コア２２を介してホスト・メモリ５０に伝
送される。ネットワーク・インタフェース回路１２はパ
ケットが受信されたことを確認し、記述子リング５２か
ら読み取る。ネットワーク・インタフェース回路１２
は、ＤＭＡ状態になると、データ・パケットのバッファ
５６中への移動を開始し、ＤＭＡ状態を完了リング５４
に戻す。
【００２３】ホスト・メモリ５０は、ＡＴＭ ＮＩＣ１
２を介してパケットが到着してコンピュータ・システム
のプロセス・フローを中断するハードウェア割込み６
１、および適切なデータ・ストリームにパケットを進め
るためにプロセス制御が転送されるソフトウェア割込み
６２とともに、ＡＴＭデバイス・ドライバ６０も含む。
１実施形態では、ソフトウェア割込み６２およびハード
ウェア割込み６１は、コンピュータ可読装置上で記憶さ
れるように構成された、コンピュータが実行可能なコー
ドである。ハードウェア割込み６１およびソフトウェア
割込み６２はともに、パケットに関連するプット情報エ
ントリを含むプット情報先入れ先出し（ＦＩＦＯ）待ち
行列６３へのアクセスを有する。
【００２４】図５は、データ受信に使用されるホスト・
コンピュータの好ましいデータ構造を示す概略図であ
る。ホスト・メモリ５０は、受信（「ＲＸ」）自由目標
（ユーザ・データ）データ記述子リング４８０ａ〜４８
０ｍ、ＲＸ自由非目標（カーネル）記述子リング４８
１、およびＲＸ完了リング４９０を含む。
【００２５】ＲＸ自由目標（ユーザ・データ）データ記
述子リング４８０ａ〜４８０ｍ、およびＲＸ自由非目標
（カーネル）記述子リング４８１は、異なる２つのタイ
プのＲＸ自由バッファ記述子リングである。各ＶＣ（仮
想回路）は、２つのタイプの一方に予約される。第１の
タイプは、複数のＶＣが利用することができる共通自由
バッファ・プールである。第２のタイプは、各ＶＣに対
して専用自由バッファ・プールを提供する。さらに、第
２のタイプは、ユーザ・アドレス空間に直接マップされ
るバッファの私用プールも提供する。異なる２つのタイ
プのバッファは、自由目標記述子リングを介してバッフ
ァへの高速アクセスを実現し、自由非目標バッファ記述
子リングを介してバッファのメモリ節約共通プールを提
供する。共通自由バッファ・プールに予約されるＶＣは
非目標ＶＣと呼ばれ、専用自由バッファ・プールは、目
標ＶＣとして周知である。目標ＶＣは、非目標ＶＣには
ないバッファ連鎖特権を有する。
【００２６】ＲＸ自由目標(ユーザ・データ)データ記述
シリング４８０ａ〜４８０ｍは、通常は異なる転送デー
タ速度を有する、ネットワーク・インタフェース回路
（ＮＩＣ）によってサポートされる複数のチャネルと、
ＲＸデータ・バッファとにその数が対応するデータ構造
である。各ＲＸ自由データ記述子リング４８０ａ〜４８
０ｍは、ソフトウェアから順次循環してアクセスされ
る、「１」から「Ｋ」の番号が付いた複数の「Ｋ」個の
リング・エントリ４８５を含む。１実施形態では、
「Ｋ」の値は、少なくとも６４に等しい整数である。各
リング・エントリは、関連するデータ・パケットが位置
する各ＲＸデータ・バッファ中の位置への少なくとも１
つのポインタを含む「データ記述子」用の記憶域を与え
るのに十分なサイズ（例えば６４バイト）である。この
ようにして、目標チャネルとしてプログラムされた各受
信チャネルは、それ自体の自由バッファ記述子リングを
有することになる。１実施形態では、１０２４までの目
標接続について１０２４までの自由バッファ・リングが
存在することになる。特定のチャネルで自由バッファが
不足し、パケットが到着すると、ハードウェアは、共通
自由バッファ・プールにアクセスして自由バッファを取
り出すことになる。ＲＸ自由目標データ記述子リング
は、記述子の所有権について「ＯＷＮ」ビットを使用す
る。
【００２７】主に非目標チャネルとしてプログラムされ
ている複数の受信チャネルに対してパケットを記憶する
ために、１つの共通ＲＸ自由データ記述子リング４８１
が存在する。非目標チャネルは通常は、ＮＦＳ（ネット
ワーク・ファイル・システム）などのカーネル空間に予
定されたパケットのために利用される。ＲＸ自由非目標
記述子リング４８１は、個別の目標チャネル（ユーザ・
アプリケーションに直接結合されたチャネル）で自由バ
ッファが不足したときに、バックアップ・バッファ・プ
ールとして利用することもできる。例示的な実施形態で
は、記述子ごとに２つのバッファ・ポインタ・エントリ
が存在する。一方のバッファ・ポインタはプロトコル・
ヘッダを記憶し、もう一方はパケットのデータ部分を記
憶する。１実施形態では、ヘッダ・バッファおよびデー
タ・バッファはそれぞれ２０４８バイトおよび６４キロ
バイトである。ＲＸ自由非目標データ・リング４８１
は、記述子の所有権について「ＯＷＮ」ビットを利用す
る。
【００２８】ＲＸ完了リング４９０は、ポインタに依ら
ずに各リング・エントリ中のパケットを処理するための
全ての情報（例えば状態情報やバッファ・ポインタ情
報）を含む複数のリング・エントリを有するデータ構造
である。複数のチャネルについて受信されたデータ・パ
ケットは、目標および非目標ＶＣの両方について単一の
ＲＸ完了リング４９０中で報告される。１実施形態で
は、ＲＸ完了リング４９０は、６４バイト境界上にある
１０２４のリング・エントリを介してホスト・メモリ５
０の６４キロバイトを占める。ＲＸ完了リング４９０
は、ＮＩＣ１２がＲＸ完了リング４９０の所有権を有す
るときにセットされるＯＷＮビットを各記述子中で必要
とするソフトウェアおよびハードウェア双方からアクセ
ス可能である。
【００２９】図６は、デバイス・ドライバ中の割込みオ
ーバヘッドを低減させる本発明の機構の例示的な実施形
態を示す図である。
【００３０】本発明では、中央処理装置（ＣＰＵ）の時
間を独占する傾向のあるネットワーク・デバイス・ドラ
イバのタスクは、通常はネットワーク・デバイス・ドラ
イバ割込みによって優先使用されるその他のデバイス・
ドライバの高位レベルの割込みが、ＣＰＵによってより
頻繁に処理させる割込みレベルで実行される。さらに詳
細には、通常はネットワーク・デバイス・ドライバに関
連する高レベル・ハードウェア割込みより低い割込みレ
ベルでＣＰＵが処理するソフトウェア割込みが、ＡＴＭ
デバイスによってアサートされた高レベル・ハードウェ
ア割込みに応答してトリガされる。
【００３１】パケットの到着に備えて、ユーザ・プロセ
スは、データ・パケットを処理することができるデータ
・ストリームを開く。ＡＴＭデバイス・ドライバは、生
成された各データ・ストリームに独自の世代番号を割り
当てる。ＡＴＭデバイスでパケットを受信すると、ＡＴ
Ｍデバイス・ドライバに関連するハードウェア割込み５
００を引き起こす。ハードウェア割込み５００はプロセ
ス制御を獲得し、相互排除（ｍｕｔｅｘ）３に入って、
完了リング５０４への排他的アクセスを獲得し、バッフ
ァ５６からバッファを取り出し、一時的にパケットを記
憶する。
【００３２】ｍｕｔｅｘ１、２、および３は、所与の任
意時間において、クリティカル・セクションのグループ
の共有された同一の可変または実行メンバに、ただ１つ
の非同期手続きしかアクセスすることができないことを
保証するルーチンである。ｍｕｔｅｘは相互排除の概念
を指す。本明細書で使用するように、これは、任意の時
間に、１つのソフトウェア・アプリケーションしか所与
のｍｕｔｅｘに関連する構成要素にアクセスし、これを
使用することができないルーチンを指す。自動的にｍｕ
ｔｅｘに入り、アプリケーションがｍｕｔｅｘロックを
獲得することができるようにするルーチンもある。ｍｕ
ｔｅｘロックは、ロックされたプロセス中の同じ位置を
異なるスレッドが選択しないようにする。
【００３３】ｍｕｔｅｘ３に入ると、ハードウェア割込
み５００は、後にソフトウェア割込み５０８によって参
照されるパケットについてのプット情報をコンパイル
し、この情報をプット情報ＦＩＦＯ待ち行列５０６に記
憶する。本発明の１実施形態では、プット情報ＦＩＦＯ
待ち行列５０６は、待ち行列の開始および終了を示す開
始および終了ポインタを有するプット情報エントリのア
レイにすることができる。
【００３４】ハードウェア割込み５００はｍｕｔｅｘ３
を出る。次いでプロセス制御はハードウェア割込み５０
０からソフトウェア割込み５０８に転送される。この間
に、その他のアプリケーションまたはプロセッサは、パ
ケットが予定されるデータ・ストリームに、このデータ
・ストリームが更新されてそのパケットに適用不可能に
なるようにアクセスすることができる（とりわけマルチ
プロセッシング環境において）。変化したデータ・スト
リームへのパケットの送信を回避するために、ハードウ
ェア割込み５００は、ソフトウェア割込み５０８が各デ
ータ・ストリーム中の変化を監視することができるよう
にする、以前に各データ・ストリームに割り当てた独自
の世代番号をセーブする。各データ・ストリームについ
ての独自の世代番号は、関連するパケットについてのプ
ット情報中にセーブされ、ソフトウェア割込み５０８に
よって使用される。各パケットについての各プット情報
は、プット情報ＦＩＦＯ待ち行列５０６中に記憶され
る。
【００３５】ソフトウェア割込み５０８は、ｍｕｔｅｘ
１に入ってプット情報ＦＩＦＯ待ち行列５０６に排他的
にアクセスし、ｍｕｔｅｘ２に入ってデータ・ストリー
ム５１０に排他的にアクセスする。次いでソフトウェア
割込み５０８は、プット情報ＦＩＦＯ待ち行列５０６か
らプット情報を取り出し、そのパケットに関連する世代
番号と、そのパケットが予定されるデータ・ストリーム
の世代番号とを比較する。世代番号が等しければ、デー
タ・ストリームは不変であると判定され、パケットはデ
ータ・ストリーム５１０に送信され、処理される。そう
でなければ、データ・ストリーム５１０は変化したもの
と想定され、パケットを処理することはできない。した
がって、パケットは放棄され、関連するメモリ空間が使
用可能になる。
【００３６】図７は、例示的なプット情報データ構造７
００を示す図である。プット情報データ構造７００は、
データ・ストリーム識別子７０１および独自の世代番号
７０２を含む様々なパケット情報をその中に記憶する。
データ・ストリーム識別子７０１は、パケットが予定さ
れたデータ・ストリーム５１０を識別する。パケットに
ついて生成されたデータ・ストリームに固有の独自の世
代番号７０２は、パケットをデータ・ストリームに伝送
する前にデータ・ストリームが変化しているかどうかを
識別するために使用される。
【００３７】図８ａおよび図８ｂは、デバイス・ドライ
バ中の割込みオーバヘッドを低減させる本発明の方法お
よび装置がたどる一般的な段階を示す図である。段階８
０１で、ユーザ・プロセスは、標準オープン・ルーチン
を介してＡＴＭデバイス・ドライバ６０を開き、ＡＴＭ
デバイスとの接続をセットアップする。段階８０２で、
データ・ストリームが生成され、１つまたは複数のユー
ザ・プロセスとＡＴＭデバイスとの間で進められた１つ
または複数のパケットを処理する。段階８０３で、所与
のパケットについて生成された各データ・ストリームに
独自の世代番号が割り当てられる。さらに詳細には、そ
れまでにデータ・ストリームに割り当てられた最大の世
代番号である大域世代番号が増分される。増分された大
域世代番号は、次の新規データ・ストリームに割り当て
られる。
【００３８】段階８０４で、パケットはＡＴＭデバイス
からネットワークに到着する。段階８０５で、ネットワ
ークへのパケットの到着が、ＡＴＭデバイス・ドライバ
６０に関連するハードウェア割込みを引き起こす。段階
８０６で、活動化したハードウェア割込みは、ｍｕｔｅ
ｘ３に入って複数のバッファを指す完了リング５４への
排他的アクセスを獲得し、完了リング５４を介して利用
可能なバッファを受信する。
【００３９】段階８０７で、ハードウェア割込みは以前
に入ったｍｕｔｅｘ３を利用して、プット情報ＦＩＦＯ
待ち行列６３および待ち行列の開始ポインタへの排他的
アクセスを獲得し、利用可能な空間がないかプット情報
ＦＩＦＯ待ち行列６３を検査する。段階８０８でプット
情報ＦＩＦＯ待ち行列６３が満杯である場合には、段階
８０９で、ハードウェア割込みはパケットを放棄し、プ
ロセスは終了する。そうではなく、プット情報ＦＩＦＯ
待ち行列６３に新規のプット情報エントリが利用できる
空間がある場合には、段階８１０でハードウェア割込み
は、新しく到着したパケットについてのプット情報をコ
ンパイルし、このプット情報をプット情報ＦＩＦＯ待ち
行列６３中に挿入する。段階８１１で、ハードウェア割
込みは、プット情報ＦＩＦＯ待ち行列６３の終了を指す
終了ポインタを増分し、新規の書出し情報エントリの追
加をプット情報ＦＩＦＯ待ち行列６３に反映する。段階
８１２で、ハードウェア割込みはソフトウェア割込みを
スケジュールし、戻る。
【００４０】段階８１３で、ソフトウェア割込みは実行
を開始する。段階８１４で、ソフトウェア割込みは、ｍ
ｕｔｅｘ１に入ってプット情報ＦＩＦＯ待ち行列６３お
よび待ち行列の終了ポインタへの排他的アクセスを獲得
し、ｍｕｔｅｘ２に入って、データ・ストリームへの排
他的アクセスを獲得する。次いでソフトウェア割込み
は、プット情報ＦＩＦＯ待ち行列６３からのパケットの
プット情報にアクセスする。段階８１５で、ソフトウェ
ア割込みは、パケットについてのプット情報の世代番号
と、そのパケットが予定されたデータ・ストリームの世
代番号とを付き合わせて比較する。段階８１６で世代番
号が同じであれば、データ・ストリームは不変であると
想定され、段階８１８でパケットは処理される。そうで
なければ、段階８１７で、データ・ストリームは変化し
たものと想定され、そのパケットに適用不可能となる。
したがって、パケットは放棄され、関連するメモリ空間
は使用可能となる。
【００４１】段階８１９でプット情報ＦＩＦＯ待ち行列
６３中にさらにプット情報エントリが存在する場合に
は、プロセスは段階８１４に戻る。ソフトウェア割込み
はｍｕｔｅｘ１、２に入るプロセスを開始し、パケット
についてのプット情報を処理する。そうではなくプット
情報ＦＩＦＯ待ち行列６３が空である場合には、ソフト
ウェア割込みは、処理すべきＡＴＭデバイスに関連する
パケットがそれ以上存在しないと決定し、プロセスは完
了する。
【００４２】デバイス・ドライバ中の割込みオーバヘッ
ドを低減させる機構について説明した。高レベル割込み
を有するＡＴＭデバイスなどのネットワーク・デバイス
は、処理を開始し、プロセス制御を下位レベル・ソフト
ウェア割込みに転送する。下位レベル・ソフトウェア割
込みは、パケットの処理を完了させるために与えられた
ＣＰＵ資源を利用する。プロセス制御を転送する前に、
ハードウェア割込みは、その後ソフトウェア割込みがパ
ケットを処理する際に取り出して利用する、パケットに
ついてのプット情報を生成する。各データ・ストリーム
には独自の世代番号が割り当てられる。所与のパケット
のプット情報に関連する世代番号は、そのパケットが予
定されたデータ・ストリームの世代番号と比較される。
これらの世代番号が等しければ、そのパケットが予定さ
れたデータ・ストリームは不変であると想定され、パケ
ットはそのデータ・ストリームに進み、さらに処理され
る。
【００４３】特定の例示的な実施形態について詳細に説
明し、添付の図面に図示したが、当業者なら様々なその
他の修正形態を思いつくことができるので、このような
実施形態は広範囲に及ぶ本発明の単なる例示であって、
これを制限するものではないこと、および本発明は図示
および説明した特定の配列および構成に限定されるもの
ではないことを理解されたい。
【図面の簡単な説明】
【図１】ともにハードウェア割込みを引き起こす非同期
転送モード（ＡＴＭ）デバイスおよびイーサネットに関
するタイミング図である。
【図２】ＡＴＭデバイスによる単一のハードウェア割込
みによって開始されるタスクを示す図である。
【図３】例示的なコンピュータ・システム・ネットワー
クを示す図である。
【図４】図３のＡＴＭネットワーク・インタフェース回
路（ＮＩＣ）のアーキテクチャを示す単純化したシステ
ム図である。
【図５】データ受信用に使用されるホスト・メモリの好
ましいデータ構造を示す概略図である。
【図６】デバイス・ドライバ中の割込みオーバヘッドを
低減させる本発明の機構の例示的な実施形態を示す図で
ある。
【図７】例示的なプット情報データ構造を示す図であ
る。
【図８ａ】本発明がたどる一般的な段階を示す図であ
る。
【図８ｂ】本発明がたどる一般的な段階を示す図であ
る。
【符号の説明】
２０ システム・バス・インタフェース ２２ システムおよびＡＴＭ層コア ２４ 総称Ｉ／Ｏ ２６ ローカル・スレーブ・インタフェース ３２ 媒体インタフェース ３４ 外部バッファ・メモリ・インタフェース ３６ クロック合成回路 ３８ システム・バス ４０ 媒体 ４２ 外部バッファ・メモリ ４４ ＲＸバッファ・メモリ ４６ ＴＸバッファ・メモリ ５０ ホスト・メモリ ５６ バッファ ６０ ＡＴＭデバイス・ドライバ ６１ ハードウェア割込み ６２ ソフトウェア割込み ６３ プット情報ＦＩＦＯ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年９月２９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図８ａ】
【図８ｂ】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｑ 3/00 Ｈ０４Ｌ 13/00 ３０５Ｄ (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 デバイス・ドライバ中の割込みオーバヘ
    ッドを低減させる方法であって、 複数のデータ・ストリームの内の１つであるパケットが
    ネットワーク・デバイスを介して到着したのに応答し
    て、高レベル・ハードウェア割込みをアサートする段階
    と、 前記高レベル・ハードウェア割込みから下位レベル・ソ
    フトウェア割込みにプロセス制御を転送し、高位の優先
    順位のプロセスの実行を可能にする段階と、 複数のデータ・ストリームの前記の１つに割り当てられ
    た世代番号が前記転送段階中に不変である場合に、前記
    パケットを複数のデータ・ストリームの前記の１つに進
    める段階とを含む方法。
  2. 【請求項２】 前記パケットが予定される複数のデータ
    ・ストリームの内の前記の１つと前記世代番号とを識別
    するデータ・ストリーム識別子を含む、前記パケットに
    ついてのプット情報を生み出す段階をさらに含む請求項
    １に記載の方法。
  3. 【請求項３】 複数のデータ・ストリームの前記の１つ
    に、その複数のデータ・ストリームの前記の１つが生成
    されたときに対応する、その複数のデータ・ストリーム
    の前記の１つに固有の前記世代番号をラベル貼りする段
    階をさらに含む請求項１に記載の方法。
  4. 【請求項４】 コンピュータ可読装置上で記憶するよう
    に構成された、コンピュータが実行可能なコードを含
    み、このコードが、コンピュータが実行する少なくとも
    １つの機能を実行するようにそれぞれ構成された複数の
    モジュールを含む、デバイス・ドライバ中の割込みオー
    バヘッドを低減させる装置であって、 ネットワーク・デバイスによってアサートされる、前記
    ネットワーク・デバイスに関連するパケットの入出力を
    サポートするよう、また前記ネットワーク・デバイスか
    らのパケットの伝送を処理するためにプロセス・フロー
    に割り込むよう中央処理装置（ＣＰＵ）に要求するよう
    に構成された、高レベル・ハードウェア割込みモジュー
    ルと、 前記高レベル・ハードウェア割込みモジュールからプロ
    セス制御を引き継ぎ、高位の優先順位のプロセスを実行
    することができるように構成され、前記下位レベル・ソ
    フトウェア割込みモジュールがプロセス制御を引き継い
    だときに前記パケットの宛先に割り当てられた世代番号
    が不変である場合に、前記パケットをその宛先に進め
    る、前記高レベル・ハードウェア割込みモジュールに結
    合された低レベル・ソフトウェア割込みモジュールとを
    含む装置。
  5. 【請求項５】 前記宛先である、前記ネットワーク・デ
    バイスを介して受信された前記パケットを処理するため
    の複数のデータ・ストリームをさらに含み、前記複数の
    データ・ストリームのそれぞれに独自の世代番号が割り
    当てられ、前記複数のデータ・ストリームの１つに前記
    世代番号が割り当てられる請求項４に記載の装置。
  6. 【請求項６】 前記複数のデータ・ストリームの１つへ
    のポインタと、前記複数のデータ・ストリームの１つに
    割り当てられた前記世代番号とを含むプット情報先入れ
    先出し（ＦＩＦＯ）待ち行列をさらに含む請求項４に記
    載の装置。
  7. 【請求項７】 コンピュータ可読装置上で記憶するよう
    に構成された、コンピュータが実行可能なコードを含
    み、このコードが、コンピュータが実行する少なくとも
    １つの機能を実行するようにそれぞれ構成された複数の
    モジュールを含む、デバイス・ドライバ中の割込みオー
    バヘッドを低減させるシステムであって、 非同期転送方式（ＡＴＭ）インタフェース回路が、 ネットワーク・デバイスによってアサートされる、前記
    ネットワーク・デバイスに関連するパケットの入出力を
    サポートするよう、また前記ネットワーク・デバイスか
    らのパケットの伝送を処理するためにプロセス・フロー
    に割り込むよう中央処理装置（ＣＰＵ）に要求するよう
    に構成された高レベル・ハードウェア割込みモジュール
    と、 前記高レベル・ハードウェア割込みモジュールからプロ
    セス制御を引き継ぎ、高位の優先順位のプロセスを実行
    することができるように構成され、前記下位レベル・ソ
    フトウェア割込みモジュールがプロセス制御を引き継い
    だときに前記パケットの宛先に割り当てられた世代番号
    が不変である場合に、前記パケットをその宛先に進め
    る、前記高レベル・ハードウェア割込みモジュールに結
    合された低レベル・ソフトウェア割込みモジュールとを
    含むホスト・メモリ、ならびに前記高レベル・ハードウ
    ェア割込みモジュールおよび前記低レベル・ソフトウェ
    ア割込みモジュールを実行する前記ＣＰＵを有するシス
    テム。
  8. 【請求項８】 前記宛先である、前記ネットワーク・デ
    バイスを介して受信された前記パケットを処理するため
    の複数のデータ・ストリームをさらに含み、前記複数の
    データ・ストリームのそれぞれに独自の世代番号が割り
    当てられ、前記複数のデータ・ストリームの１つに前記
    世代番号が割り当てられる請求項７に記載のシステム。
  9. 【請求項９】 前記複数のデータ・ストリームの１つへ
    のポインタと、前記複数のデータ・ストリームの１つに
    割り当てられた前記世代番号とを含むプット情報先入れ
    先出し（ＦＩＦＯ）待ち行列をさらに含む、請求項７に
    記載のシステム。
JP10195459A 1997-07-11 1998-07-10 デバイス・ドライバ中の割込みオーバヘッドを低減させる機構 Pending JPH11134274A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/893862 1997-07-11
US08/893,862 US6021446A (en) 1997-07-11 1997-07-11 Network device driver performing initial packet processing within high priority hardware interrupt service routine and then finishing processing within low priority software interrupt service routine

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JPH11134274A true JPH11134274A (ja) 1999-05-21

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ID=25402248

Family Applications (1)

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JP10195459A Pending JPH11134274A (ja) 1997-07-11 1998-07-10 デバイス・ドライバ中の割込みオーバヘッドを低減させる機構

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JP (1) JPH11134274A (ja)

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