JP2507230B2 - インタ―フェ―ス装置および方法並びに通信アダプタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には通信アダプ
タに関する。より具体的には、本発明は、通信アダプタ
用のパケット・メモリ・インターフェースを対象とし、
さらに具体的には、プロセッサ・ベースのパケット・メ
モリ・インターフェースに関する。

【０００２】

【従来の技術】現代の計算環境におけるコンピュータ・
システムは、コンピュータ間およびプロセッサ間の通信
を可能にするため、ローカル・エリア・ネットワーク
（ＬＡＮ）や広域通信網（ＷＡＮ）を使用して相互接続
されることがしばしばである。多くの環境では、このネ
ットワーキングという概念を拡張して、複数のＬＡＮ
が、中間ノードまたはゲートウェイを使用して互いにネ
ットワーク化される。したがって、統合されたネットワ
ークは、同種ネットワークであってもよいし、ゲートウ
ェイを介してまたは高帯域幅バックボーン・ネットワー
クを介して相互接続された、複数の異なるタイプのネッ
トワークを含んでもよい。

【０００３】ネットワーク上の装置は、プリンタ、モデ
ム、端末などの単純な装置から、プロセッサ、ワークス
テーション、メインフレーム・ホスト、ネットワーク制
御機構などの知能装置までの範囲に及ぶことができる。
これらのネットワーク化された装置の間で行われる大量
の情報交換を用いて、広範囲のトラフィックを運ぶよう
に通信ネットワークが設計される。このトラフィック
は、時間がクリティカルな緊急トラフィックや帯域幅が
クリティカルな同期トラフィックから、時間があまりク
リティカルでない非同期の背景トラフィックまでの範囲
に及ぶ。

【０００４】これらのネットワークを流れるトラフィッ
クは、「パケット」と称するデータ・ストリーム・セグ
メントの形で運ばれる。ネットワーク装置は、ネットワ
ークを介して情報を送りたい時、パケットの形で情報を
送る。各パケットには、一般に、通信関連（制御）情報
とデータ情報の２種類の情報が含まれる。データ情報と
は、単に、ある装置がネットワークを介して別の装置
（１つまたは複数）に送りたい実際のデータである。制
御情報とは、ある装置からネットワークを介して別の装
置にパケットを送るために通信プロトコルが必要とする
情報である。制御情報は、通常、パケットのうち、「ヘ
ッダ」と称する別の部分に含まれる。ヘッダ内の制御情
報は、そのパケットを受信側アプリケーションに渡す前
に、通信プロトコル・プロセッサによって解釈される。
制御情報には、送信元ＩＤ、宛先ＩＤ、経路指定情報、
エラー制御情報などの情報が含まれる。

【０００５】制御情報を使用して、送信元から指定され
た宛先までのパケットの経路指定を管理することによっ
て、単一の統合ネットワーク上で複数の独自の通信経路
を定義することができる。これにより、単一の物理リン
ク上で複数の仮想チャネルを作成するという効果があ
る。したがって、単一のネットワークを介して、複数の
パケットを複数の宛先に経路指定することができる。

【０００６】あるパケットが、その宛先に到着する前
に、通信アダプタと称する複数の中間ネットワーク・ノ
ードを通過することがある。これらの通信アダプタで
は、パケットが、ネットワーク・レベルのプロトコル実
体に達する前にソフトウェアとハードウェアの複数の層
によって影響を受けることがある。パケット・ヘッダ内
の制御情報を用いると、中間ノードのネットワーク層の
実体が、そのパケットを経路指定すべきアウトバウンド
・リンクを決定できるようになる。通信アダプタは、通
信の「ボトルネック」にならないようにするために、少
なくともパケットの予定到着速度に等しい速度でパケッ
トの処理と経路指定を行えることが必要である。

【０００７】通信アダプタの設計の１つでは、パケット
・メモリを使用して、アダプタのマイクロプロセッサに
よる処理のためにパケットを待ち行列化する。マイクロ
プロセッサは、パケットの制御情報を処理して、そのパ
ケットの経路指定方法を決定する。パケットがその最終
宛先に到着した場合、通信アダプタのマイクロプロセッ
サは、システム・バスまたはシステム入出力チャネルに
接続されたポートに、処理済みのパケットを転送する。
パケットが最終宛先に到着していない場合、マイクロプ
ロセッサは、そのパケットを次にどのネットワークに経
路指定すべきかを決定する。その後、マイクロプロセッ
サは、目標のネットワーク・リンクに接続されたアウト
バウンド・ポートにそのパケットを転送する。どちらの
場合でも、ポートは、送出の準備ができたパケットがあ
るとの通知を受ける。通知を受けたポートは、そのパケ
ットをパケット・メモリから移動し、パケット送信を開
始する。

【０００８】大量の個々の仮想チャネルを扱うチャネル
化されたネットワークでは、各送信チャネルがそれぞ
れ、パケット・メモリにパケットを記憶するために別々
の待ち行列を必要とする。優先順位トラフィックを収容
する場合、チャネルごとに複数の待ち行列が必要となる
可能性がある。たとえば、Ｔ−１やＩＳＤＮ（統合サー
ビス・ディジタル網）などのチャネル化されたインター
フェースを使用する時には、１方向あたり３１個ものメ
ッセージが同時に活動状態になる可能性がある。これら
のタイプのチャネル化されたインターフェースでは、通
信アダプタが複数のインターリーブされた並行パケット
を転送する必要があるが、そのためには、パケットごと
に別々の待ち行列を設ける必要がある。パケット・メモ
リの受信部分では、要求元識別（ＩＤ）を使用して、所
与のチャネルに関する受信処理で活動状態のパケット・
メモリのセグメント（たとえば２５６バイト）を識別す
る。従来のシステムでは、使用可能な要求元ＩＤの数
は、その機能のために割り振られるビット数によって制
限される。典型的なシステムでは、８つの活動状態の要
求元ＩＤだけが、任意の時点で有効になることができ
る。これにより、任意の時点で受信できる活動状態のチ
ャネルの数が制限されるという効果がある。

【０００９】各要求元ＩＤは、実際には、特定の送信処
理または受信処理を識別するための参照番号である。従
来の通信アダプタでは、並行送受信処理の数が、そのア
ダプタがサポートできる要求元ＩＤの数までに制限され
る。並行処理の数が制限される時には、同時にサポート
できる通信チャネルの数も制限される。

【００１０】以下のシナリオは、この従来の解決策の制
限を示すためのものである。通信アダプタがパケット・
データを受信するようにセットアップされる時、そのプ
ロセッサが、データのパケットを受信するためにパケッ
ト・メモリを割り振る。このパケット・メモリは、通常
は２５６バイト程度のメモリ・セグメントの形で割り振
られる。各メモリ・セグメントにそれぞれ１つの要求元
ＩＤが関連する。その後の各パケットのメモリ割振りに
も、この要求元ＩＤ情報が必要である。通信アダプタ
は、要求元ＩＤ情報から、同一のパケットに属するすべ
てのバッファを互いに連係することができる。こうし
て、プロセッサが正しい要求元ＩＤを供給できる限り、
複数のインターリーブされたパケットを受信することが
できる。この機構は、複数のインターリーブされたパケ
ットを送信するのにも使用できる。

【００１１】受信回路は、データのパケットを受信し、
パケット制御情報に従ってこれらを適当なメモリ・セグ
メントに記憶する（すなわち、各チャネルに、それ自体
のメモリ・セグメントが割り振られる）。要求元ＩＤ番
号は、前述したように、待ち行列が満杯であり、適当な
アウトバウンド・ポートに送る準備ができたパケットが
あることをプロセッサに知らせるのに使用される。同時
に使用できる活動状態のチャネルの数は、この場合、一
意的な要求元ＩＤ番号によって識別できるメモリ・セグ
メントの数に制限される。

【００１２】

【発明が解決しようとする課題】このようにして統合ネ
ットワークが処理できる有効チャネル数の制限は、現在
のシステムで望まれる高速タイプの複数のインターリー
ブ式パケット通信に対する障害となっている。１ネット
ワーク・ノードによって処理できるインターリーブされ
た並行パケットの数を増やす技法が求められている。

【００１３】

【課題を解決するための手段】本明細書では、通信アダ
プタの能力を拡張するためのシステムおよび方法を提供
する。通信アダプタは、通常、通信チャネルからのパケ
ット・データをアダプタ・ポートで受信し、このデータ
をアダプタのパケット・メモリに記憶する。パケット
は、アダプタのプロセッサによる処理のため待ち行列に
入れられ、その後、処理される。パケットは、パケット
制御情報に基づいて、アダプタ・ポートを経て、システ
ム・バス、システム入出力チャネル、目標ネットワーク
・リンクなどの通信チャネルに送信される。

【００１４】本発明によれば、プロセッサ・ベースのパ
ケット・メモリ・インターフェース（ＰＭＩ）が、通信
チャネルと通信アダプタのパケット・メモリの間のパケ
ット・データの転送を管理する。プロセッサ・ベースＰ
ＭＩは、バッファ・ポインタとバッファ・テーブル項目
を使用して、通信アダプタが、プロセッサ・ベースＰＭ
Ｉなしでは不可能であろうほどの多数の通信チャネルと
インターフェースできるようにする。

【００１５】プロセッサ・ベースＰＭＩとは、パケット
・データの転送を管理し、バッファ・ポインタとバッフ
ァ・テーブル項目を記憶する、マイクロプロセッサによ
って制御されるインターフェースである。着信パケット
・データと発信パケット・データの一時記憶域として、
また、バッファ・ポインタとバッファ・テーブル項目の
記憶域として、マイクロプロセッサＲＡＭを設ける。こ
のＲＡＭ内に通信チャネルＦＩＦＯを形成して、パケッ
ト・メモリからの発信パケット・データを待ち行列化す
る。

【００１６】選択されたプロセッサによっては、プロセ
ッサ・ベースＰＭＩを、通信アダプタ・バスに直接結合
することができる。プロセッサ・ベースＰＭＩのための
代替バス構成を選択する場合、インターフェース論理機
構を使用して、その代替バスを通信アダプタ・バスと一
体化することができる。

【００１７】通信アダプタへのアクセス権を得るための
アービトレーションを処理するために制御論理機構を設
ける。この制御論理機構は、通信アダプタへのインター
フェース論理機構も制御する。

【００１８】プロセッサ・ベースＰＭＩのマイクロプロ
セッサは、パケット・メモリ内のブロック・バッファ空
間を要求する。バッファ空間が割り振られると、マイク
ロプロセッサにポインタが返され、このポインタがＲＡ
Ｍに記憶される。マイクロプロセッサは、使用可能なメ
モリ空間の連鎖が割り振られるまで、バッファ空間の要
求とポインタの記憶を継続する。割り振られたブロック
は、同報通信または予約されるので、通信チャネルごと
に一意的な要求元ＩＤを必要としない。通信チャネルか
らデータを受信すると、マイクロプロセッサは、このデ
ータを、ポインタが示す適当なバッファに記憶する。

【００１９】あるパケットを通信チャネルに送信しよう
とする時、マイクロプロセッサは、まず、どのチャネル
を送信に使用するかを決定する。次に、マイクロプロセ
ッサは、そのチャネル用のＦＩＦＯ内の適当なバッファ
を指すポインタをＲＡＭに記憶する。パケットの準備が
できると、そのパケットが送信される。

【００２０】本発明のその他の特徴と長所、ならびに本
発明の様々な実施例の構造と動作を、添付の図面に関し
て以下で詳細に説明する。

【００２１】

【実施例】

１．本発明の概要と考察 本発明の特徴は、通信アダプタによって処理できるイン
ターリーブされた並行パケットの数を増大するためのプ
ロセッサ・ベースのパケット・メモリ・インターフェー
ス（ＰＭＩ）にある。このプロセッサ・ベースＰＭＩ
は、マイクロコードを介してアダプタ管理機構へのプリ
ミティブ・コマンド（基本命令）を直接制御する。した
がって、ＰＭＩプロセッサは、通常は主アダプタ・プロ
セッサ用に予約されるプリミティブ・コマンド、ならび
に通常はハードウェア・ベースＰＭＩによって発行され
るプリミティブ・コマンドを発行することができる。

【００２２】送信動作の場合、この能力により、ＰＭＩ
プロセッサは、アダプタ内の単一の大きな待ち行列か
ら、その局所メモリ内に複数の送信待ち行列を作成でき
るようになる。その後、ＰＭＩプロセッサは、個々のチ
ャネルがパケット送信の準備ができた時に、パケットを
送信できる。言い換えると、ＰＭＩプロセッサは、単一
の待ち行列を取り上げ、これをその外部メモリ（アウト
ボード・メモリ）内で複数の小さな待ち行列に分解す
る。

【００２３】受信動作の場合、ＰＭＩプロセッサは、バ
ッファ・ポインタ自体を変更し、あるパケット連鎖から
別のパケット連鎖にバッファを移動することによって新
しいバッファを要求することができる。したがって、複
数の入力バッファ「チャネル」が、ＰＭＩプロセッサに
よって作成され管理される。

【００２４】好ましい実施例によれば、プロセッサ・ベ
ースＰＭＩ用に選択されるプロセッサは、ＤＳＰ（ディ
ジタル信号処理）プロセッサである。ＲＩＳＣ（縮小命
令セット計算）プロセッサやピコプロセッサなど、他の
プロセッサを使用することも可能である。

【００２５】２．環境の例 プロセッサ・ベースＰＭＩは、データのパケットをパケ
ット・メモリに記憶し、ＩＤタグを使用してそのデータ
を追跡するように構成された、複数の異なるアーキテク
チャへのインターフェースとして実施することができ
る。例としてそのようなアーキテクチャの１つを図１に
示す。

【００２６】図１は、パケット・メモリを使用してデー
タの着信パケットと発信パケットを記憶するネットワー
ク・アダプタを示すブロック図である。これから図１を
参照して、本発明によるプロセッサ・ベースＰＭＩを、
通信アダプタ環境に関して説明する。この通信アダプタ
は、プロセッサ・サブシステム１０１を使用して、パケ
ット待ち行列の処理時に通信マイクロコードを実行す
る。この例の環境では、プロセッサ・サブシステム１０
１は、ＲＩＳＣマイクロプロセッサに基づくものであ
る。プロセッサ・サブシステム１０１は、ＲＩＳＣプロ
セッサ１０２と、プロセッサ・インターフェース１０４
と、局所メモリ（ＲＡＭ）１０６と、その他マイクロプ
ロセッサ動作に不可欠な補助回路を含む。図を簡単にす
るため、これらの補助回路は図１には示してないが、補
助回路には、ハードウェア・タイマ、割り込み制御機構
および局所メモリ制御機構が含まれる。

【００２７】個々のアダプタ・ポート１１８に到着した
データのパケットは、パケット・メモリ１０８に記憶さ
れ、そこで後処理を待つ。パケット・メモリ１０８は、
一般に、高速のランダム・アクセス・メモリ（ＲＡＭ）
を備える。パケット・メモリ１０８には、一般に、アー
キテクチャ上の制限があり、通常は１６メガバイト程度
までに制限される。この例の環境では、このメモリは、
それぞれが２５６バイトのバッファの組にセグメント化
される。データのパケットは、パケット・メモリ内の１
つまたは複数のバッファに記憶され、プロセッサ・サブ
システム１０１によって削除し、または複数のアダプタ
・ポート１１８のうちの１つに経路指定することができ
る。

【００２８】パケット・メモリ制御機構１１０は、パケ
ット・メモリ１０８に対して、アダプタ・バス（「ＧＡ
Ｂバス１２２」と称する）へのインターフェース機能を
提供する。パケット・メモリ制御機構１１０は、パケッ
ト・メモリ１０８を、パリティ生成や応答生成などＧＡ
Ｂバス１２２の要件から分離する。

【００２９】ＧＡＢバス１２２は、物理信号インターフ
ェース・レベルでは同期バスである。すべてのバス信号
が、バス・クロックに同期化される。しかし、実際のバ
ス動作は非同期式であり、コマンド／応答方式で動作す
る。ＧＡＢバス１２２の速度は、クリティカルな性能パ
ラメータであり、アダプタの入力要件に適合する必要が
ある。アダプタ管理機構１１２は、アダプタ管理機能を
実行する複数の機能構成要素を含む。これには、アダプ
タ管理機構カーネル、ＧＡＢバス１２２用のアービタ、
ＧＡＢバス１２２用のモニタ、およびアダプタ管理機構
の局所メモリが含まれる。これら個々の構成要素は、図
を簡単にするため、図１には示してない。アダプタ管理
機構１１２は、各プロセッサ・ベースＰＭＩ１１４から
のプリミティブ・コマンドに応答する。

【００３０】アダプタ管理機構カーネルは、パケット・
メモリ１０８内のデータ構造を実施し、すべてのデータ
管理機能を実行する。３つの主なデータ構造は、バッフ
ァとパケットと待ち行列である。これらの構造に基づい
て、アダプタ管理機構１１２は、パケット・トラフィッ
クの制御、バッファ／パケットの管理、入出力待ち行列
のスケジューリングなど、複数の重要な機能を実行す
る。

【００３１】アダプタ管理機構アービタは、優先順位が
最高の要求元にＧＡＢバス１２２の制御を与える。アダ
プタ管理機構モニタは、パリティ検査やバス・サイクル
長検査などのＧＡＢバス監視機能を実行する。

【００３２】プロセッサ・ベースＰＭＩ１１４は、通信
アダプタ内の各ポートごとに１つずつ設けられる。プロ
セッサ・ベースＰＭＩ１１４は、ＧＡＢバス１２２に接
続され、パケット・メモリ１０８との間でパケットを転
送するための機構を提供する。たとえば、プロセッサ・
ベースＰＭＩ１１４に接続されたマイクロチャネル・イ
ンターフェースは、ＰＳ／２システム（米国インターナ
ショナル・ビジネス・マシーンズ社から市販）に、通信
ネットワークにパケットを配布するための経路を提供す
ることができる。プロセッサ・ベースＰＭＩ１１４は、
インターフェース・ドライバ／レシーバ１１６を介して
外部ネットワークへの接続を提供する。インターフェー
ス・ドライバ／レシーバ１１６は、ＲＳ／４２２、Ｘ．
２１、Ｖ．３５、ＲＳ−４４９、Ｔ−１、ＩＳＤＮな
ど、複数の異なるインターフェースを提供するように選
択できる。

【００３３】プロセッサ・ベースＰＭＩ１１４の重要な
機能の１つは、到着するパケットをパケット・メモリ１
０８に記憶するためにパケット・メモリ１０８内でバッ
ファを獲得することである。このバッファは、アダプタ
管理機構１１２から獲得される。プロセッサ・ベースＰ
ＭＩ１１４は、パケット・メモリ１０８からパケットを
読み取り、これらをインターフェース・ドライバ／レシ
ーバ１１６を介して外部ネットワークに渡すこともでき
る。

【００３４】この例の環境によれば、プロセッサ・ベー
スＰＭＩ１１４は、個々のアダプタ・ポート１１８とＧ
ＡＢバス１２２の間の唯一のインターフェースである。

【００３５】上に記載の例の環境では、ＧＡＢバス１２
２が、ハードウェア・ベースの状態機械を使用して、デ
ータの移動とメモリの割振りを制御する。これによっ
て、プロセッサ・サブシステム１０１がこれらのタスク
から解放され、通信アダプタの性能が最大になる。その
結果、ＧＡＢバス１２２にインターフェースするため
に、従来のパケット・メモリ・インターフェースは、通
常は、ＦＩＦＯバッファならびにハードウェア状態機械
を含む比較的複雑な論理チップ（またはチップ・セッ
ト）を使用して、パケット・メモリ１０８との間での転
送を制御することとなる。アダプタ管理機構１１２と通
信するために、各インターフェースに追加の状態機械も
必要である。

【００３６】ＲＳ−４２２、Ｘ．２１、Ｔ−１などのイ
ンターフェースに接続する時は、必要なスループット
が、ＧＡＢバス１２２上で得られる帯域幅より大幅に低
くなる。したがって、ハードウェア機能をディジタル信
号プロセッサ（ＤＳＰ）などの高速出力プロセッサ上の
マイクロコードに移すことによって、プロセッサ・ベー
スＰＭＩ１１４の設計を大幅に単純化する可能性が得ら
れる。好ましい実施例では、ＤＳＰを使用して、以前に
は通常のパケット・メモリ・インターフェース内のハー
ドウェア状態機械によって実行されていた機能の多くを
実施する。たとえば、ＤＳＰは、ＣＲＣ、ビット挿入削
除、フラグ検出などの下位層機能を実施することができ
る。同じＤＳＰが、ＧＡＢバス１２２（アドレス・バス
とデータ・バス）に直接マッピングされるデータ転送の
セットアップなど、他のアダプタがハードウェア状態機
械のために予約している多くの機能を実行することがで
きる。これによって、ＤＳＰが、パケット・メモリ１０
８との間でのデータ転送と、アダプタ管理機構１１２に
対する送信用データ要求、受信用バッファ要求およびバ
ス上の他の装置へのパケットの待ち行列化のためのプリ
ミティブ・コマンドとを共に直接制御できるようにな
る。

【００３７】バースト式のデータ・ストリーミングでは
なく、一時に１ワードずつＧＡＢバス１２２を介してデ
ータを転送することによって、ハードウェア設計をさら
に簡単にすることができる。データ・ストリーミング
は、より高速のインターフェースで要求されるバス・ス
ループットを達成するために必要である。この動作モー
ドは、ＦＩＦＯバッファと、より複雑なシーケンス化論
理機構を必要とすることに留意されたい。好ましい実施
例では、データ・ストリーミング・バーストを使用しな
くても十分な帯域幅が提供されるので、プロセッサ・ベ
ースＰＭＩ１１４にこの複雑さがなくなる。

【００３８】３．パケット・メモリによる読取動作およ
び書込動作 図２は、好ましい実施例によるプロセッサ・ベースＰＭ
Ｉ１１４のハードウェア設計を示すブロック図である。
インターフェース論理機構２０２を使用して、プロセッ
サ・ベースＰＭＩ１１４をＧＡＢバス１２２に接続す
る。インターフェース論理機構２０２は、トライステー
ト出力を有する１組の双方向ラッチを含んでいる。

【００３９】マイクロプロセッサ・バス２２２は、アダ
プタ・ポート１１８とインターフェース論理機構２０２
の間でのアドレスとデータ情報の転送を提供する。マイ
クロプロセッサ・バス２２２を、バースト・データの持
続時間（通常は１サイクルあたり３２０ナノ秒で３３サ
イクル）の間、ディジタル信号プロセッサ（ＤＳＰ）２
０４に与えることができる。最初のサイクルで、ＧＡＢ
バス１２２の転送に関するアドレス情報を供給する。マ
イクロプロセッサ・バス２２２上のアドレス・フィール
ドとデータ・フィールドを組み合わせて、ＧＡＢバス・
アドレスを生成する。最初のサイクルの後に、マイクロ
プロセッサ・バス２２２上の１６ビット・サイクルの各
対（１６×２＝３２ビット）がそれぞれ、ＧＡＢバス１
２２上の単一の３２ビット転送に変換される。

【００４０】制御論理機構２０６は、インターフェース
論理機構２０２の出力状態を制御する。制御論理機構２
０６は、インターフェース論理機構２０２の出力をトラ
イステート化することができる。制御論理機構２０６
は、実際には、マイクロプロセッサ制御バス２２４を介
してＤＳＰ２０４によって制御される。

【００４１】プロセッサ・ベースＰＭＩ１１４のため
に、別のアーキテクチャを選択することもできる。たと
えば、３２ビットのアダプタ・バスとインターフェース
するために、３２ビットのマイクロプロセッサ・バス２
２２を選択することができる。また、追加のプロセッサ
（ＤＳＰ２０４）をマイクロプロセッサ・バス２２２に
結合して、多重ポート応用例を処理することもできる。

【００４２】好ましい実施例でマイクロプロセッサ・バ
ス２２２を使用するのは、これによって、最小の論理機
構で既存の使用可能なＤＳＰプロセッサにインターフェ
ースできるからである。この設計を拡張して、ＧＡＢバ
スをＤＳＰチップ内に組み込み、マイクロプロセッサ・
バス２２２を除去する方法は、当業者には明白であろ
う。

【００４３】マイクロプロセッサ・バス２２２の例は、
マイクロチャネル・バス、IndustryStandard Architect
ure（ＩＳＡ）バス、ＩＮＴＥＬ社の８０１８６バスな
どである。これらは、ＤＳＰプロセッサ内に組み込ま
れ、ＧＡＢバス１２２とのインターフェースに使用でき
るバスの例である。これらのバスのそれぞれや、選択で
きる他の任意のバスを、ＧＡＢバス１２２または通信ア
ダプタに使用される他のバスにインターフェースする方
法は、当業者には明白であろう。あるいは、ＤＳＰ２０
４を、通信アダプタ・バス（ＧＡＢバス１２２）に直接
インターフェースすることもできる。

【００４４】次に、プロセッサ・ベースＰＭＩ１１４の
動作を、パケット・メモリ１０８への書込みと読取りに
関して発生する事象のシーケンスに関して説明する。

【００４５】図３は、パケット・メモリ１０８への書込
みに用いられるステップを示す流れ図である。図３を参
照すると、ステップ３０２で、ＤＳＰ２０４が、ＤＳＰ
ＲＡＭ２０８からＤＭＡ（直接メモリ・アクセス）制
御ブロック２１０Ａ（図２）にアクセスする。ステップ
３０４で、ＤＳＰ２０４が、パケット・メモリ１０８に
書き込むべきデータをＤＳＰ ＲＡＭ２０８から読み取
る。好ましい実施例では、ＤＳＰ２０４は、ＤＳＰ Ｒ
ＡＭ２０８から最高３２バイトまでのデータを読み取る
ことができる。好ましい実施例では、ＤＳＰ２０４内で
実行中のコードが、ブロック転送をセットアップし、ハ
ードウェア・シーケンサが、その転送を完了するのに必
要な個々のバス・サイクルを管理する。

【００４６】このデータをパケット・メモリ１０８に転
送するために、ＤＳＰ２０４は、まずマイクロプロセッ
サ・バス２２２にアクセスしなければならない。したが
って、ステップ３０６で、ＤＳＰ２０４が、マイクロプ
ロセッサ・バス２２２へのアクセスを要求する。アクセ
スが許可されると、ＤＳＰ２０４は、インターフェース
論理機構２０２へのデータ転送を開始する。

【００４７】ステップ３０８で、データがインターフェ
ース論理機構２０２にラッチされる。この処理を、図４
の流れ図に示す。ここで図３と図４を参照すると、ステ
ップ４０２で、各バス・サイクル対（２サイクルを１対
とする）の第１サイクル中に、ＧＡＢバス１２２の下位
半分用の２バイトのラッチ２０２Ａにデータを転送す
る。ステップ４０４で、各バス・サイクル対の第２サイ
クル中に、ＧＡＢバス１２２の上位半分用の２バイトの
ラッチ２０２Ｂにデータを転送する。

【００４８】ステップ３１０で、この第２の転送（ステ
ップ４０４）が進行している間に、制御論理機構２０６
が、ＧＡＢバス１２２の所有権を要求する。インターフ
ェース論理機構２０２にデータがラッチされた後、ステ
ップ３１２で、ＤＳＰ２０４が、マイクロプロセッサ・
バス２２２の制御を放棄する。

【００４９】ＧＡＢバス１２２の所有権を与えられる
と、ステップ３１４で、制御論理機構２０６は、インタ
ーフェース論理機構２０２からパケット・メモリ１０８
へのデータの転送を完了する。

【００５０】アドレス・ラッチであるラッチ２０２Ａお
よび２０２Ｂは、各転送の後に起動される増分機能を含
んでいる。この増分機能の結果、マイクロプロセッサ・
バス２２２の各サイクル毎にＤＳＰ２０４から新しいア
ドレス情報を要求する必要がなくなる。ＧＡＢバス１２
２は、各転送（ステップ３１２参照）の後に解放される
が、マイクロプロセッサ・バス２２２は、ブロック転送
の次のサイクルに進むことに留意されたい。言い換える
と、マイクロプロセッサ・バス２２２の書込みは、マイ
クロプロセッサ・バス２２２の転送に対応するＧＡＢサ
イクルと、１サイクルの間オーバーラップする。ＧＡＢ
バス１２２へのアクセス権の取得が遅延した場合、それ
でも次のマイクロプロセッサ・バス・サイクルは開始す
るが、１つまたは複数の待機状態を挿入して、ＧＡＢバ
ス１２２へのアクセスの遅延を補償する。

【００５１】バースト転送の場合、バーストが完了する
まで、ステップ３０８ないし３１６を繰り返す。好まし
い実施例では、１バーストで書き込まれるバイト数の最
大値は３２である。これは、判断ブロック３１８とフィ
ードバック・ループ３４２によって示される。

【００５２】ブロック転送の場合、ブロック転送が完了
するまで、多バイト・バースト（好ましい実施例では３
２バイト）の送信を繰り返す。これは、判断ブロック３
２２とフィードバック・ループ３４４によって示され
る。好ましい実施例では、１ブロックあたりのバイト数
の最大値は２５６バイトである。

【００５３】読取サイクルも、同様にして実行される。
図５は、読取サイクルに関して発生する事象を示す流れ
図である。これから図２と図５を参照して、パケット・
メモリ１０８からパケットを読み取るのに用いられるス
テップを説明する。ステップ５０２で、ＤＳＰ２０４
が、ＤＳＰ ＲＡＭ２０８からＤＭＡ制御ブロック２１
０Ｂにアクセスする。ＤＳＰ２０４は、この時点で、マ
イクロプロセッサ・バス２２２にアクセスしなければな
らない。したがって、ステップ５０４で、ＤＳＰ２０４
が、マイクロプロセッサ・バス２２２へのアクセスを要
求する。

【００５４】アクセスが許可されると、ステップ５０６
で、マイクロプロセッサ・バス２２２の読取サイクルが
発生する。この読取サイクルの要素を、図６に示す。こ
れから図２、図５および図６を参照して、ステップ５０
６のマイクロプロセッサ・バス２２２の読取サイクルを
説明する。ステップ６０２で、制御論理機構２０６が、
ＧＡＢバス１２２の制御を争奪する。制御を得ると、即
座に読取サイクルを開始する。ステップ６０４で、適当
なデータを読み取るためにＧＡＢバス１２２上でアドレ
スを活動化する。ステップ６０６で、ＧＡＢバス１２２
を介してデータを読み取り、インターフェース論理機構
２０２にラッチする。ステップ６０７の間に、インター
フェース論理機構２０２がＧＡＢバス１２２を解放す
る。ステップ６０２、６０４、６０６および６０７の
間、マイクロプロセッサ・バス２２２は、１つまたは複
数の待機状態に入っている。したがって、この時点ま
で、マイクロプロセッサ・バス２２２は保留される。

【００５５】ステップ６０８で、インターフェース論理
機構２０２内のデータが、サイクルの完了によってＤＳ
Ｐ ＲＡＭ２０８にゲートされる。ステップ６１０で、
残りのすべてのビットがＤＳＰ ＲＡＭ２０８にゲート
される。たとえば、ＧＡＢバスが３２ビット幅であり、
マイクロプロセッサ・バス２２２が１６ビット幅の場
合、３２ビットがインターフェース論理機構２０２にラ
ッチされ、一時に１６ビットずつ、２サイクルで転送さ
れる（ステップ６０８および６１０）。ＧＡＢアービト
レーションによってパケット・メモリ１０８からのパケ
ットの転送が遅延される場合には、待機状態を用いてマ
イクロプロセッサ・バス２２２の読み取りを延長できる
ことに留意されたい。

【００５６】バースト・データ転送の場合、バーストが
完了するまでステップ５０６を繰り返す。これは、判断
ブロック５０８とフィードバック経路５２２によって示
される。

【００５７】マイクロプロセッサ・バス２２２の最後の
読取動作の後に、ステップ５１０で、ＤＳＰ２０４がマ
イクロプロセッサ・バス２２２を解放する。ステップ５
１２で、ＤＳＰ２０４が、ＤＳＰ ＲＡＭ２０８にデー
タを書き込む。好ましい実施例では、１回のバースト
で、最高３２バイトまでのデータをＤＳＰ ＲＡＭ２０
８に書き込むことができる。

【００５８】ブロック転送の場合、ブロックが転送され
るまで、ステップ５０２ないし５１２を繰り返す。好ま
しい実施例では、ブロックは最高２５６バイトまでであ
る。

【００５９】４．チャネル化されたアダプタによる動作 プロセッサ・ベースＰＭＩ１１４の長所の１つは、アダ
プタと複数のチャネル上の通信ネットワークの間で情報
を転送するのにそれが使用できることである。送信動作
中にこの機能を実行するため、プロセッサ・ベースＰＭ
Ｉ１１４は、単一の待ち行列からデータを取り出し、こ
のデータを複数の待ち行列に分割する能力を有する。

【００６０】実際には、好ましい実施例では、プロセッ
サ・ベースＰＭＩ１１４が、データを指示するポインタ
を取り出し、これらのポインタを複数の送信チャネルに
待ち行列化する。チャネルが、送信しようとするデータ
に関する準備ができた時に、そのデータが、ポインタが
指示するパケット・メモリ１０８の記憶位置から取り出
され、送信される。この実施例では、アダプタは、ポイ
ンタが取り出されるとデータを送信するものと考える。
したがって、実際に送信するまで、パケットをパケット
・メモリ１０８から消去しないことが重要である。これ
は、ＤＳＰ２０４に、パケットを破棄すべき時をアダプ
タ管理機構１１２に伝えさせることによって達成でき
る。あるいは、宛先から受信確認信号（ＡＣＫ）を受け
取った時にパケットを破棄することもできる。

【００６１】パケット・メモリ１０８からのデータ・パ
ケットの送信を、次に詳細に説明する。図７は、チャネ
ル化動作（channelized operation）に使用される制御
ステップを示す流れ図である。図１、図２および図７を
参照すると、ＲＩＳＣプロセッサ１０２は、アダプタ・
ポート１１８を介して外部ネットワークに送信すべきパ
ケット・データを、待ち行列に置く。ステップ７０１
で、ＤＳＰ２０４が、待ち行列状況をポーリングするこ
とによって、この要求を検出する。送信待ち行列内でパ
ケットが検出されると、ＤＳＰ２０４は、アダプタ管理
機構１１２に送信要求プリミティブを発行する。ステッ
プ７０２で、アダプタ管理機構１１２が、送信しようと
するパケットの制御ブロックを指示するポインタを返し
て応答する。ＤＳＰ２０４は、このパケット制御ブロッ
クを取り出し、検査し、ステップ７０４で、送信に使用
するチャネルを決定する。

【００６２】ステップ７０６で、パケット・メモリ１０
８からポインタを取り出し、ＤＳＰＲＡＭ２０８に記憶
する。具体的に言うと、このポインタは、正しいチャネ
ル用に指定されたチャネルＦＩＦＯ（先入れ先出しバッ
ファ）に記憶される。ＤＳＰ ＲＡＭ２０８はスタティ
ックＲＡＭであるので、ポインタだけが取り出される。
このタイプのメモリに付随するコストのために、取り出
されたデータ・パケットをすべて記憶するのに十分なメ
モリを設けると、コスト効率は悪くなる。

【００６３】待ち行列にまだパケットがある場合、ステ
ップ７０６で、これらのパケットのポインタもチャネル
ＦＩＦＯに記憶する。１つまたは複数のパケット・ポイ
ンタがＦＩＦＯにロードされた後、ステップ７１０で、
通信チャネルを介して転送を開始する。ＦＩＦＯ内に追
加の空間が必要な場合には、パケット・メモリ１０８内
にチャネルＦＩＦＯを拡張できることに留意されたい。

【００６４】あるチャネルが送信用に割り振られた後、
ＤＳＰ２０４の動作はタイム・スライスされる。ＤＳＰ
２０４は、図７に示された方法を使用して、データを取
り出し、これを環状バッファ（circular buffer）に置
き、図８に関して説明する方法を使用して、この環状バ
ッファからデータを取り出し、通信チャネルを介してそ
のデータを送信する。したがって、ステップ７１０を完
了した後、ＤＳＰ２０４は、ステップ７１４で、図８に
示す方法を実行して、通信チャネルを介してパケットを
送信することができる。図８については後で詳細に説明
する。

【００６５】アダプタが、送信待ち行列内にまだデータ
を有する場合、ステップ７０１からの処理をもう一度開
始する。送信すべきデータがもう残っていない場合、別
のパケットが待ち行列に置かれない限り、動作は完了す
る。これは、判断ブロック７１２と経路７２４によって
示される。

【００６６】上述の方法の結果として、送信チャネル待
ち行列は、送信すべきパケット・データ（またはそれを
指示するポインタ）によって常に満杯になっている。チ
ャネルは待ち行列と同様に扱われるので、前のパケット
を送る前であっても、追加のパケットを適当な送信チャ
ネル待ち行列から取り出し、あるいはそこに記憶するこ
とができる。したがって、ＧＡＢバス１２２とマイクロ
プロセッサ・バス２２２の動作は、通信チャネルにデー
タ・パケットを実際に送信するという「外部」動作に依
存しない。

【００６７】上記の議論は、パケット・データ（実際に
はポインタによって表される）を、複数のチャネルを介
して送信するために複数の出力待ち行列に待機させる方
法を述べたものである。このデータの実際の送信を、図
８の流れ図に関して詳細に説明する。図８は、実際のデ
ータ転送に用いられるステップを示す図である。図１、
図２および図８を参照すると、ステップ８０２で、通信
チャネルがデータ送信の準備ができた時、ＤＳＰ ＲＡ
Ｍ２０８内の送信チャネル待ち行列の最初のバッファ・
ポインタを読み取る。ステップ８０４で、このポインタ
に関連するデータを、パケット・メモリ１０８から読み
取り、ＤＳＰ ＲＡＭ２０８に記憶する。

【００６８】ステップ８０６で、現バッファ・テーブル
項目を使用して、このパケット内の次のバッファのバッ
ファ・テーブル項目を決定する。ステップ８０８で、こ
の次バッファ内のデータを取り出し、ＤＳＰ ＲＡＭ２
０８に記憶する。このパケットの最後のデータをパケッ
ト・メモリ１０８から取り出し終えるまで、ステップ８
０６とステップ８０８を継続する。これは、判断ブロッ
ク８１０とループ８２２によって示される。

【００６９】ステップ８１２で、パケットが完了した
時、アダプタ・ポート１１８を介して適当な通信チャネ
ルにそのパケットを送信する。ステップ８１２を、ステ
ップ８０６およびステップ８０８とオーバーラップさせ
て、バッファ要件とＤＳＰ２０４の待ち時間を最小にす
ることができる。ステップ８１３で、追加のプロセッサ
・サイクルが使用でき、その間に追加のパケットが送信
できるかどうかを判定する。そうでない場合、処理は終
了している。追加のプロセッサ・サイクルが使用できる
場合、ステップ８１４に進んでこの動作を継続する。保
留中のパケットを有する各送信チャネル待ち行列につい
て、ステップ８０２ないし８１３を繰り返す。これは、
判断ブロック８１４と経路８２４によって示される。パ
ケットのデータの取出しに関連する読取動作は、図３に
関して上記で述べたように行われる。

【００７０】上述のように、パケット・データの転送を
管理するのにポインタを使用することによって、プロセ
ッサ・ベースＰＭＩ１１４は、そうでない場合に通信ア
ダプタがサポートできる通信チャネルの数よりも多数の
使用可能な通信チャネルへの通信をサポートすることが
できる。これは、プロセッサ・ベースＰＭＩ１１４がポ
インタを使用すると、ＤＳＰ２０４がデータのパケット
を管理し、どのパケットがどの通信チャネルに属するの
かを追跡することができるようになるからである。この
ようにして、本発明の方法によらずに通信アダプタの要
求元ＩＤによってサポートできる場合よりも数が多い複
数の使用可能な通信チャネルのうちの少なくとも１つ
に、ＤＳＰ２０４がパケットを送ることができる。

【００７１】パケット・メモリ１０８への受信パケット
の記憶も、同様にして行われる。データ・チャネルのハ
ウスキーピングは、ポインタの使用によって維持され
る。図９は、チャネル化されたアダプタのパケット受信
の方法を示す流れ図である。図１、図２および図９を参
照すると、ステップ９０２で、ＤＳＰ２０４が、パケッ
ト・メモリ１０８内に、着信データを記憶するのに使用
できる１ブロックのメモリを予約するように要求する。
これに応答して、アダプタ管理機構１１２が、このブロ
ックを予約し、ＤＳＰ２０４に最初のバッファ・ポイン
タを返す。ステップ９０４で、ＤＳＰ２０４がこのバッ
ファ・ポインタを受け取る。ステップ９０６で、最初の
バッファ・ポインタを、「空きバッファ・プール」のバ
ッファ・ポインタとして、ＤＳＰ ＲＡＭ２０８に記憶
する。好ましい実施例では、このメモリのブロックは２
５６バイトである。

【００７２】従来のＰＭＩ実施態様では、予約されたメ
モリのブロックがそれぞれ、関連する要求元ＩＤ（ＲＩ
Ｄ）を有していた。アダプタ管理機構１１２は、同時に
８つの活動状態のＲＩＤしか扱えないので、普通ならこ
れが問題になるはずである。通常は、どの時点でも各チ
ャネル内で少なくとも２つのパケットが活動状態になり
得るので、８つのＲＩＤがすべて使用中であるならば、
既存ブロック内のすべてのデータが別の装置またはバス
に送信するために送信待ち行列に置かれる（すなわち、
データが「待ち行列化される」）まで、別のさらなるＲ
ＩＤが作成できず、したがって追加のブロックのメモリ
を作成することができない。したがって、８つを越える
チャネルはサポートできないことになる。

【００７３】しかし、この問題は、ステップ９１２でパ
ケット・バッファを予約することによって解決される。
予約とは、バッファにデータを待機させず、また、アダ
プタ管理機構１１２によって管理される空きバッファ・
プールに返さずに、バッファをとっておく方法である。
これによって、将来の使用のためにバッファが予約され
ると同時に、追加の使用のためにＲＩＤが解放される。
言い換えると、予約の結果、既存ブロック内のデータを
捨てることなく、あるＲＩＤが別のブロックを識別する
ために使用できるようになる。

【００７４】本発明によってＲＩＤ制限が克服されるの
で、通信アダプタは、以前にサポートできた通信チャネ
ルの数より多数の通信チャネルで、データのパケットを
受信し、メモリに記憶し、処理と再送信を行うことがで
きる。

【００７５】チャネルごとに２つの空のバッファができ
るように、上のステップを繰り返す。これは、判断ブロ
ック９１４とループ９２４によって示される。その背後
にある考え方は、あるバッファの使用中に、第２のバッ
ファを使用してデータを受信することである。このよう
にして、追加のデータ・パケットの受信中に、特定のチ
ャネルのデータ動作を行うことができる。バッファを予
約する処理を迅速に行うために、判断ブロック９１４と
経路９２４によって形成されるループを通る複数のパス
を処理するのに、複数のＲＩＤを使用することもでき
る。

【００７６】図１０は、アダプタ・ポート１１８でのデ
ータ受信に用いられるステップを示す流れ図である。図
１、図２および図１０を参照すると、ステップ１００２
で、データを受信した時、それをＤＳＰ ＲＡＭ２０８
に記憶する。ステップ１００４で、ＤＳＰ２０４が、空
きバッファ・プールから最初のバッファ・ポインタを読
み取って、そのデータ用に使用されるバッファのバッフ
ァ・テーブル項目２１２を決定する。バッファ・テーブ
ル項目２１２によって、ＤＳＰ２０４は、受信データの
送り先を知る。その後、ステップ１００５で、このデー
タを、バッファ・テーブル項目２１２によって指定され
る位置に転送する。このデータ転送は、図３に関して上
記で述べたようにして行われる。

【００７７】バッファ・テーブル項目２１２は、バッフ
ァ・テーブル項目２１２が指示するバッファに別のバッ
ファが連結されるかどうかを示すフィールドを含んでい
る。バッファ・テーブル項目２１２のこのフィールドを
変更して、そのバッファを空きバッファ・プールから取
り除き、指定されたパケットに関連付ける。

【００７８】そのパケット内に、まだ記憶されていない
追加データがある場合、パケット全体が記憶されるまで
ステップ１００４ないし１００８を繰り返す。これは、
判断ブロック１０１０とループ１０２２によって示され
る。

【００７９】ステップ１０１２で、ＲＩＳＣプロセッサ
１０２または別のプロセッサ・ベースＰＭＩ１１４によ
る処理のため、記憶されたパケットを待機させる。

【００８０】保留中のデータを有する追加チャネルが１
つまたは複数存在する場合、各チャネルについてステッ
プ１００２ないし１０１２を繰り返す。これは、判断ブ
ロック１０１４とループ１０２４によって示される。こ
のようにして、各チャネルで受信されたすべてのデータ
を、パケット・データとしてバッファに記憶し、そのパ
ケットを、適当な宛先に向けて待機させる。

【００８１】複数チャネルの動作がインターリーブでき
ることに留意されたい。

【００８２】チャネル化されたアダプタの受信データ・
パケットを記憶し待機させるための代替方法を、図１１
と図１２に示す。図１１は、この代替受信動作の制御ス
テップを示す流れ図であり、図１２は、この代替方法に
用いられるデータ転送ステップを示す流れ図である。

【００８３】図１、図２および図１１を参照すると、ス
テップ１１０２で、ＤＳＰ２０４が、パケット・メモリ
１０８内に１ブロックのメモリを予約するよう要求す
る。アダプタ管理機構１１２が、予約されたブロックの
記憶位置を示すポインタを返す。ステップ１１０４で、
ＤＳＰ２０４が、このポインタをＤＳＰ ＲＡＭ２０８
のチャネルＦＩＦＯに記憶する。ステップ１１０６で、
ブロックを予約する。言い換えると、このブロックに関
連するすべてのＲＩＤが、活動状態のブロックと共に自
由に使用できるように、このブロックをとっておく。

【００８４】ステップ１１０２ないし１１０６の動作を
繰り返して、各チャネルごとに２つの空のバッファをと
っておく。これは、判断ブロック１１０８とループ１１
２２によって示される。

【００８５】図１、図２および図１２を参照すると、ス
テップ１２０２で、ＤＳＰ ＲＡＭ２０８のチャネルＦ
ＩＦＯに記憶された最初のバッファ・ポインタを使用し
て、最初のチャネルの受信パケット・データをバッファ
のどこに記憶するのかを示すバッファ・テーブル項目２
１２を読み取る。ステップ１２０４で、最初のチャネル
からの受信パケット・データがＤＳＰ ＲＡＭ２０８に
存在するならば、図３に関して上記で述べたようにし
て、そのデータをパケット・メモリ１０８に記憶する。

【００８６】受信パケットを記憶するのに追加のメモリ
空間が必要な場合、ステップ１２０６で、ＤＳＰ２０４
は、そのチャネルの受信パケット・データに既に割り当
てられている空間に、追加のバッファ空間を追加するよ
う要求する。

【００８７】そのチャネルの受信待ち行列に追加データ
が存在する場合、最後の受信データがパケット・メモリ
１０８に書き込まれるまで、ステップ１２０２ないし１
２０６を繰り返す。これは、判断ブロック１２０８とル
ープ１２２２によって示される。

【００８８】１つまたは複数のチャネルが保留中の受信
データを有する場合、各チャネルについて、ステップ１
２０２ないし１２０８を繰り返す。これは、判断ブロッ
ク１２１０とループ１２２４によって示される。

【００８９】複数チャネルの動作がインターリーブでき
ることに留意されたい。

【００９０】上の説明では、チャネル化されたアダプタ
に関して受信動作と送信動作を説明したが、単一チャネ
ル動作というより一般的な場合にこれらの方法がどのよ
うに動作するかは、当業者には明白であろう。

【００９１】本欄のまとめとして、本発明の構成を以下
のとおりに開示する。

【００９２】１．送信処理または受信処理を識別する一
意的な参照番号である１つまたは複数の要求元ＩＤを使
用して、通信アダプタ内のパケット・メモリと複数の通
信チャネルとの間でのデータ転送を制御する、プロセッ
サ・ベースのインターフェース装置であって前記通信ア
ダプタで読取動作および書込動作を実行し、並行処理の
数が前記通信アダプタによって扱うことのできる要求元
ＩＤの数に制限されることなく前記パケット・メモリ内
で少なくとも１ブロックのメモリを予約する、プロセッ
サと、前記プロセッサに結合され、パケット・メモリ内
の前記少なくとも１ブロックのメモリを指示する少なく
とも１つのポインタを記憶し、前記通信チャネルと通信
アダプタとの間で転送するパケット・データを一時的に
記憶する、プロセッサＲＡＭとを具備する、インターフ
ェース装置。

【００９３】２．上記１．に記載の装置において、前記
プロセッサに結合され、前記通信アダプタ内のバスへの
アクセスを要求するための制御論理機構を具備する構
成。

【００９４】３．上記１．に記載の装置において、前記
プロセッサに結合され、該プロセッサと通信アダプタの
間でデータおよびポインタを転送するためのバスを具備
する構成。

【００９５】４．上記３．に記載の装置において、前記
バスに結合され、該バスを通信アダプタにインターフェ
ースするインターフェース論理機構を具備する構成。

【００９６】５．上記４．に記載の装置において、前記
インターフェース論理機構に結合され、該インターフェ
ース論理機構を制御するとともに、前記通信アダプタ内
のバスへのアクセスを要求するための制御論理機構を具
備する構成。

【００９７】６．パケット・メモリとアダプタ・バスと
を有するとともに、送信処理または受信処理を識別する
一意的な参照番号である１つまたは複数の要求元ＩＤを
使用する通信アダプタに、複数の通信チャネルをインタ
ーフェースするための方法であって、（ａ）複数の通信
チャネルからパケット・データを受信するステップと、
（ｂ）受信したパケット・データをパケット・メモリに
記憶し、要求元ＩＤを使用して通信アダプタによって指
定できる通信チャネルの数より多数の通信チャネル上で
パケット・データを受信するためにパケット・メモリの
割振りを制御するステップと、（ｃ）指定された通信チ
ャネルにパケット・メモリからパケット・データを転送
するステップと、（ｄ）使用可能な通信チャネルの数
が、通信アダプタが要求元ＩＤによってサポートできる
数よりも多い数の複数の使用可能な通信チャネルのうち
の少なくとも１つにパケット・データを転送するため
に、バッファ・ポインタを使ってパケット・データの転
送を管理するステップとを含む、インターフェース方
法。

【００９８】７．上記６．に記載の方法において、前記
ステップ（ｂ）が（ｉ）パケット・メモリ内に少なくと
も１ブロックのメモリを予約するステップと、（ii）前
記ステップ（ｉ）で予約された前記少なくとも１ブロッ
クのメモリを指示するバッファ・ポインタを、通信アダ
プタから受け取り記憶するステップと、（iii）通信ア
ダプタが、パケット・メモリの代替ブロックを識別する
ために関連する要求元ＩＤを使用できるように、パケッ
ト・メモリの前記予約されたブロックを予約するステッ
プとを含む構成。

【００９９】８．上記７．に記載の方法において、通信
チャネルごとに少なくとも２ブロックのメモリを予約す
るために、前記ステップ（ｉ）ないし（iii）を繰り返
すステップを含む構成。

【０１００】９．上記７．に記載の方法において、（i
v）受信したパケット・データをＲＡＭに記憶するステ
ップと、（ｖ）前記ステップ（ii）で受け取った前記バ
ッファ・ポインタを読み取って、前記パケット・メモリ
内のどこに前記受信したパケットを記憶するかを決定す
るステップと、（vi）前記パケット・データを、前記ス
テップ（ｖ）で決定された前記パケット・メモリ内の記
憶位置に記憶するステップと、（vii）前記記憶された
パケットを待機させるステップとを含む構成。

【０１０１】１０．上記９．に記載の方法において、前
記パケット・メモリ内に、前記受信したパケット・デー
タを記憶するために指定されたバッファが複数存在する
かどうかを判定するステップと、存在する場合に、前記
受信したパケット・データが適当なバッファに記憶され
るようにバッファ・テーブル項目を変更するステップと
を含む構成。

【０１０２】１１．上記６．に記載の方法において、前
記ステップ（ｃ）および（ｄ）が（ｉ）送信チャネル待
ち行列内のバッファ・ポインタを読み取るステップと、
（ii）前記バッファ・ポインタに基づき、パケット・メ
モリからパケット・データを読み取り、前記パケット・
データをＲＡＭに記憶するステップと、（iii）指定さ
れた通信チャネルを介して前記パケット・データを送信
するステップとを含む構成。

【０１０３】１２．上記１１．に記載の方法において、
（iv）前記読み取られるパケット・データが属するパケ
ットの追加パケット・データを記憶するのに使用される
次バッファを識別するステップと、（ｖ）前記次バッフ
ァから追加パケット・データを取り出すステップと、
（vi）前記ステップ（ｖ）で取り出された追加パケット
・データを前記ＲＡＭに記憶するステップとを含む構
成。

【０１０４】１３．上記６．に記載の方法において、前
記ステップ（ｃ)および（ｄ）が（ｉ）パケット・デー
タの転送を求める転送要求を通信アダプタから受け取る
ステップと、（ii）複数の通信チャネルのうち、前記パ
ケット・データの転送に使用される１つの通信チャネル
を決定するステップと、（iii）前記複数の通信チャネ
ルのうちの１つに関するチャネルＦＩＦＯに、前記パケ
ット・データに関連するバッファ・ポインタを記憶する
ステップと、（iv）前記バッファ・ポインタを使って、
前記パケット・データを含むバッファの記憶位置を決定
するステップと、（ｖ）複数の通信チャネルのうちの前
記１つの通信チャネルを介して前記パケット・データを
転送するステップとを含む構成。

【０１０５】１４．上記６．に記載の方法において、前
記ステップ（ｃ)および（ｄ）が（ｉ）ＲＡＭ内の送信
チャネル待ち行列内のバッファ・ポインタを読み取っ
て、送信すべきパケットの記憶位置を決定するステップ
と（ii）送信すべき前記パケットのデータを前記バッフ
ァ・ポインタの指示するパケット・メモリの記憶位置か
ら読み取り、前記読み取られたデータをＲＡＭに記憶す
るステップと、（iii）前記読み取られたデータを通信
チャネルを介して送信するステップとを含む構成。

【０１０６】１５．上記１４．に記載の方法において、
（iv）バッファ・テーブル項目を使って、送信すべき前
記パケットの追加データを記憶するのに使用される次バ
ッファを決定するステップと、（ｖ）前記次バッファか
らデータを読み取り、前記追加データをＲＡＭに記憶す
るステップとを含む構成。

【０１０７】１６．複数の通信チャネルから受信したデ
ータのパケットを記憶するパケット・メモリと、前記パ
ケット・メモリに結合され、通信アダプタの動作を管理
するアダプタ管理機構と、前記アダプタ管理機構に結合
され、前記パケット・メモリとの間でデータを転送する
アダプタ・バスと、前記アダプタ・バスに結合され、受
信されたパケット用のパケット・メモリを予約し、通信
チャネルからの通信チャネルの数が、プロセッサ・ベー
スのパケット・メモリ・インターフェース・システムな
しで前記アダプタ管理機構によってサポートできる数に
制限されないようにパケットの受信および通信チャネル
へのパケットの送信を調整するように構成された、プロ
セッサ・ベースのパケット・メモリ・インターフェース
・システムとを具備する、複数の通信チャネルのうちの
少なくとも１つからデータのパケットを受信し、該受信
したパケットを記憶するとともに、該受信したパケット
を複数の通信チャネルのうちの少なくとも１つに送信す
るための通信アダプタ。

【０１０８】１７．上記１６．に記載の通信アダプタに
おいて、前記パケット・メモリ・インターフェース・シ
ステムが、前記通信アダプタで読取動作および書込動作
を実行し、通信チャネルの数が前記通信アダプタによっ
て扱うことのできる数に制限されることなく前記パケッ
ト・メモリ内で少なくとも１ブロックのメモリを予約す
る、プロセッサと、前記プロセッサに結合され、パケッ
ト・メモリ内の前記少なくとも１ブロックのメモリを指
示する少なくとも１つのポインタを記憶し、前記通信チ
ャネルと通信アダプタとの間で転送するパケット・デー
タを一時的に記憶するプロセッサＲＡＭとを具備する構
成。

【０１０９】１８．上記１６．に記載の通信アダプタに
おいて、前記プロセッサに結合され、該プロセッサと通
信アダプタの間でデータおよびポインタを転送するため
のバスを具備する構成。

【０１１０】１９．上記１８．に記載の通信アダプタに
おいて、前記バスに結合され、該バスを通信アダプタに
インターフェースするインターフェース論理機構を具備
する構成。

【０１１１】２０．上記１９．に記載の通信アダプタに
おいて、前記インターフェース論理機構に結合され、該
インターフェース論理機構を制御するとともに、前記通
信アダプタ内のバスへのアクセスを要求するための制御
論理機構を具備する構成。

【０１１２】

【発明の効果】上述のように、パケット・データの転送
を管理するのにポインタを使用することによって、プロ
セッサ・ベースＰＭＩ１１４は、そうでない場合に通信
アダプタがサポートできる通信チャネルの数よりも多数
の使用可能な通信チャネルへの通信をサポートすること
ができる。これは、プロセッサ・ベースＰＭＩ１１４が
ポインタを使用すると、ＤＳＰ２０４がデータのパケッ
トを管理し、どのパケットがどの通信チャネルに属する
のかを追跡することができるようになるからである。こ
のようにして、本発明の方法によらずに通信アダプタの
要求元ＩＤによってサポートできる場合よりも数が多い
複数の使用可能な通信チャネルのうちの少なくとも１つ
に、ＤＳＰ２０４がパケットを送ることができる。

【０１１３】また、従来のＰＭＩ実施態様では、予約さ
れたメモリのブロックがそれぞれ、関連する要求元ＩＤ
（ＲＩＤ）を有していた。アダプタ管理機構１１２は、
同時に８つの活動状態のＲＩＤしか扱えないので、普通
ならこれが問題になるはずである。通常は、どの時点で
も各チャネル内で少なくとも２つのパケットが活動状態
になり得るので、８つのＲＩＤがすべて使用中であるな
らば、既存ブロック内のすべてのデータが別の装置また
はバスに送信するために送信待ち行列に置かれる（すな
わち、データが「待ち行列化される」）まで、別のさら
なるＲＩＤが作成できず、したがって追加のブロックの
メモリを作成することができない。したがって、８つを
越えるチャネルはサポートできないことになる。

【０１１４】しかし、この問題は、ステップ９１２でパ
ケット・バッファを予約することによって解決される。
予約とは、バッファにデータを待機させず、また、アダ
プタ管理機構１１２によって管理される空きバッファ・
プールに返さずに、バッファをとっておく方法である。
これによって、将来の使用のためにバッファが予約され
ると同時に、追加の使用のためにＲＩＤが解放される。
言い換えると、予約の結果、既存ブロック内のデータを
捨てることなく、あるＲＩＤが別のブロックを識別する
ために使用できるようになる。

【０１１５】本発明によってＲＩＤ制限が克服されるの
で、通信アダプタは、以前にサポートできた通信チャネ
ルの数より多数の通信チャネルで、データのパケットを
受信し、メモリに記憶し、処理と再送信を行うことがで
きる。

【図面の簡単な説明】

【図１】本発明によるプロセッサ・ベースのパケット・
メモリ・インターフェース（ＰＭＩ）を有する通信アダ
プタを示すブロック図である。

【図２】本発明によるプロセッサ・ベースのパケット・
メモリ・インターフェースを示すブロック図である。

【図３】パケット・メモリへの書込みに使用されるステ
ップを示す流れ図である。

【図４】プロセッサ・ベースのパケット・メモリ・イン
ターフェースのインターフェース論理機構にデータをラ
ッチするのに使用されるステップを示す流れ図である。

【図５】パケット・メモリからパケットを読み取るのに
使用されるステップを示す流れ図である。

【図６】マイクロプロセッサ・バスの読取サイクルに使
用されるステップを示す流れ図である。

【図７】チャネル化されたアダプタを用いる情報転送に
使用されるステップを示す流れ図である。

【図８】複数の通信チャネルを介するデータ送信に使用
されるステップを示す流れ図である。

【図９】チャネル化されたアダプタを用いるパケット受
信に使用されるステップを示す流れ図である。

【図１０】通信アダプタのアダプタ・ポートでのデータ
受信に使用されるステップを示す流れ図である。

【図１１】チャネル化されたアダプタに関して受信パケ
ット・データを記憶するのに使用されるステップを示す
流れ図である。

【図１２】チャネル化されたアダプタに関して受信パケ
ット・データの記憶および待機に使用されるデータ転送
ステップを示す流れ図である。

【符号の説明】

１１４ プロセッサ・ベースＰＭＩ １１６ インターフェース・ドライバ／レシーバ １１８ アダプタ・ポート １２２ ＧＡＢバス ２０２ インターフェース論理機構 ２０２Ａ ラッチ ２０２Ｂ ラッチ ２０４ ディジタル信号プロセッサ（ＤＳＰ） ２０８ ＤＳＰ ＲＡＭ ２０６ 制御論理機構 ２１０Ａ ＤＭＡ制御ブロック ２１０Ｂ ＤＭＡ制御ブロック ２１２ バッファ・テーブル項目 ２２２ マイクロプロセッサ・バス ２２４ マイクロプロセッサ制御バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・ジョーゼフ・ドナヒー アメリカ合衆国27613 ノース・カロラ イナ州レイリー ファームウッド・ドラ イブ 11016 (72)発明者 ローレンス・ヴィクター・マークス アメリカ合衆国27612 ノース・カロラ イナ州レイリー ノース・ヒルズ・ドラ イブ 4901 (72)発明者 チャリス・ルエラン・プリントン アメリカ合衆国27607 ノース・カロラ イナ州レイリー シュヴェル・ストリー ト 1806

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】送信処理または受信処理を識別する一意的
   な参照番号である１つまたは複数の要求元ＩＤを使用し
   て、通信アダプタ内のパケット・メモリと複数の通信チ
   ャネルとの間でのデータ転送を制御する、プロセッサ・
   ベースのインターフェース装置であって前記通信アダプ
   タで読取動作および書込動作を実行し、並行処理の数が
   前記通信アダプタによって扱うことのできる要求元ＩＤ
   の数に制限されることなく前記パケット・メモリ内で少
   なくとも１ブロックのメモリを予約する、プロセッサ
   と、 前記プロセッサに結合され、パケット・メモリ内の前記
   少なくとも１ブロックのメモリを指示する少なくとも１
   つのポインタを記憶し、前記通信チャネルと通信アダプ
   タとの間で転送するパケット・データを一時的に記憶す
   る、プロセッサＲＡＭとを具備する、 インターフェース装置。
2. 【請求項２】前記プロセッサに結合され、前記通信アダ
   プタ内のバスへのアクセスを要求するための制御論理機
   構を具備する、請求項１のインターフェース装置。
3. 【請求項３】前記プロセッサに結合され、該プロセッサ
   と通信アダプタの間でデータおよびポインタを転送する
   ためのバスを具備する、請求項１のインターフェース装
   置。
4. 【請求項４】前記バスに結合され、該バスを通信アダプ
   タにインターフェースするインターフェース論理機構を
   具備する、請求項３のインターフェース装置。
5. 【請求項５】前記インターフェース論理機構に結合さ
   れ、該インターフェース論理機構を制御するとともに、
   前記通信アダプタ内のバスへのアクセスを要求するため
   の制御論理機構を具備する、請求項４のインターフェー
   ス装置。
6. 【請求項６】パケット・メモリとアダプタ・バスとを有
   するとともに、送信処理または受信処理を識別する一意
   的な参照番号である１つまたは複数の要求元ＩＤを使用
   する通信アダプタに、複数の通信チャネルをインターフ
   ェースするための方法であって、 （ａ）複数の通信チャネルからパケット・データを受信
   するステップと、 （ｂ）受信したパケット・データをパケット・メモリに
   記憶し、要求元ＩＤを使用して通信アダプタによって指
   定できる通信チャネルの数より多数の通信チャネル上で
   パケット・データを受信するためにパケット・メモリの
   割振りを制御するステップと、 （ｃ）指定された通信チャネルにパケット・メモリから
   パケット・データを転送するステップと、 （ｄ）使用可能な通信チャネルの数が、通信アダプタが
   要求元ＩＤによってサポートできる数よりも多い数の複
   数の使用可能な通信チャネルのうちの少なくとも１つに
   パケット・データを転送するために、バッファ・ポイン
   タを使ってパケット・データの転送を管理するステップ
   とを含む、 インターフェース方法。
7. 【請求項７】前記ステップ（ｂ）が （ｉ）パケット・メモリ内に少なくとも１ブロックのメ
   モリを予約するステップと、 （ii）前記ステップ（ｉ）で予約された前記少なくとも
   １ブロックのメモリを指示するバッファ・ポインタを、
   通信アダプタから受け取り記憶するステップと、 （iii）通信アダプタが、パケット・メモリの代替ブロ
   ックを識別するために関連する要求元ＩＤを使用できる
   ように、パケット・メモリの前記予約されたブロックを
   予約するステップとを含む請求項６の方法。
8. 【請求項８】通信チャネルごとに少なくとも２ブロック
   のメモリを予約するために、前記ステップ（ｉ）ないし
   （iii）を繰り返すステップを含む、請求項７の方法。
9. 【請求項９】（iv）受信したパケット・データをＲＡＭ
   に記憶するステップと、 （ｖ）前記ステップ（ii）で受け取った前記バッファ・
   ポインタを読み取って、前記パケット・メモリ内のどこ
   に前記受信したパケットを記憶するかを決定するステッ
   プと、 （vi）前記パケット・データを、前記ステップ（ｖ）で
   決定された前記パケット・メモリ内の記憶位置に記憶す
   るステップと、 （vii）前記記憶されたパケットを待機させるステップ
   とを含む、 請求項７の方法。
10. 【請求項１０】前記パケット・メモリ内に、前記受信し
    たパケット・データを記憶するために指定されたバッフ
    ァが複数存在するかどうかを判定するステップと、存在
    する場合に、前記受信したパケット・データが適当なバ
    ッファに記憶されるようにバッファ・テーブル項目を変
    更するステップとを含む、請求項９の方法。
11. 【請求項１１】前記ステップ（ｃ）および（ｄ）が （ｉ）送信チャネル待ち行列内のバッファ・ポインタを
    読み取るステップと、 （ii）前記バッファ・ポインタに基づき、パケット・メ
    モリからパケット・データを読み取り、前記パケット・
    データをＲＡＭに記憶するステップと、 （iii）指定された通信チャネルを介して前記パケット
    ・データを送信するステップとを含む、 請求項６の方法。
12. 【請求項１２】（iv）前記読み取られるパケット・デー
    タが属するパケットの追加パケット・データを記憶する
    のに使用される次バッファを識別するステップと、 （ｖ）前記次バッファから追加パケット・データを取り
    出すステップと、 （vi）前記ステップ（ｖ）で取り出された追加パケット
    ・データを前記ＲＡＭに記憶するステップとを含む、 請求項１１の方法。
13. 【請求項１３】前記ステップ（ｃ)および（ｄ）が （ｉ）パケット・データの転送を求める転送要求を通信
    アダプタから受け取るステップと、 （ii）複数の通信チャネルのうち、前記パケット・デー
    タの転送に使用される１つの通信チャネルを決定するス
    テップと、 （iii）前記複数の通信チャネルのうちの１つに関する
    チャネルＦＩＦＯに、前記パケット・データに関連する
    バッファ・ポインタを記憶するステップと、 （iv）前記バッファ・ポインタを使って、前記パケット
    ・データを含むバッファの記憶位置を決定するステップ
    と、 （ｖ）複数の通信チャネルのうちの前記１つの通信チャ
    ネルを介して前記パケット・データを転送するステップ
    とを含む、 請求項６の方法。
14. 【請求項１４】前記ステップ（ｃ)および（ｄ）が （ｉ）ＲＡＭ内の送信チャネル待ち行列内のバッファ・
    ポインタを読み取って、送信すべきパケットの記憶位置
    を決定するステップと （ii）送信すべき前記パケットのデータを前記バッファ
    ・ポインタの指示するパケット・メモリの記憶位置から
    読み取り、前記読み取られたデータをＲＡＭに記憶する
    ステップと、 （iii）前記読み取られたデータを通信チャネルを介し
    て送信するステップとを含む、 請求項６の方法。
15. 【請求項１５】（iv）バッファ・テーブル項目を使っ
    て、送信すべき前記パケットの追加データを記憶するの
    に使用される次バッファを決定するステップと、 （ｖ）前記次バッファからデータを読み取り、前記追加
    データをＲＡＭに記憶するステップとを含む、 請求項１４の方法。
16. 【請求項１６】複数の通信チャネルから受信したデータ
    のパケットを記憶するパケット・メモリと、 前記パケット・メモリに結合され、通信アダプタの動作
    を管理するアダプタ管理機構と、 前記アダプタ管理機構に結合され、前記パケット・メモ
    リとの間でデータを転送するアダプタ・バスと、 前記アダプタ・バスに結合され、受信されたパケット用
    のパケット・メモリを予約し、通信チャネルからの通信
    チャネルの数が、プロセッサ・ベースのパケット・メモ
    リ・インターフェース・システムなしで前記アダプタ管
    理機構によってサポートできる数に制限されないように
    パケットの受信および通信チャネルへのパケットの送信
    を調整するように構成された、プロセッサ・ベースのパ
    ケット・メモリ・インターフェース・システムとを具備
    する、 複数の通信チャネルのうちの少なくとも１つからデータ
    のパケットを受信し、該受信したパケットを記憶すると
    ともに、該受信したパケットを複数の通信チャネルのう
    ちの少なくとも１つに送信するための通信アダプタ。
17. 【請求項１７】前記パケット・メモリ・インターフェー
    ス・システムが、 前記通信アダプタで読取動作および書込動作を実行し、
    通信チャネルの数が前記通信アダプタによって扱うこと
    のできる数に制限されることなく前記パケット・メモリ
    内で少なくとも１ブロックのメモリを予約する、プロセ
    ッサと、 前記プロセッサに結合され、パケット・メモリ内の前記
    少なくとも１ブロックのメモリを指示する少なくとも１
    つのポインタを記憶し、前記通信チャネルと通信アダプ
    タとの間で転送するパケット・データを一時的に記憶す
    るプロセッサＲＡＭとを具備する、 請求項１６の通信アダプタ。
18. 【請求項１８】前記プロセッサに結合され、該プロセッ
    サと通信アダプタの間でデータおよびポインタを転送す
    るためのバスを具備する、請求項１６の通信アダプタ。
19. 【請求項１９】前記バスに結合され、該バスを通信アダ
    プタにインターフェースするインターフェース論理機構
    を具備する、請求項１８の通信アダプタ。
20. 【請求項２０】前記インターフェース論理機構に結合さ
    れ、該インターフェース論理機構を制御するとともに、
    前記通信アダプタ内のバスへのアクセスを要求するため
    の制御論理機構を具備する、請求項１９の通信アダプ
    タ。