JPH09326779A - 通信制御装置及び通信制御システム - Google Patents
通信制御装置及び通信制御システムInfo
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- JPH09326779A JPH09326779A JP14204896A JP14204896A JPH09326779A JP H09326779 A JPH09326779 A JP H09326779A JP 14204896 A JP14204896 A JP 14204896A JP 14204896 A JP14204896 A JP 14204896A JP H09326779 A JPH09326779 A JP H09326779A
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Abstract
(57)【要約】
【課題】 それぞれ異なる更新周期を持つ複数種類のデ
ータを同一通信路で送受信する場合に、複数種類のデー
タ毎の更新周期に合わせたデータの読み出しを行い、Ｃ
ＰＵの負担が減少できる、通信制御装置及び通信制御シ
ステムを提供する。 【解決手段】 それぞれ異なる更新周期を持つ複数種類
のデータを同一通信路で通信する通信制御装置及び通信
制御システムにおいて、複数種類のデータの種類毎に複
数のバッファ回路を設け、一定周期で前記バッファ回路
の各々のデータを一定量ずつ１フレーム中に合成し、こ
の合成したデータを送受信する。受信されたデータは種
類毎に分離され、ＣＰＵによりメモリに格納される。
ータを同一通信路で送受信する場合に、複数種類のデー
タ毎の更新周期に合わせたデータの読み出しを行い、Ｃ
ＰＵの負担が減少できる、通信制御装置及び通信制御シ
ステムを提供する。 【解決手段】 それぞれ異なる更新周期を持つ複数種類
のデータを同一通信路で通信する通信制御装置及び通信
制御システムにおいて、複数種類のデータの種類毎に複
数のバッファ回路を設け、一定周期で前記バッファ回路
の各々のデータを一定量ずつ１フレーム中に合成し、こ
の合成したデータを送受信する。受信されたデータは種
類毎に分離され、ＣＰＵによりメモリに格納される。
Description
【０００１】
【産業上の利用分野】本発明は、通信制御装置及び通信
制御システムに関し、特に異なる更新周期を持つ複数種
類のデータを同一通信路で送受信する通信制御装置及び
通信制御システムに関する。
制御システムに関し、特に異なる更新周期を持つ複数種
類のデータを同一通信路で送受信する通信制御装置及び
通信制御システムに関する。
【０００２】
【従来の技術】従来、それぞれ異なる更新周期を持つ複
数種類のデータを同一通信路で送受信する通信制御シス
テムとして、図３に示すような通信制御システムが知ら
れている。図３に示す通信制御システムにおいて、送信
側の通信制御装置には送信回路１、受信側の通信制御装
置には受信回路２がそれぞれ備えられる。送信回路１
は、送信データ書き込み制御回路１１、送信バッファ回
路１５、送信制御回路１７及び送信完了信号生成回路１
３を備える。符号１４は送信完了信号生成回路１３から
送信データ書き込み制御回路１１に出力される送信完了
信号である。また、受信回路２は、受信制御回路２１及
び受信バッファ回路２２を備える。この受信回路２にお
いて受信された受信データはバス６を通してメモリ（記
憶回路）４に格納される。この受信データのメモリ４へ
の格納の制御はコンピュータ（中央演算処理ユニット、
以下、単にＣＰＵという。）５により行われる。図４は
前述の通信制御システムの通信タイミングを示す。送受
信を行うデータＡは更新周期ＴA 、データＢは更新周期
ＴA に比べて長い更新周期ＴB にそれぞれ設定される。
つまり、データＡ、データＢはそれぞれ更新周期が異な
る複数種類のデータに設定されている。記号ａn （n ＝
０，１，２，…）はデータＡの更新周期ＴA 毎の各デー
タを示し、記号ｂm （m ＝０，１，２，…）はデータＢ
の更新周期ＴB 毎の各データを示す。記号ｂm （l ）
（l ＝０，１，２，…）はデータｂm の更新周期ＴA 毎
に送受信される一部分のデータ内容を示す。
数種類のデータを同一通信路で送受信する通信制御シス
テムとして、図３に示すような通信制御システムが知ら
れている。図３に示す通信制御システムにおいて、送信
側の通信制御装置には送信回路１、受信側の通信制御装
置には受信回路２がそれぞれ備えられる。送信回路１
は、送信データ書き込み制御回路１１、送信バッファ回
路１５、送信制御回路１７及び送信完了信号生成回路１
３を備える。符号１４は送信完了信号生成回路１３から
送信データ書き込み制御回路１１に出力される送信完了
信号である。また、受信回路２は、受信制御回路２１及
び受信バッファ回路２２を備える。この受信回路２にお
いて受信された受信データはバス６を通してメモリ（記
憶回路）４に格納される。この受信データのメモリ４へ
の格納の制御はコンピュータ（中央演算処理ユニット、
以下、単にＣＰＵという。）５により行われる。図４は
前述の通信制御システムの通信タイミングを示す。送受
信を行うデータＡは更新周期ＴA 、データＢは更新周期
ＴA に比べて長い更新周期ＴB にそれぞれ設定される。
つまり、データＡ、データＢはそれぞれ更新周期が異な
る複数種類のデータに設定されている。記号ａn （n ＝
０，１，２，…）はデータＡの更新周期ＴA 毎の各デー
タを示し、記号ｂm （m ＝０，１，２，…）はデータＢ
の更新周期ＴB 毎の各データを示す。記号ｂm （l ）
（l ＝０，１，２，…）はデータｂm の更新周期ＴA 毎
に送受信される一部分のデータ内容を示す。
【０００３】次に、前述の通信制御システムにおいて、
更新周期ＴA が短く転送容量が小さいデータＡと更新周
期ＴB が長く転送容量が大きいデータＢを同一通信路で
転送するときの動作説明について、前記図３及び図４を
使用し行う。 図３に示す送信回路１の送信データ書き
込み制御回路１１は更新周期ＴA 毎に送信バッファ回路
１５に送信データＡ（データａn ）を書き込む。前記送
信データ書き込み制御回路１１から送信バッファ回路１
５に前記データａn が書き込まれると、前記送信制御回
路１７は更新周期ＴA で前記送信バッファ回路１５上の
送信データを受信回路２側に転送する。転送された送信
データは受信回路２の受信制御回路２１において受信デ
ータとして受信され、この受信データは受信バッファ回
路２２に格納される。格納された受信データは次に受信
される受信データが受信バッファ回路２２に格納される
前にＣＰＵ５によりメモリ４へ読み出される（格納され
る）。送信回路１においては送信が完了すると送信完了
信号生成回路１３から送信データ書き込み制御回路１１
に送信完了信号１４が出力される。送信完了信号１４を
受けた送信データ書き込み回路１１においては次の送信
データＡ（データａn+1 ）の送信までの間に送信データ
Ｂの一部が前記送信バッファ回路１５に書き込まれ、こ
の書き込まれた送信データＢの一部は送信される。前記
データａn の送信後に更新周期ＴA だけ時間が経過する
と、前記送信データ書き込み制御回路１１は次の送信デ
ータＡである送信データａn+1 を送信バッファ回路１５
に書き込み、この書き込まれた送信データａn+1 は送信
される。
更新周期ＴA が短く転送容量が小さいデータＡと更新周
期ＴB が長く転送容量が大きいデータＢを同一通信路で
転送するときの動作説明について、前記図３及び図４を
使用し行う。 図３に示す送信回路１の送信データ書き
込み制御回路１１は更新周期ＴA 毎に送信バッファ回路
１５に送信データＡ（データａn ）を書き込む。前記送
信データ書き込み制御回路１１から送信バッファ回路１
５に前記データａn が書き込まれると、前記送信制御回
路１７は更新周期ＴA で前記送信バッファ回路１５上の
送信データを受信回路２側に転送する。転送された送信
データは受信回路２の受信制御回路２１において受信デ
ータとして受信され、この受信データは受信バッファ回
路２２に格納される。格納された受信データは次に受信
される受信データが受信バッファ回路２２に格納される
前にＣＰＵ５によりメモリ４へ読み出される（格納され
る）。送信回路１においては送信が完了すると送信完了
信号生成回路１３から送信データ書き込み制御回路１１
に送信完了信号１４が出力される。送信完了信号１４を
受けた送信データ書き込み回路１１においては次の送信
データＡ（データａn+1 ）の送信までの間に送信データ
Ｂの一部が前記送信バッファ回路１５に書き込まれ、こ
の書き込まれた送信データＢの一部は送信される。前記
データａn の送信後に更新周期ＴA だけ時間が経過する
と、前記送信データ書き込み制御回路１１は次の送信デ
ータＡである送信データａn+1 を送信バッファ回路１５
に書き込み、この書き込まれた送信データａn+1 は送信
される。
【０００４】以上説明した通信動作においては、図４に
送信データとして示すタイミングにおいて繰り返し送信
される。前記送信データＡの各送信データａ0 ，ａ1 ，
ａ2，ａ3 ，ａ4 ，…は更新周期ＴA で送信データＡと
して順次送信され、送信された送信データＡは順次更新
される。送信データＡの各送信データａ0 ，ａ1 ，ａ2
，ａ3 ，ａ4 ，…の送信が完了する毎に図４に示す送
信完了信号１４が出力される。送信データＢの各送信デ
ータｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，…は送信完了信号
１４と送信データＡの送信開始との間において送信デー
タＡが転送されない間に分割して（図４に示すデータＢ
において各送信データｂ0 はｂ0(0)，ｂ0(1)，ｂ0(2)及
びｂ0(3)に分割される。）送信され、更新周期ＴB 毎に
全体の更新が完了する。送信データＢの各送信データｂ
0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，…の分割は送信回路１側
に配設された図示しないＣＰＵにより行われる。受信デ
ータＢのメモリ４への読み出し（格納）は、図４中、読
み出しタイミングは記号「↑」で示すように、受信完了
から次の受信開始までの間において受信バッファ回路２
２が受信動作していない間に行なわれる。
送信データとして示すタイミングにおいて繰り返し送信
される。前記送信データＡの各送信データａ0 ，ａ1 ，
ａ2，ａ3 ，ａ4 ，…は更新周期ＴA で送信データＡと
して順次送信され、送信された送信データＡは順次更新
される。送信データＡの各送信データａ0 ，ａ1 ，ａ2
，ａ3 ，ａ4 ，…の送信が完了する毎に図４に示す送
信完了信号１４が出力される。送信データＢの各送信デ
ータｂ0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，…は送信完了信号
１４と送信データＡの送信開始との間において送信デー
タＡが転送されない間に分割して（図４に示すデータＢ
において各送信データｂ0 はｂ0(0)，ｂ0(1)，ｂ0(2)及
びｂ0(3)に分割される。）送信され、更新周期ＴB 毎に
全体の更新が完了する。送信データＢの各送信データｂ
0 ，ｂ1 ，ｂ2 ，ｂ3 ，ｂ4 ，…の分割は送信回路１側
に配設された図示しないＣＰＵにより行われる。受信デ
ータＢのメモリ４への読み出し（格納）は、図４中、読
み出しタイミングは記号「↑」で示すように、受信完了
から次の受信開始までの間において受信バッファ回路２
２が受信動作していない間に行なわれる。
【０００５】
【発明が解決しようとする課題】前述の従来技術に係る
通信制御システムにおいては、更新周期が異なる複数種
類の受信データＡ、Ｂが同一の受信バッファ回路２２に
書き込まれ、ＣＰＵ５は更新周期が短い受信データでも
更新周期が長い受信データでも更新周期が短い方のタイ
ミングで一律にメモリ４に格納しなくてはならない。こ
のため、ＣＰＵ５にかかる負担が大きくなるという問題
があった。本発明は上記課題を解決するためになされた
ものである。従って、本発明の目的は、それぞれ異なる
更新周期を持つ複数種類のデータを同一通信路で送受信
する場合において、複数種類のデータのそれぞれの更新
周期に合わせた読み出しを実現し、ＣＰＵの負担が軽減
できる通信制御装置及び通信制御システムを提供するこ
とにある。
通信制御システムにおいては、更新周期が異なる複数種
類の受信データＡ、Ｂが同一の受信バッファ回路２２に
書き込まれ、ＣＰＵ５は更新周期が短い受信データでも
更新周期が長い受信データでも更新周期が短い方のタイ
ミングで一律にメモリ４に格納しなくてはならない。こ
のため、ＣＰＵ５にかかる負担が大きくなるという問題
があった。本発明は上記課題を解決するためになされた
ものである。従って、本発明の目的は、それぞれ異なる
更新周期を持つ複数種類のデータを同一通信路で送受信
する場合において、複数種類のデータのそれぞれの更新
周期に合わせた読み出しを実現し、ＣＰＵの負担が軽減
できる通信制御装置及び通信制御システムを提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載された発明は、それぞれ異なる更新
周期を持つ複数種類の送信データを同一通信路で送信す
る送信回路を備えた通信制御装置において、前記送信回
路に、前記複数種類の送信データ毎に配設され送信デー
タの更新周期に応じて送信データを更新する複数の送信
バッファ回路と、前記複数種類の送信データの更新周期
毎に複数の送信バッファ回路の送信データをそれぞれ書
き替える送信データ書き込み制御回路と、前記複数の送
信バッファ回路のうち更新周期が短い送信データが書き
込まれる送信バッファ回路の１フレームの送信データ
に、更新周期が長い送信データが書き込まれる送信バッ
ファ回路の送信データの一部を合成する送信データ合成
回路と、前記合成された送信データを一定周期で送信す
る送信制御回路と、を備えたことを特徴とする。請求項
２に記載された発明は、前記請求項１に記載された通信
制御装置の送信回路から同一通信路で送信された送信デ
ータを受信する受信回路を備えた通信制御装置におい
て、前記受信回路に、それぞれ異なる更新周期を持つ複
数種類の送信データが合成された送信データを受信デー
タとして受信する受信制御回路と、前記受信制御回路に
受信された受信データを前記複数種類の送信データの更
新周期毎に分離する受信データ分配回路と、前記受信デ
ータ分配回路により分離された受信データをそれぞれ複
数種類の送信データの種類毎に格納する受信バッファ回
路と、を備えたことを特徴とする。請求項３に記載され
た発明は、それぞれ異なる更新周期を持つ複数種類の送
信データを送信回路から同一通信路で送信し、この送信
データを受信回路で受信する通信制御システムにおい
て、前記送信回路に、前記複数種類の送信データ毎に配
設され送信データの更新周期に応じて送信データを更新
する複数の送信バッファ回路と、前記複数種類の送信デ
ータの更新周期毎に複数の送信バッファ回路の送信デー
タをそれぞれ書き替える送信データ書き込み制御回路
と、前記複数の送信バッファ回路のうち更新周期が短い
送信データが書き込まれる送信バッファ回路の１フレー
ムの送信データに、更新周期が長い送信データが書き込
まれる送信バッファ回路の送信データの一部を合成する
送信データ合成回路と、前記合成された送信データを一
定周期で送信する送信制御回路と、を備え、前記受信回
路に、それぞれ異なる更新周期を持つ複数種類の送信デ
ータが合成された送信データを受信データとして受信す
る受信制御回路と、前記受信制御回路に受信された受信
データを前記複数種類の送信データの更新周期毎に分離
する受信データ分配回路と、前記受信データ分配回路に
より分離された受信データをそれぞれ複数種類の送信デ
ータの種類毎に格納する受信バッファ回路と、を備えた
ことを特徴とする。
に、請求項１に記載された発明は、それぞれ異なる更新
周期を持つ複数種類の送信データを同一通信路で送信す
る送信回路を備えた通信制御装置において、前記送信回
路に、前記複数種類の送信データ毎に配設され送信デー
タの更新周期に応じて送信データを更新する複数の送信
バッファ回路と、前記複数種類の送信データの更新周期
毎に複数の送信バッファ回路の送信データをそれぞれ書
き替える送信データ書き込み制御回路と、前記複数の送
信バッファ回路のうち更新周期が短い送信データが書き
込まれる送信バッファ回路の１フレームの送信データ
に、更新周期が長い送信データが書き込まれる送信バッ
ファ回路の送信データの一部を合成する送信データ合成
回路と、前記合成された送信データを一定周期で送信す
る送信制御回路と、を備えたことを特徴とする。請求項
２に記載された発明は、前記請求項１に記載された通信
制御装置の送信回路から同一通信路で送信された送信デ
ータを受信する受信回路を備えた通信制御装置におい
て、前記受信回路に、それぞれ異なる更新周期を持つ複
数種類の送信データが合成された送信データを受信デー
タとして受信する受信制御回路と、前記受信制御回路に
受信された受信データを前記複数種類の送信データの更
新周期毎に分離する受信データ分配回路と、前記受信デ
ータ分配回路により分離された受信データをそれぞれ複
数種類の送信データの種類毎に格納する受信バッファ回
路と、を備えたことを特徴とする。請求項３に記載され
た発明は、それぞれ異なる更新周期を持つ複数種類の送
信データを送信回路から同一通信路で送信し、この送信
データを受信回路で受信する通信制御システムにおい
て、前記送信回路に、前記複数種類の送信データ毎に配
設され送信データの更新周期に応じて送信データを更新
する複数の送信バッファ回路と、前記複数種類の送信デ
ータの更新周期毎に複数の送信バッファ回路の送信デー
タをそれぞれ書き替える送信データ書き込み制御回路
と、前記複数の送信バッファ回路のうち更新周期が短い
送信データが書き込まれる送信バッファ回路の１フレー
ムの送信データに、更新周期が長い送信データが書き込
まれる送信バッファ回路の送信データの一部を合成する
送信データ合成回路と、前記合成された送信データを一
定周期で送信する送信制御回路と、を備え、前記受信回
路に、それぞれ異なる更新周期を持つ複数種類の送信デ
ータが合成された送信データを受信データとして受信す
る受信制御回路と、前記受信制御回路に受信された受信
データを前記複数種類の送信データの更新周期毎に分離
する受信データ分配回路と、前記受信データ分配回路に
より分離された受信データをそれぞれ複数種類の送信デ
ータの種類毎に格納する受信バッファ回路と、を備えた
ことを特徴とする。
【０００７】
【発明の実施の形態】図１は本発明の実施形態に係る通
信制御システムのブロック構成図である。異なる更新周
期を持つ複数種類のデータを同一通信路で送受信する通
信制御システムは、図１に示すように、送信側の通信制
御装置には送信回路３０、受信側の通信制御装置には受
信回路４０がそれぞれ備えられる。送信回路３０は、送
信データ書き込み制御回路３１、送信バッファ回路３
２、３３、送信データ合成回路３４及び送信制御回路３
５を備える。受信回路４０は、受信制御回路４１、受信
データ分配回路４２、受信バッファ回路４３及び４４を
備える。前述の図３に示す通信制御システムと同様に、
異なる更新周期を持つ複数種類の通信データ３は同一通
信路を通して送受信され、受信回路４０において受信さ
れた受信データはバス６を通してメモリ４に格納され
る。この受信データのメモリ４への格納の制御はＣＰＵ
５により行われる。図２は前述の通信制御システムの通
信タイミングを示すタイミングチャートである。送受信
を行うデータＡは更新周期ＴA 、データＢは更新周期Ｔ
A に比べて長い更新周期ＴB にそれぞれ設定される。つ
まり、データＡ、データＢはそれぞれ更新周期が異なる
複数種類のデータに設定されている。記号ａn （n ＝
０，１，２，…）はデータＡの更新周期ＴA 毎の各デー
タを示し、記号ｂm （m ＝０，１，２，…）はデータＢ
の更新周期ＴB 毎の各データを示す。記号ｂm （l ）
（l ＝０，１，２，…）はデータｂm の更新周期ＴA 毎
に送受信される一部分のデータ内容を示す。
信制御システムのブロック構成図である。異なる更新周
期を持つ複数種類のデータを同一通信路で送受信する通
信制御システムは、図１に示すように、送信側の通信制
御装置には送信回路３０、受信側の通信制御装置には受
信回路４０がそれぞれ備えられる。送信回路３０は、送
信データ書き込み制御回路３１、送信バッファ回路３
２、３３、送信データ合成回路３４及び送信制御回路３
５を備える。受信回路４０は、受信制御回路４１、受信
データ分配回路４２、受信バッファ回路４３及び４４を
備える。前述の図３に示す通信制御システムと同様に、
異なる更新周期を持つ複数種類の通信データ３は同一通
信路を通して送受信され、受信回路４０において受信さ
れた受信データはバス６を通してメモリ４に格納され
る。この受信データのメモリ４への格納の制御はＣＰＵ
５により行われる。図２は前述の通信制御システムの通
信タイミングを示すタイミングチャートである。送受信
を行うデータＡは更新周期ＴA 、データＢは更新周期Ｔ
A に比べて長い更新周期ＴB にそれぞれ設定される。つ
まり、データＡ、データＢはそれぞれ更新周期が異なる
複数種類のデータに設定されている。記号ａn （n ＝
０，１，２，…）はデータＡの更新周期ＴA 毎の各デー
タを示し、記号ｂm （m ＝０，１，２，…）はデータＢ
の更新周期ＴB 毎の各データを示す。記号ｂm （l ）
（l ＝０，１，２，…）はデータｂm の更新周期ＴA 毎
に送受信される一部分のデータ内容を示す。
【０００８】次に、前述の通信制御システムにおいて、
更新周期ＴA が短く転送容量が小さいデータＡと更新周
期ＴB が長く転送容量が大きいデータＢを同一通信路で
転送するときの動作説明について、前記図１及び図２を
使用し行う。図１に示す送信回路３０の送信バッファ回
路３２に送信データＡ（送信データａn ）が書き込ま
れ、送信バッファ回路３３に送信データＢ（送信データ
ｂm ）が書き込まれると、送信データ合成回路３４は更
新周期ＴA で前記送信バッファ回路３２に書き込まれた
送信データａn と前記送信バッファ回路３３に書き込ま
れた送信データｂm の一部ｂm （l ）を合成し１フレー
ムの送信データを生成する。この送信データは送信制御
回路３５に送られ、この送信制御回路３５は合成された
１フレームの送信データを受信回路４０に転送する。
前記送信バッファ回路３２はデータＡの更新周期ＴA で
更新される分のデータａn の容量を持ち、、送信バッフ
ァ回路３３はデータＢの更新周期ＴB で更新される分の
データｂmの容量を持つ。
更新周期ＴA が短く転送容量が小さいデータＡと更新周
期ＴB が長く転送容量が大きいデータＢを同一通信路で
転送するときの動作説明について、前記図１及び図２を
使用し行う。図１に示す送信回路３０の送信バッファ回
路３２に送信データＡ（送信データａn ）が書き込ま
れ、送信バッファ回路３３に送信データＢ（送信データ
ｂm ）が書き込まれると、送信データ合成回路３４は更
新周期ＴA で前記送信バッファ回路３２に書き込まれた
送信データａn と前記送信バッファ回路３３に書き込ま
れた送信データｂm の一部ｂm （l ）を合成し１フレー
ムの送信データを生成する。この送信データは送信制御
回路３５に送られ、この送信制御回路３５は合成された
１フレームの送信データを受信回路４０に転送する。
前記送信バッファ回路３２はデータＡの更新周期ＴA で
更新される分のデータａn の容量を持ち、、送信バッフ
ァ回路３３はデータＢの更新周期ＴB で更新される分の
データｂmの容量を持つ。
【０００９】送信回路３０（送信側の通信制御装置）か
ら送信された送信データは受信回路４０（受信側の通信
制御装置）の受信制御回路４１に受信データとして受信
される。この受信制御回路４１で受信された受信データ
はデータ分配回路４２に送られ、受信データに合成され
ている前述のデータａn とデータｂm とを分離する。分
離された受信データａn は受信バッファ回路４３に格納
され、分離されたもう一方の受信データｂm （l ）は受
信バッファ回路４４に格納される。受信バッファ回路４
３に格納された受信データａn は更新周期ＴA で更新さ
れる。受信バッファ回路４４に格納された受信データＢ
においては、更新周期ＴA で格納される受信データｂm
（l ）の書き替えは行わずにこの受信データｂm （l ）
は残しておき、更新周期ＴB 毎に順次更新が行われる。
前記受信バッファ回路４３は受信データＡの更新周期
ＴA で更新される分の受信データａn の容量を持ち、受
信バッファ回路４４は受信データＢの更新周期ＴB で更
新される分のデータｂm の容量を持つ。
ら送信された送信データは受信回路４０（受信側の通信
制御装置）の受信制御回路４１に受信データとして受信
される。この受信制御回路４１で受信された受信データ
はデータ分配回路４２に送られ、受信データに合成され
ている前述のデータａn とデータｂm とを分離する。分
離された受信データａn は受信バッファ回路４３に格納
され、分離されたもう一方の受信データｂm （l ）は受
信バッファ回路４４に格納される。受信バッファ回路４
３に格納された受信データａn は更新周期ＴA で更新さ
れる。受信バッファ回路４４に格納された受信データＢ
においては、更新周期ＴA で格納される受信データｂm
（l ）の書き替えは行わずにこの受信データｂm （l ）
は残しておき、更新周期ＴB 毎に順次更新が行われる。
前記受信バッファ回路４３は受信データＡの更新周期
ＴA で更新される分の受信データａn の容量を持ち、受
信バッファ回路４４は受信データＢの更新周期ＴB で更
新される分のデータｂm の容量を持つ。
【００１０】以上説明した通信制御システムの通信動作
は、図２に示すタイミングで繰り返し行なわれる。前記
データＡと前記データＢの一部とは、更新周期ＴA にお
いて１フレームに合成され、送信される。詳細には、更
新周期ＴA において１フレームに送信データａ0 とｂ0
(0)，ａ1 とｂ0(1)，ａ2 とｂ0(2)，ａ3 とｂ0(3)，ａ4
とｂ0(4)，…がそれぞれ合成される。前記データＡは
更新周期ＴA 毎に更新され、データＢの一部のデータｂ
m （l ）は更新周期ＴA 毎には更新されず蓄積され、更
新周期ＴB 毎にデータＢの全体の更新が完了する。
は、図２に示すタイミングで繰り返し行なわれる。前記
データＡと前記データＢの一部とは、更新周期ＴA にお
いて１フレームに合成され、送信される。詳細には、更
新周期ＴA において１フレームに送信データａ0 とｂ0
(0)，ａ1 とｂ0(1)，ａ2 とｂ0(2)，ａ3 とｂ0(3)，ａ4
とｂ0(4)，…がそれぞれ合成される。前記データＡは
更新周期ＴA 毎に更新され、データＢの一部のデータｂ
m （l ）は更新周期ＴA 毎には更新されず蓄積され、更
新周期ＴB 毎にデータＢの全体の更新が完了する。
【００１１】
【発明の効果】以上説明したように、本発明は、それぞ
れ異なる更新周期を持つ複数種類のデータを同一通信路
で通信する通信制御装置及び通信制御システムにおい
て、前記複数種類のデータの種類毎に複数のバッファ回
路を設け、一定周期で前記バッファ回路の各々のデータ
を一定量ずつ１フレーム中に合成し通信するので、複数
種類のデータ毎の更新周期でデータの読み出しが行える
ので、ＣＰＵにかかる負担が軽減できる。
れ異なる更新周期を持つ複数種類のデータを同一通信路
で通信する通信制御装置及び通信制御システムにおい
て、前記複数種類のデータの種類毎に複数のバッファ回
路を設け、一定周期で前記バッファ回路の各々のデータ
を一定量ずつ１フレーム中に合成し通信するので、複数
種類のデータ毎の更新周期でデータの読み出しが行える
ので、ＣＰＵにかかる負担が軽減できる。
【００１２】
【図１】 本発明の実施形態に係る通信制御システムの
ブロック構成図である。
ブロック構成図である。
【図２】 前記通信制御システムの通信タイミングチャ
ートである。
ートである。
【図３】 従来技術に係る通信制御システムのブロック
構成図である。
構成図である。
【図４】 従来技術に係る通信制御システムの通信タイ
ミングチャートである。
ミングチャートである。
３ 通信データ、４ メモリ、５ ＣＰＵ、３０ 送信
回路、４０ 受信回路、３１ 送信データ書き込み制御
回路、３２、３３ 送信バッファ回路、３４送信データ
合成回路、３５ 送信制御回路、４１ 受信制御回路、
４２ 受信データ分配回路、４３、４４ 受信バッファ
回路。
回路、４０ 受信回路、３１ 送信データ書き込み制御
回路、３２、３３ 送信バッファ回路、３４送信データ
合成回路、３５ 送信制御回路、４１ 受信制御回路、
４２ 受信データ分配回路、４３、４４ 受信バッファ
回路。
Claims (3)
- 【請求項１】 それぞれ異なる更新周期を持つ複数種類
の送信データを同一通信路で送信する送信回路を備えた
通信制御装置において、 前記送信回路に、 前記複数種類の送信データ毎に配設され送信データの更
新周期に応じて送信データを更新する複数の送信バッフ
ァ回路と、 前記複数種類の送信データの更新周期毎に複数の送信バ
ッファ回路の送信データをそれぞれ書き替える送信デー
タ書き込み制御回路と、 前記複数の送信バッファ回路のうち更新周期が短い送信
データが書き込まれる送信バッファ回路の１フレームの
送信データに、更新周期が長い送信データが書き込まれ
る送信バッファ回路の送信データの一部を合成する送信
データ合成回路と、 前記合成された送信データを一定周期で送信する送信制
御回路と、 を備えたことを特徴とする通信制御装置。 - 【請求項２】 前記請求項１に記載された通信制御装置
の送信回路から同一通信路で送信された送信データを受
信する受信回路を備えた通信制御装置において、 前記受信回路に、 それぞれ異なる更新周期を持つ複数種類の送信データが
合成された送信データを受信データとして受信する受信
制御回路と、 前記受信制御回路に受信された受信データを前記複数種
類の送信データの更新周期毎に分離する受信データ分配
回路と、 前記受信データ分配回路により分離された受信データを
それぞれ複数種類の送信データの種類毎に格納する受信
バッファ回路と、 を備えたことを特徴とする通信制御装置。 - 【請求項３】 それぞれ異なる更新周期を持つ複数種類
の送信データを送信回路から同一通信路で送信し、この
送信データを受信回路で受信する通信制御システムにお
いて、 前記送信回路に、 前記複数種類の送信データ毎に配設され送信データの更
新周期に応じて送信データを更新する複数の送信バッフ
ァ回路と、 前記複数種類の送信データの更新周期毎に複数の送信バ
ッファ回路の送信データをそれぞれ書き替える送信デー
タ書き込み制御回路と、 前記複数の送信バッファ回路のうち更新周期が短い送信
データが書き込まれる送信バッファ回路の１フレームの
送信データに、更新周期が長い送信データが書き込まれ
る送信バッファ回路の送信データの一部を合成する送信
データ合成回路と、 前記合成された送信データを一定周期で送信する送信制
御回路と、 を備え、 前記受信回路に、 それぞれ異なる更新周期を持つ複数種類の送信データが
合成された送信データを受信データとして受信する受信
制御回路と、 前記受信制御回路に受信された受信データを前記複数種
類の送信データの更新周期毎に分離する受信データ分配
回路と、 前記受信データ分配回路により分離された受信データを
それぞれ複数種類の送信データの種類毎に格納する受信
バッファ回路と、 を備えたことを特徴とする通信制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14204896A JPH09326779A (ja) | 1996-06-04 | 1996-06-04 | 通信制御装置及び通信制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14204896A JPH09326779A (ja) | 1996-06-04 | 1996-06-04 | 通信制御装置及び通信制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326779A true JPH09326779A (ja) | 1997-12-16 |
Family
ID=15306199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14204896A Pending JPH09326779A (ja) | 1996-06-04 | 1996-06-04 | 通信制御装置及び通信制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299308B2 (en) | 2002-04-19 | 2007-11-20 | Denso Corporation | Data transmission apparatus and electronic control unit |
| JP2011101279A (ja) * | 2009-11-09 | 2011-05-19 | Yamatake Corp | 通信システム |
| JP2014233046A (ja) * | 2013-05-30 | 2014-12-11 | 株式会社デンソー | 生体モニタ装置 |
-
1996
- 1996-06-04 JP JP14204896A patent/JPH09326779A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299308B2 (en) | 2002-04-19 | 2007-11-20 | Denso Corporation | Data transmission apparatus and electronic control unit |
| JP2011101279A (ja) * | 2009-11-09 | 2011-05-19 | Yamatake Corp | 通信システム |
| JP2014233046A (ja) * | 2013-05-30 | 2014-12-11 | 株式会社デンソー | 生体モニタ装置 |
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