JPH10107855A - データ送信装置 - Google Patents
データ送信装置Info
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- JPH10107855A JPH10107855A JP8256437A JP25643796A JPH10107855A JP H10107855 A JPH10107855 A JP H10107855A JP 8256437 A JP8256437 A JP 8256437A JP 25643796 A JP25643796 A JP 25643796A JP H10107855 A JPH10107855 A JP H10107855A
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Abstract
(57)【要約】
【課題】ＣＰＵの負荷を軽減すると共にメインメモリの
使用効率を向上させ、かつデータ転送時間を短縮して送
信効率を向上させる。 【解決手段】情報データの複数のフレームＩＤＴａ，Ｉ
ＤＴｂそれぞれと対応するヘッダを順次記憶するヘッダ
用ＦＩＦＯメモリ２を設ける。通信用コントローラ２に
ヘッダサイズ用レジスタ２３を設けてこれにヘッダのサ
イズを記憶させ、ＣＰＵ４から送信する情報データの先
頭アドレス及びヘッダサイズとフレームサイズとを合せ
た送信データサイズの情報を含むデータ送信要求を出力
する。通信用コントローラ２はこのデータ送信要求に応
答してヘッダサイズ分の期間第１のレベル、フレームサ
イズ分の期間第２のレベルとなるヘッダ・データ読出し
信号ＨＤＲを出力すると共にフレームのアドレス信号を
出力し、ヘッダ及びフレームを連続して読出すようにす
る。
使用効率を向上させ、かつデータ転送時間を短縮して送
信効率を向上させる。 【解決手段】情報データの複数のフレームＩＤＴａ，Ｉ
ＤＴｂそれぞれと対応するヘッダを順次記憶するヘッダ
用ＦＩＦＯメモリ２を設ける。通信用コントローラ２に
ヘッダサイズ用レジスタ２３を設けてこれにヘッダのサ
イズを記憶させ、ＣＰＵ４から送信する情報データの先
頭アドレス及びヘッダサイズとフレームサイズとを合せ
た送信データサイズの情報を含むデータ送信要求を出力
する。通信用コントローラ２はこのデータ送信要求に応
答してヘッダサイズ分の期間第１のレベル、フレームサ
イズ分の期間第２のレベルとなるヘッダ・データ読出し
信号ＨＤＲを出力すると共にフレームのアドレス信号を
出力し、ヘッダ及びフレームを連続して読出すようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明はデータ送信装置に関
し、特に情報データの各フレームにヘッダを付して送信
する機能を備えたデータ送信装置に関する。
し、特に情報データの各フレームにヘッダを付して送信
する機能を備えたデータ送信装置に関する。
【０００２】
【従来の技術】情報データにヘッダを付して通信回線に
送出するデータ送信装置には、複数のフレームから成る
情報データを記憶するメインメモリ内に、これら情報デ
ータの各フレームそれぞれにヘッダを付して対応するヘ
ッダ及び情報データのフレームを１単位として連続した
アドレスの領域に転送し直して送信するものや、情報デ
ータ各フレームメインメモリに、そのヘッダは他のメモ
リに記憶しておき、これらを互いに対応させて順次読出
し送信するもの（例えば、特開昭６２−９８４４４号公
報参照）などがある。これら従来のデータ送信装置の前
者を第１の例として図３に、後者を第２の例として図４
に示す。
送出するデータ送信装置には、複数のフレームから成る
情報データを記憶するメインメモリ内に、これら情報デ
ータの各フレームそれぞれにヘッダを付して対応するヘ
ッダ及び情報データのフレームを１単位として連続した
アドレスの領域に転送し直して送信するものや、情報デ
ータ各フレームメインメモリに、そのヘッダは他のメモ
リに記憶しておき、これらを互いに対応させて順次読出
し送信するもの（例えば、特開昭６２−９８４４４号公
報参照）などがある。これら従来のデータ送信装置の前
者を第１の例として図３に、後者を第２の例として図４
に示す。
【０００３】図３に示された第１の例のデータ送信装置
は、所定のアドレスに情報データの各フレーム（ＩＤＴ
ａ，ＩＤＴｂ等）及びこれら情報データの各フレームと
対応するヘッダ（ＨＤａ，ＩＤｂ等）を書込んで記憶
し、読出すメインメモリ１ｘと、このメインメモリ１ｘ
に対するアクセス制御を行うＤＭＡ制御部２２ｘ、及び
順次供給されるヘッダ及び情報データのフレームを記憶
し所定のデータフォーマットに従って通信回線へ送出す
る送信用ＦＩＦＯメモリ２１を備え、データ送信要求に
応答してＤＭＡ制御部２２ｘを起動し、このＤＭＡ制御
部２２ｘの制御のもとにメインメモリ１ｘの連続するア
ドレスからヘッダ及び情報データのフレームの順次読出
して送信ＦＩＦＯメモリ２１に供給した御順次通信回線
へ送出する通信用コントローラ２ｘと、情報データの各
フレームそれぞれに対応するヘッダを付与してメインメ
モリ１ｘの所定のアドレスに書込み記憶させ、情報デー
タの各フレームを対応するヘッダの連続するアドレスに
転送し、通信用コントローラ２ｘにデータ送信要求を出
力するＣＰＵ４ｘと、メインメモリ１ｘ，通信用コント
ローラ２ｘ及びＣＰＵ４ｘの間でシステムバスＳＢを介
して行なわれるデータの授受を制御するバスコントロー
ラ３ｘとを有する構成となっている。
は、所定のアドレスに情報データの各フレーム（ＩＤＴ
ａ，ＩＤＴｂ等）及びこれら情報データの各フレームと
対応するヘッダ（ＨＤａ，ＩＤｂ等）を書込んで記憶
し、読出すメインメモリ１ｘと、このメインメモリ１ｘ
に対するアクセス制御を行うＤＭＡ制御部２２ｘ、及び
順次供給されるヘッダ及び情報データのフレームを記憶
し所定のデータフォーマットに従って通信回線へ送出す
る送信用ＦＩＦＯメモリ２１を備え、データ送信要求に
応答してＤＭＡ制御部２２ｘを起動し、このＤＭＡ制御
部２２ｘの制御のもとにメインメモリ１ｘの連続するア
ドレスからヘッダ及び情報データのフレームの順次読出
して送信ＦＩＦＯメモリ２１に供給した御順次通信回線
へ送出する通信用コントローラ２ｘと、情報データの各
フレームそれぞれに対応するヘッダを付与してメインメ
モリ１ｘの所定のアドレスに書込み記憶させ、情報デー
タの各フレームを対応するヘッダの連続するアドレスに
転送し、通信用コントローラ２ｘにデータ送信要求を出
力するＣＰＵ４ｘと、メインメモリ１ｘ，通信用コント
ローラ２ｘ及びＣＰＵ４ｘの間でシステムバスＳＢを介
して行なわれるデータの授受を制御するバスコントロー
ラ３ｘとを有する構成となっている。
【０００４】次に、この第１の動作について説明する。
【０００５】送信する情報データはメインメモリ１ｘに
記憶され、フレーム単位（ＩＤＴａ，ＩＤＴｂ）に分割
されて送信される。これらフレーム（ＩＤＴａ，ＩＤＴ
ｂ）それぞれにはヘッダを付して送信する必要があるた
め、ＣＰＵ４ｘは、これら情報データの各フレームＩＤ
Ｔａ，ＩＤＴｂそれぞれにヘッダＨＤａ，ＨＤｂを付与
し、メインメモリ１ｘの所定のアドレス領域に、対応す
るヘッダ及び情報データのフレームが連続したアドレス
に記憶されるように書込み，転送した後、通信用コント
ローラ２ｘにデータ送信要求を出す。このデータ送信要
求時には、ヘッダの先頭アドレスと、ヘッダ及び対応す
るフレームのサイズの合計である送信データサイズとを
指定する。
記憶され、フレーム単位（ＩＤＴａ，ＩＤＴｂ）に分割
されて送信される。これらフレーム（ＩＤＴａ，ＩＤＴ
ｂ）それぞれにはヘッダを付して送信する必要があるた
め、ＣＰＵ４ｘは、これら情報データの各フレームＩＤ
Ｔａ，ＩＤＴｂそれぞれにヘッダＨＤａ，ＨＤｂを付与
し、メインメモリ１ｘの所定のアドレス領域に、対応す
るヘッダ及び情報データのフレームが連続したアドレス
に記憶されるように書込み，転送した後、通信用コント
ローラ２ｘにデータ送信要求を出す。このデータ送信要
求時には、ヘッダの先頭アドレスと、ヘッダ及び対応す
るフレームのサイズの合計である送信データサイズとを
指定する。
【０００６】通信用コントローラ２ｘはこのデータ送信
要求に応答して内部のＤＭＡ制御部２２ｘを起動し、ヘ
ッダ（例えばＨＤａ）及び対応するフレーム（ＩＤＴ
ａ）を連続して読出すための読出し信号及びアドレス信
号を出力する。これを受けて、バスコントローラ３ｘの
制御のもとに、メインメモリ１ｘからヘッダ（ＨＤａ）
及び対応する情報データのフレーム（ＩＤＴａ）が連続
して読出され、通信用コントローラ２ｘの送信用ＦＩＦ
Ｏメモリ２１ｘに順次転送される。送信用ＦＩＦＯメモ
リ２１ｘは、転送されたこれらデータを送信データフォ
ーマットに従って順次通信回線へ送出する。
要求に応答して内部のＤＭＡ制御部２２ｘを起動し、ヘ
ッダ（例えばＨＤａ）及び対応するフレーム（ＩＤＴ
ａ）を連続して読出すための読出し信号及びアドレス信
号を出力する。これを受けて、バスコントローラ３ｘの
制御のもとに、メインメモリ１ｘからヘッダ（ＨＤａ）
及び対応する情報データのフレーム（ＩＤＴａ）が連続
して読出され、通信用コントローラ２ｘの送信用ＦＩＦ
Ｏメモリ２１ｘに順次転送される。送信用ＦＩＦＯメモ
リ２１ｘは、転送されたこれらデータを送信データフォ
ーマットに従って順次通信回線へ送出する。
【０００７】次のヘッダ（ＨＤｂ）及び対応する情報デ
ータのフレーム（ＩＤＴｂ）についても同様の動作をく
り返えして、順次通信回線に送出される。
ータのフレーム（ＩＤＴｂ）についても同様の動作をく
り返えして、順次通信回線に送出される。
【０００８】図４に示された第２の例では、情報データ
を記憶するメインメモリ７１と、ヘッダを記憶するロー
カルメモリ６１とが別々に設けられ、メインメモリ７１
とメインプロセッサ７２とでステーション７を形成し、
ローカルメモリ６１，ＤＭＡ制御部６２，送信用ＦＩＦ
Ｏメモリ６３，ローカルプロセッサ６４，バスコントロ
ーラ６５及びローカルバスＬＢにより通信制御ボード６
を形成している。また、ステーション７と通信制御ボー
ド６との間のデータの授受は、システムバスＳＢを介し
て行なわれる。
を記憶するメインメモリ７１と、ヘッダを記憶するロー
カルメモリ６１とが別々に設けられ、メインメモリ７１
とメインプロセッサ７２とでステーション７を形成し、
ローカルメモリ６１，ＤＭＡ制御部６２，送信用ＦＩＦ
Ｏメモリ６３，ローカルプロセッサ６４，バスコントロ
ーラ６５及びローカルバスＬＢにより通信制御ボード６
を形成している。また、ステーション７と通信制御ボー
ド６との間のデータの授受は、システムバスＳＢを介し
て行なわれる。
【０００９】次にこの第２の例の動作について説明す
る。
る。
【００１０】この第２の例では、情報データの送信はロ
ーカルプロセッサ６４の制御のもとに行なわれる。情報
データを送信するとき、まず、情報データの各フレーム
それぞれと対応するヘッダをローカルメモリ６１に書込
む。その後、ＤＭＡ制御部６２を起動し、ローカルメモ
リ６１に記憶されている１つのヘッダを読出して送信用
ＦＩＦＯメモリ６３に転送する。続いてＤＭＡ制御部６
２により、メインメモリ７１に記憶されている情報デー
タの対応するフレームを読出し送信用ＦＩＦＯメモリ６
３に転送する。そして送信用ＦＩＦＯメモリ６３は、転
送されたこれらデータを送信データフォーマットに従っ
て順次通信回線へ送出する。
ーカルプロセッサ６４の制御のもとに行なわれる。情報
データを送信するとき、まず、情報データの各フレーム
それぞれと対応するヘッダをローカルメモリ６１に書込
む。その後、ＤＭＡ制御部６２を起動し、ローカルメモ
リ６１に記憶されている１つのヘッダを読出して送信用
ＦＩＦＯメモリ６３に転送する。続いてＤＭＡ制御部６
２により、メインメモリ７１に記憶されている情報デー
タの対応するフレームを読出し送信用ＦＩＦＯメモリ６
３に転送する。そして送信用ＦＩＦＯメモリ６３は、転
送されたこれらデータを送信データフォーマットに従っ
て順次通信回線へ送出する。
【００１１】
【発明が解決しようとする課題】上述した従来のデータ
送信装置は、第１の例では、メインメモリ１ｘに記憶さ
れている情報データの各フレーム（ＩＤＴａ，ＩＤＴ
ｂ）を、別のアドレス領域に、付与されて書込まれたヘ
ッダ（ＨＤａ，ＨＤｂ）と対応するフレームとが連続し
たアドレスとなるように転送し直す必要があるため、Ｃ
ＰＵ４ｘの負荷が重くなり、かつメインメモリ１ｘの使
用効率が悪いという問題点があり、第２の例では、情報
データはメインメモリ７１に記憶され、そのヘッダはロ
ーカルメモリ６１に記憶されていて、１つのヘッダをロ
ーカルメモリ６１の所定のアドレスから読出して送信用
ＦＩＦＯメモリ６３に転送し、続いて対応する情報デー
タのフレームを、メインメモリ７１の所定のアドレスか
ら読出して送信用ＦＩＦＯメモリ６３に転送する必要が
あり、２つのメモリ（６１，７１）それぞれに対して別
々にアドレス指定及び読出し動作が必要となるため、デ
ータ転送に時間がかかり送信効率が悪くなるという問題
点がある。
送信装置は、第１の例では、メインメモリ１ｘに記憶さ
れている情報データの各フレーム（ＩＤＴａ，ＩＤＴ
ｂ）を、別のアドレス領域に、付与されて書込まれたヘ
ッダ（ＨＤａ，ＨＤｂ）と対応するフレームとが連続し
たアドレスとなるように転送し直す必要があるため、Ｃ
ＰＵ４ｘの負荷が重くなり、かつメインメモリ１ｘの使
用効率が悪いという問題点があり、第２の例では、情報
データはメインメモリ７１に記憶され、そのヘッダはロ
ーカルメモリ６１に記憶されていて、１つのヘッダをロ
ーカルメモリ６１の所定のアドレスから読出して送信用
ＦＩＦＯメモリ６３に転送し、続いて対応する情報デー
タのフレームを、メインメモリ７１の所定のアドレスか
ら読出して送信用ＦＩＦＯメモリ６３に転送する必要が
あり、２つのメモリ（６１，７１）それぞれに対して別
々にアドレス指定及び読出し動作が必要となるため、デ
ータ転送に時間がかかり送信効率が悪くなるという問題
点がある。
【００１２】本発明の目的は、ＣＰＵの負荷を軽くする
と共にメインメモリの使用効率を向上させることがで
き、また、データ転送の時間を短縮して送信効率を向上
させることができるデータ送信装置を提供することにあ
る。
と共にメインメモリの使用効率を向上させることがで
き、また、データ転送の時間を短縮して送信効率を向上
させることができるデータ送信装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明のデータ送信装置
は、複数のフレームから成る情報データを所定のアドレ
スにフレーム単位で書込み記憶しデータ読出し信号及び
アドレス信号に従ってこれらフレームを読出すメインメ
モリと、前記情報データの複数のフレームそれぞれと対
応するヘッダを順次書込み記憶しヘッダ読出し信号に従
って前記ヘッダを順次読出すヘッダ用ＦＩＦＯメモリ
と、前記ヘッダのサイズを記憶するヘッダサイズ用レジ
スタ、データ送信要求に応答して前記ヘッダのサイズ分
の期間の前記ヘッダ読出し信号とこのヘッダ読出し信号
に続く前記フレームのサイズ分の期間の前記データ読出
し信号及び先頭アドレスの情報とを出力するＤＭＡ制御
部、並び前記ヘッダ用ＦＩＦＯメモリから読出されたヘ
ッダ及び前記メインメモリから読出された情報データの
フレームを順次書込み記憶して通信回線へ送出する送信
用ＦＩＦＯメモリを含む通信用コントローラと、前記デ
ータ読出し信号及び先頭アドレスの情報に従って前記メ
インメモリへのアドレス信号を出力するアドレス信号発
生手段とを有している。
は、複数のフレームから成る情報データを所定のアドレ
スにフレーム単位で書込み記憶しデータ読出し信号及び
アドレス信号に従ってこれらフレームを読出すメインメ
モリと、前記情報データの複数のフレームそれぞれと対
応するヘッダを順次書込み記憶しヘッダ読出し信号に従
って前記ヘッダを順次読出すヘッダ用ＦＩＦＯメモリ
と、前記ヘッダのサイズを記憶するヘッダサイズ用レジ
スタ、データ送信要求に応答して前記ヘッダのサイズ分
の期間の前記ヘッダ読出し信号とこのヘッダ読出し信号
に続く前記フレームのサイズ分の期間の前記データ読出
し信号及び先頭アドレスの情報とを出力するＤＭＡ制御
部、並び前記ヘッダ用ＦＩＦＯメモリから読出されたヘ
ッダ及び前記メインメモリから読出された情報データの
フレームを順次書込み記憶して通信回線へ送出する送信
用ＦＩＦＯメモリを含む通信用コントローラと、前記デ
ータ読出し信号及び先頭アドレスの情報に従って前記メ
インメモリへのアドレス信号を出力するアドレス信号発
生手段とを有している。
【００１４】また、ヘッダサイズ用レジスタにヘッダの
サイズを設定して記憶させ、ヘッダ用ＦＩＦＯメモリに
情報データの複数のフレームそれぞれと対応するヘッダ
を順次書込み記憶させ、データ送信要求を出すときに送
信する情報データのフレームの先頭アドレスの情報と前
記ヘッダ及びフレームの合計サイズから成る送信データ
サイズの情報とを併せ出力するＣＰＵを設け、アドレス
信号発生手段を、通信用コントローラ内に設けて構成さ
れ、ヘッダ読出し信号及びデータ読出し信号を、ヘッダ
のサイズ分の期間は第１のレベル、情報データのフレー
ムサイズ分の期間は第２のレベルとなる１つの信号とし
て構成される。
サイズを設定して記憶させ、ヘッダ用ＦＩＦＯメモリに
情報データの複数のフレームそれぞれと対応するヘッダ
を順次書込み記憶させ、データ送信要求を出すときに送
信する情報データのフレームの先頭アドレスの情報と前
記ヘッダ及びフレームの合計サイズから成る送信データ
サイズの情報とを併せ出力するＣＰＵを設け、アドレス
信号発生手段を、通信用コントローラ内に設けて構成さ
れ、ヘッダ読出し信号及びデータ読出し信号を、ヘッダ
のサイズ分の期間は第１のレベル、情報データのフレー
ムサイズ分の期間は第２のレベルとなる１つの信号とし
て構成される。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１６】図１は本発明の一実施の形態を示すブロッ
ク図である。
ク図である。
【００１７】この実施の形態は、複数のフレームＩＤＴ
ａ，ＩＤＴｂから成る情報データを所定のアドレスにフ
レーム単位で書込み記憶し、ヘッダ・データ読出し信号
の第２のレベル及びアドレス信号に従ってこれらフレー
ムを読出すメインメモリ１と、情報データの複数のフレ
ームＩＤＴａ，ＩＤＴｂそれぞれと対応するヘッダＨＤ
ａ，ＨＤｂを順次書込み記憶しヘッダ・データ読出し信
号の第１のレベルに従ってこれらヘッダを順次読出すヘ
ッダ用ＦＩＦＯメモリ５と、ヘッダＨＤａ，ＨＤｂのサ
イズを記憶するヘッダサイズ用レジスタ２３、データ送
信要求に応答して起動されヘッダＨＤａ，ＨＤｂのサイ
ズ分の期間第１のレベル、情報データのフレームＩＤＴ
ａ，ＩＤＴｂのサイズ分の期間第２のレベルとなるヘッ
ダ・データ読出し信号ＨＤＲ及び読出し対象の情報デー
タのフレームの先頭アドレスからフレームサイズ分のア
ドレス信号を順次出力するＤＭＡ制御部２２、並びにヘ
ッダ用ＦＩＦＯメモリ２から読出されたヘッダ及びメイ
ンメモリ１から読出された情報データのフレームを順次
書込み記憶して送信データフォーマットに従って順次通
信回線へ送出する送信用ＦＩＦＯメモリ２１を含む通信
用コントローラ２と、ヘッダ・データ読出し信号ＨＤＲ
の第１のレベルに応答してヘッダ用ＦＩＦＯメモリ５か
ら情報データの所定のフレームと対応するヘッダ（例え
ばＨＤａ）の読出し制御、この第２のレベル及び前述の
アドレス信号に応答してメインメモリ１から情報データ
の所定のフレーム（ＩＤＴａ）の読出し制御、これらヘ
ッダ用ＦＩＦＯメモリ５及びメインメモリ１から読出さ
れたヘッダ及び情報データのフレームの送信用ＦＩＦＯ
メモリ２１への転送制御等をシステムバスＳＢを介して
行うバスコントローラ３と、ヘッダサイズ用レジスタ２
３へのヘッダのサイズの設定，記憶制御、ヘッダ用ＦＩ
ＦＯメモリ５へのヘッダの書込み記憶制御、送信する情
報データのフレームの先頭アドレスの情報及びヘッダと
情報データとの合計のサイズの送信データサイズの情報
を含むデータ送信要求の出力を行うＣＰＵ４とを有する
構成となっている。
ａ，ＩＤＴｂから成る情報データを所定のアドレスにフ
レーム単位で書込み記憶し、ヘッダ・データ読出し信号
の第２のレベル及びアドレス信号に従ってこれらフレー
ムを読出すメインメモリ１と、情報データの複数のフレ
ームＩＤＴａ，ＩＤＴｂそれぞれと対応するヘッダＨＤ
ａ，ＨＤｂを順次書込み記憶しヘッダ・データ読出し信
号の第１のレベルに従ってこれらヘッダを順次読出すヘ
ッダ用ＦＩＦＯメモリ５と、ヘッダＨＤａ，ＨＤｂのサ
イズを記憶するヘッダサイズ用レジスタ２３、データ送
信要求に応答して起動されヘッダＨＤａ，ＨＤｂのサイ
ズ分の期間第１のレベル、情報データのフレームＩＤＴ
ａ，ＩＤＴｂのサイズ分の期間第２のレベルとなるヘッ
ダ・データ読出し信号ＨＤＲ及び読出し対象の情報デー
タのフレームの先頭アドレスからフレームサイズ分のア
ドレス信号を順次出力するＤＭＡ制御部２２、並びにヘ
ッダ用ＦＩＦＯメモリ２から読出されたヘッダ及びメイ
ンメモリ１から読出された情報データのフレームを順次
書込み記憶して送信データフォーマットに従って順次通
信回線へ送出する送信用ＦＩＦＯメモリ２１を含む通信
用コントローラ２と、ヘッダ・データ読出し信号ＨＤＲ
の第１のレベルに応答してヘッダ用ＦＩＦＯメモリ５か
ら情報データの所定のフレームと対応するヘッダ（例え
ばＨＤａ）の読出し制御、この第２のレベル及び前述の
アドレス信号に応答してメインメモリ１から情報データ
の所定のフレーム（ＩＤＴａ）の読出し制御、これらヘ
ッダ用ＦＩＦＯメモリ５及びメインメモリ１から読出さ
れたヘッダ及び情報データのフレームの送信用ＦＩＦＯ
メモリ２１への転送制御等をシステムバスＳＢを介して
行うバスコントローラ３と、ヘッダサイズ用レジスタ２
３へのヘッダのサイズの設定，記憶制御、ヘッダ用ＦＩ
ＦＯメモリ５へのヘッダの書込み記憶制御、送信する情
報データのフレームの先頭アドレスの情報及びヘッダと
情報データとの合計のサイズの送信データサイズの情報
を含むデータ送信要求の出力を行うＣＰＵ４とを有する
構成となっている。
【００１８】次にこの実施の形態の動作について、図２
に示された各部信号のタイミング波形図を併せて参照し
説明する。
に示された各部信号のタイミング波形図を併せて参照し
説明する。
【００１９】メインメモリ１に記憶されている情報デー
タをフレーム単位で順次送信する場合、ＣＰＵ４は、ま
ず、情報データの各フレームＩＤＴａ，ＩＤＴｂそれぞ
れにヘッダを付与し、これをヘッダ用ＦＩＦＯメモリ５
に順次記憶させると共に、ヘッダサイズ用レジスタ２３
にヘッダのサイズを設定して記憶させる。
タをフレーム単位で順次送信する場合、ＣＰＵ４は、ま
ず、情報データの各フレームＩＤＴａ，ＩＤＴｂそれぞ
れにヘッダを付与し、これをヘッダ用ＦＩＦＯメモリ５
に順次記憶させると共に、ヘッダサイズ用レジスタ２３
にヘッダのサイズを設定して記憶させる。
【００２０】次にＣＰＵ４は、通信用コントローラ２に
データ送信要求を出す。このときＣＰＵ４は、送信する
情報データのフレームＩＤＴａの先頭アドレスの情報、
及びヘッダのサイズと情報データのフレームのサイズと
を合せた送信データサイズの情報を併せて出力する。
データ送信要求を出す。このときＣＰＵ４は、送信する
情報データのフレームＩＤＴａの先頭アドレスの情報、
及びヘッダのサイズと情報データのフレームのサイズと
を合せた送信データサイズの情報を併せて出力する。
【００２１】通信用コントローラ２は、このデータ送信
要求に応答してＤＭＡ制御部２２を起動し、ＤＭＡ制御
部２２は、ヘッダのサイズ分の期間高レベル（第１のレ
ベル）、情報データのフレームサイズ分の期間低レベル
（第２のレベル）となるヘッダ・データ読出し信号ＨＤ
Ｒを出力すると共にこのフレームの先頭アドレスからフ
レームサイズ分のアドレス信号を順次出力する。図２に
は、ヘッダのサイズが２バイト、情報データのフレーム
のサイズが３バイト以上の場合の例が示されている。
要求に応答してＤＭＡ制御部２２を起動し、ＤＭＡ制御
部２２は、ヘッダのサイズ分の期間高レベル（第１のレ
ベル）、情報データのフレームサイズ分の期間低レベル
（第２のレベル）となるヘッダ・データ読出し信号ＨＤ
Ｒを出力すると共にこのフレームの先頭アドレスからフ
レームサイズ分のアドレス信号を順次出力する。図２に
は、ヘッダのサイズが２バイト、情報データのフレーム
のサイズが３バイト以上の場合の例が示されている。
【００２２】バスコントローラ３は、ヘッダ・データ読
出し信号ＨＤＲの高レベルに応答してヘッダ用ＦＩＦＯ
メモリ５から２バイト分のヘッダＨＤａを順次読出して
送信用ＦＩＦＯメモリ２１に転送して書込み、続いてヘ
ッダ・データ読出し信号ＨＤＲの低レベル及び情報デー
タのフレームＩＤＴａの先頭アドレスからフレームサイ
ズ分のアドレス信号に応答してメインメモリ１から情報
データのフレームＩＤＴａを読出し、送信用ＦＩＦＯメ
モリ２１に転送して書込む。
出し信号ＨＤＲの高レベルに応答してヘッダ用ＦＩＦＯ
メモリ５から２バイト分のヘッダＨＤａを順次読出して
送信用ＦＩＦＯメモリ２１に転送して書込み、続いてヘ
ッダ・データ読出し信号ＨＤＲの低レベル及び情報デー
タのフレームＩＤＴａの先頭アドレスからフレームサイ
ズ分のアドレス信号に応答してメインメモリ１から情報
データのフレームＩＤＴａを読出し、送信用ＦＩＦＯメ
モリ２１に転送して書込む。
【００２３】送信用ＦＩＦＯメモリ２１は、転送され書
込まれたヘッダ及び情報データのフレームを送信データ
フォーマットに従って順次通信回線へ送出する。情報デ
ータのフレームＩＤＴｂも同様にして出力される。
込まれたヘッダ及び情報データのフレームを送信データ
フォーマットに従って順次通信回線へ送出する。情報デ
ータのフレームＩＤＴｂも同様にして出力される。
【００２４】この実施の形態では、ヘッダ用メモリがＦ
ＩＦＯメモリとなっていてこのメモリに対するアドレス
指定を行う必要がないので、１回の命令（データ送信要
求、アドレス指定）及び１つの読出し信号でヘッダ及び
情報データの対応するフレームを読出して送信用ＦＩＦ
Ｏメモリ２１に転送でき、従ってデータ転送に要する時
間を短縮し送信効率を向上させることができる。また、
メインメモリ１内で情報データを転送しなくて済むの
で、その分ＣＰＵ４の負荷を軽くすることができ、かつ
メインメモリ１の使用効率を上げることができる。
ＩＦＯメモリとなっていてこのメモリに対するアドレス
指定を行う必要がないので、１回の命令（データ送信要
求、アドレス指定）及び１つの読出し信号でヘッダ及び
情報データの対応するフレームを読出して送信用ＦＩＦ
Ｏメモリ２１に転送でき、従ってデータ転送に要する時
間を短縮し送信効率を向上させることができる。また、
メインメモリ１内で情報データを転送しなくて済むの
で、その分ＣＰＵ４の負荷を軽くすることができ、かつ
メインメモリ１の使用効率を上げることができる。
【００２５】この実施の形態では、ヘッダ用ＦＩＦＯメ
モリ５からヘッダを読出すための信号とメインメモリ１
から情報データのフレームを読出すための信号とを１つ
のヘッダ・データ読出し信号ＨＤＲとし、そのレベルの
違いによりヘッダ読出しとデータ読出しとを区別してい
るが、これらを別々の連続して発生する信号とすること
もできる。要は、１回のデータ送信要求及び１つの先頭
アドレス指定によりヘッダ及び情報データの所定のフレ
ームが連続して読出せればよい。
モリ５からヘッダを読出すための信号とメインメモリ１
から情報データのフレームを読出すための信号とを１つ
のヘッダ・データ読出し信号ＨＤＲとし、そのレベルの
違いによりヘッダ読出しとデータ読出しとを区別してい
るが、これらを別々の連続して発生する信号とすること
もできる。要は、１回のデータ送信要求及び１つの先頭
アドレス指定によりヘッダ及び情報データの所定のフレ
ームが連続して読出せればよい。
【００２６】
【発明の効果】以上説明したように本発明は、情報デー
タの複数のフレームそれぞれと対応するヘッダを順次記
憶するヘッダ用ＦＩＦＯメモリを設け、データ送信要求
に応答してヘッダ用ＦＩＦＯメモリからヘッダを読出し
た後、直ちにメインメモリから情報データの対応するフ
レームを読出す構成としたので、１回のデータ送信要求
及び１つの先頭アドレス指定によりヘッダ及び情報デー
タの対応するフレームを連続して読出し送信用ＦＩＦＯ
メモリへ転送することができ、従ってデータ転送時間を
短縮して送信効率を向上させることができ、また、メイ
ンメモリ内での情報データの転送処理動作がなくなるの
で、ＣＰＵの負荷を軽減することができ、かつメインメ
モリの使用効率を向上させることができる効果がある。
タの複数のフレームそれぞれと対応するヘッダを順次記
憶するヘッダ用ＦＩＦＯメモリを設け、データ送信要求
に応答してヘッダ用ＦＩＦＯメモリからヘッダを読出し
た後、直ちにメインメモリから情報データの対応するフ
レームを読出す構成としたので、１回のデータ送信要求
及び１つの先頭アドレス指定によりヘッダ及び情報デー
タの対応するフレームを連続して読出し送信用ＦＩＦＯ
メモリへ転送することができ、従ってデータ転送時間を
短縮して送信効率を向上させることができ、また、メイ
ンメモリ内での情報データの転送処理動作がなくなるの
で、ＣＰＵの負荷を軽減することができ、かつメインメ
モリの使用効率を向上させることができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング波形図である。
めの各部信号のタイミング波形図である。
【図３】従来のデータ送信装置の第１の例を示すブロッ
ク図である。
ク図である。
【図４】従来のデータ送信装置の第２の例を示すブロッ
ク図である。
ク図である。
１，１ｘ メインメモリ ２，２ｘ 通信用コントローラ ３，３ｘ バスコントローラ ４，４ｘ ＣＰＵ ５ ヘッダ用ＦＩＦＯメモリ ６ 通信制御ボード ７ ステーション ２１ 送信用ＦＩＦＯメモリ ２２，２２ｘ ＤＭＡ制御部 ２３ ヘッダサイズ用レジスタ ６１ ローカルメモリ ６２ ＤＭＡ制御部 ６３ 送信用ＦＩＦＯメモリ ６４ ローカルプロセッサ ６５ バスコントローラ ７１ メインメモリ ７２ メインプロセッサ
Claims (3)
- 【請求項１】 複数のフレームから成る情報データを所
定のアドレスにフレーム単位で書込み記憶しデータ読出
し信号及びアドレス信号に従ってこれらフレームを読出
すメインメモリと、前記情報データの複数のフレームそ
れぞれと対応するヘッダを順次書込み記憶しヘッダ読出
し信号に従って前記ヘッダを順次読出すヘッダ用ＦＩＦ
Ｏメモリと、前記ヘッダのサイズを記憶するヘッダサイ
ズ用レジスタ、データ送信要求に応答して前記ヘッダの
サイズ分の期間の前記ヘッダ読出し信号とこのヘッダ読
出し信号に続く前記フレームのサイズ分の期間の前記デ
ータ読出し信号及び先頭アドレスの情報とを出力するＤ
ＭＡ制御部、並び前記ヘッダ用ＦＩＦＯメモリから読出
されたヘッダ及び前記メインメモリから読出された情報
データのフレームを順次書込み記憶して通信回線へ送出
する送信用ＦＩＦＯメモリを含む通信用コントローラ
と、前記データ読出し信号及び先頭アドレスの情報に従
って前記メインメモリへのアドレス信号を出力するアド
レス信号発生手段とを有することを特徴とするデータ送
信装置。 - 【請求項２】 ヘッダサイズ用レジスタにヘッダのサイ
ズを設定して記憶させ、ヘッダ用ＦＩＦＯメモリに情報
データの複数のフレームそれぞれと対応するヘッダを順
次書込み記憶させ、データ送信要求を出すときに送信す
る情報データのフレームの先頭アドレスの情報と前記ヘ
ッダ及びフレームの合計サイズから成る送信データサイ
ズの情報とを併せ出力するＣＰＵを設け、アドレス信号
発生手段を、通信用コントローラ内に設けた請求項１記
載のデータ送信装置。 - 【請求項３】 ヘッダ読出し信号及びデータ読出し信号
を、ヘッダのサイズ分の期間は第１のレベル、情報デー
タのフレームサイズ分の期間は第２のレベルとなる１つ
の信号とした請求項１記載のデータ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643796A JP3196661B2 (ja) | 1996-09-27 | 1996-09-27 | データ送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643796A JP3196661B2 (ja) | 1996-09-27 | 1996-09-27 | データ送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107855A true JPH10107855A (ja) | 1998-04-24 |
| JP3196661B2 JP3196661B2 (ja) | 2001-08-06 |
Family
ID=17292656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25643796A Expired - Fee Related JP3196661B2 (ja) | 1996-09-27 | 1996-09-27 | データ送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196661B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0952349A2 (en) | 1998-04-17 | 1999-10-27 | Nissan Motor Co., Ltd. | Electric pump control for a continuously variable transmission |
| JP2007189550A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 無線通信処理装置 |
| JP2008228207A (ja) * | 2007-03-15 | 2008-09-25 | Ricoh Co Ltd | 無線通信制御装置、無線通信制御方法及び電子機器 |
| WO2012131806A1 (en) * | 2011-03-28 | 2012-10-04 | Nec Corporation | Retransmission control system and retransmission control method |
| WO2020004302A1 (ja) * | 2018-06-26 | 2020-01-02 | 日本電産株式会社 | データ通信方法、データ構造およびデータ通信システム |
-
1996
- 1996-09-27 JP JP25643796A patent/JP3196661B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0952349A2 (en) | 1998-04-17 | 1999-10-27 | Nissan Motor Co., Ltd. | Electric pump control for a continuously variable transmission |
| JP2007189550A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 無線通信処理装置 |
| JP2008228207A (ja) * | 2007-03-15 | 2008-09-25 | Ricoh Co Ltd | 無線通信制御装置、無線通信制御方法及び電子機器 |
| WO2012131806A1 (en) * | 2011-03-28 | 2012-10-04 | Nec Corporation | Retransmission control system and retransmission control method |
| JP2014515195A (ja) * | 2011-03-28 | 2014-06-26 | 日本電気株式会社 | 再送制御システム及び再送制御方法 |
| WO2020004302A1 (ja) * | 2018-06-26 | 2020-01-02 | 日本電産株式会社 | データ通信方法、データ構造およびデータ通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196661B2 (ja) | 2001-08-06 |
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