JPH08202650A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPH08202650A JPH08202650A JP912995A JP912995A JPH08202650A JP H08202650 A JPH08202650 A JP H08202650A JP 912995 A JP912995 A JP 912995A JP 912995 A JP912995 A JP 912995A JP H08202650 A JPH08202650 A JP H08202650A
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Abstract
(57)【要約】
【目的】 転送能力が小さい周辺デバイスコントローラ
によってシステムバスが長時間占有されるのを防ぎ、シ
ステム全体の性能を向上させる。 【構成】 バッファメモリコントローラ１３はデバイス
リード・メモリライト時に使用するバッファメモリ１７
−１〜１７−４を制御し、バッファメモリコントローラ
１４はメモリリード・デバイスライト時に使用するバッ
ファメモリ１８−１〜１８−４を制御する。バッファメ
モリ１７−１〜１７−４はデバイスリード・メモリライ
ト時にＩＯバス２００上のデータをシステムバス１００
のデータバスに転送するために一時的に記憶する。バッ
ファメモリ１８−１〜１８−４はメモリリード・デバイ
スライト時にシステムバス１００上のデータをＩＯバス
２００のデータバスに転送するために一時的に記憶す
る。
によってシステムバスが長時間占有されるのを防ぎ、シ
ステム全体の性能を向上させる。 【構成】 バッファメモリコントローラ１３はデバイス
リード・メモリライト時に使用するバッファメモリ１７
−１〜１７−４を制御し、バッファメモリコントローラ
１４はメモリリード・デバイスライト時に使用するバッ
ファメモリ１８−１〜１８−４を制御する。バッファメ
モリ１７−１〜１７−４はデバイスリード・メモリライ
ト時にＩＯバス２００上のデータをシステムバス１００
のデータバスに転送するために一時的に記憶する。バッ
ファメモリ１８−１〜１８−４はメモリリード・デバイ
スライト時にシステムバス１００上のデータをＩＯバス
２００のデータバスに転送するために一時的に記憶す
る。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ転送制御装置に関
し、特にＤＭＡ（ダイレクトメモリアクセス）転送用の
バッファメモリを有するＤＭＡ転送制御装置に関する。
し、特にＤＭＡ（ダイレクトメモリアクセス）転送用の
バッファメモリを有するＤＭＡ転送制御装置に関する。
【０００２】
【従来の技術】従来、ＤＭＡ転送においては、メインメ
モリが接続されているシステムバスのデータ幅とＤＭＡ
転送要求元の周辺デバイスコントローラのデータ幅とが
異なっている場合、システムバスと周辺デバイスコント
ローラが接続されているＩＯ（入出力）バスとの間にバ
ッファを設け、システムバスのデータ幅と周辺デバイス
コントローラのデータ幅とのミスマッチを解消してい
る。
モリが接続されているシステムバスのデータ幅とＤＭＡ
転送要求元の周辺デバイスコントローラのデータ幅とが
異なっている場合、システムバスと周辺デバイスコント
ローラが接続されているＩＯ（入出力）バスとの間にバ
ッファを設け、システムバスのデータ幅と周辺デバイス
コントローラのデータ幅とのミスマッチを解消してい
る。
【０００３】上記の方法によるＤＭＡ転送では周辺デバ
イスコントローラにデータを書込む場合、バッファに格
納されているデータが周辺デバイスコントローラに書込
まれるまで、メインメモリからのデータをバッファに書
込むことができない。
イスコントローラにデータを書込む場合、バッファに格
納されているデータが周辺デバイスコントローラに書込
まれるまで、メインメモリからのデータをバッファに書
込むことができない。
【０００４】また、周辺デバイスコントローラからデー
タを読出す場合、周辺デバイスコントローラから読出し
たデータをシステムバスのデータ幅に一致させるまでバ
ッファ内に保留させ、メインメモリにバッファ内のデー
タを書込むまで周辺デバイスコントローラからのデータ
転送を受付けない。このため、ＤＭＡ転送は周辺デバイ
スコントローラのデータ転送能力に左右されやすい。
タを読出す場合、周辺デバイスコントローラから読出し
たデータをシステムバスのデータ幅に一致させるまでバ
ッファ内に保留させ、メインメモリにバッファ内のデー
タを書込むまで周辺デバイスコントローラからのデータ
転送を受付けない。このため、ＤＭＡ転送は周辺デバイ
スコントローラのデータ転送能力に左右されやすい。
【０００５】
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送制御装置では、システムバスとＩＯバスとの間にデ
ータバス幅のミスマッチがあっても、一段のバッファで
データバス幅のミスマッチを解消するしかない。
転送制御装置では、システムバスとＩＯバスとの間にデ
ータバス幅のミスマッチがあっても、一段のバッファで
データバス幅のミスマッチを解消するしかない。
【０００６】このため、システムバス側のデータバス幅
を大きくしてデータ転送能力を良くしても、ＤＭＡ転送
時には周辺デバイスコントローラのデータ転送能力に依
存するしかなく、システム全体の性能を上げることがで
きない。
を大きくしてデータ転送能力を良くしても、ＤＭＡ転送
時には周辺デバイスコントローラのデータ転送能力に依
存するしかなく、システム全体の性能を上げることがで
きない。
【０００７】また、上記の方法でデータ転送が行われる
場合、転送能力が小さい周辺デバイスコントローラによ
ってシステムバスが長時間占有されるので、他の周辺デ
バイスコントローラのオーバランやアンダランの要因に
もなっている。
場合、転送能力が小さい周辺デバイスコントローラによ
ってシステムバスが長時間占有されるので、他の周辺デ
バイスコントローラのオーバランやアンダランの要因に
もなっている。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、転送能力が小さい周辺デバイスコントローラによ
ってシステムバスが長時間占有されるのを防ぐことがで
き、システム全体の性能を向上させることができるＤＭ
Ａ転送制御装置を提供することにある。
消し、転送能力が小さい周辺デバイスコントローラによ
ってシステムバスが長時間占有されるのを防ぐことがで
き、システム全体の性能を向上させることができるＤＭ
Ａ転送制御装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるＤＭＡ転送
制御装置は、システムバスを介して主記憶装置に接続さ
れかつ入出力バスを介して複数の周辺デバイスコントロ
ーラに接続されたＤＭＡ転送制御装置であって、前記主
記憶装置から前記周辺デバイスコントローラへのダイレ
クトメモリアクセス転送時に前記主記憶装置からのデー
タを蓄積する第１の蓄積手段と、前記第１の蓄積手段に
蓄積されたデータを前記入出力バスを介してダイレクト
メモリアクセス転送対象の周辺デバイスコントローラに
転送する手段と、前記主記憶装置からのデータを前記第
１の蓄積手段にバースト転送する手段と、前記周辺デバ
イスコントローラから前記主記憶装置へのダイレクトメ
モリアクセス転送時に前記周辺デバイスコントローラか
らのデータを蓄積する第２の蓄積手段と、前記第２の蓄
積手段に蓄積されたデータを前記システムバスを介して
前記主記憶装置にバースト転送する手段とを備えてい
る。
制御装置は、システムバスを介して主記憶装置に接続さ
れかつ入出力バスを介して複数の周辺デバイスコントロ
ーラに接続されたＤＭＡ転送制御装置であって、前記主
記憶装置から前記周辺デバイスコントローラへのダイレ
クトメモリアクセス転送時に前記主記憶装置からのデー
タを蓄積する第１の蓄積手段と、前記第１の蓄積手段に
蓄積されたデータを前記入出力バスを介してダイレクト
メモリアクセス転送対象の周辺デバイスコントローラに
転送する手段と、前記主記憶装置からのデータを前記第
１の蓄積手段にバースト転送する手段と、前記周辺デバ
イスコントローラから前記主記憶装置へのダイレクトメ
モリアクセス転送時に前記周辺デバイスコントローラか
らのデータを蓄積する第２の蓄積手段と、前記第２の蓄
積手段に蓄積されたデータを前記システムバスを介して
前記主記憶装置にバースト転送する手段とを備えてい
る。
【００１０】本発明による他のＤＭＡ転送制御装置は、
上記の構成のほかに、前記主記憶装置から前記周辺デバ
イスコントローラへのダイレクトメモリアクセス転送時
及び前記周辺デバイスコントローラから前記主記憶装置
へのダイレクトメモリアクセス転送時に前記入出力バス
の使用状態を管理する管理手段を具備している。
上記の構成のほかに、前記主記憶装置から前記周辺デバ
イスコントローラへのダイレクトメモリアクセス転送時
及び前記周辺デバイスコントローラから前記主記憶装置
へのダイレクトメモリアクセス転送時に前記入出力バス
の使用状態を管理する管理手段を具備している。
【００１１】本発明による別のＤＭＡ転送制御装置は、
上記の構成のほかに、前記主記憶装置から前記周辺デバ
イスコントローラへのダイレクトメモリアクセス転送時
及び前記周辺デバイスコントローラから前記主記憶装置
へのダイレクトメモリアクセス転送時に転送要求が入力
してからダイレクトメモリアクセス転送対象の周辺デバ
イスコントローラに対応して予め設定された所定時間が
経過したことを検出する手段と、前記所定時間が経過し
たことを検出した時にこのダイレクトメモリアクセス転
送対象の周辺デバイスコントローラに対する前記入出力
バスの優先使用を前記管理手段に指示する手段とを具備
している。
上記の構成のほかに、前記主記憶装置から前記周辺デバ
イスコントローラへのダイレクトメモリアクセス転送時
及び前記周辺デバイスコントローラから前記主記憶装置
へのダイレクトメモリアクセス転送時に転送要求が入力
してからダイレクトメモリアクセス転送対象の周辺デバ
イスコントローラに対応して予め設定された所定時間が
経過したことを検出する手段と、前記所定時間が経過し
たことを検出した時にこのダイレクトメモリアクセス転
送対象の周辺デバイスコントローラに対する前記入出力
バスの優先使用を前記管理手段に指示する手段とを具備
している。
【００１２】
【作用】ＤＭＡ転送制御装置内にデバイスリード・メモ
リライト時に使用するバッファメモリと、メモリリード
・デバイスライト時に使用するバッファメモリと、それ
らのバッファメモリに対する書込み読出しを制御するバ
ッファメモリコントローラとを設け、バッファメモリに
システムバスへのＤＭＡデータ及びシステムバスからの
ＤＭＡデータを夫々一時的に格納し、システムバス及び
周辺デバイスコントローラ各々のデータバス幅に合わせ
たバースト転送等を実施する。
リライト時に使用するバッファメモリと、メモリリード
・デバイスライト時に使用するバッファメモリと、それ
らのバッファメモリに対する書込み読出しを制御するバ
ッファメモリコントローラとを設け、バッファメモリに
システムバスへのＤＭＡデータ及びシステムバスからの
ＤＭＡデータを夫々一時的に格納し、システムバス及び
周辺デバイスコントローラ各々のデータバス幅に合わせ
たバースト転送等を実施する。
【００１３】これによって、周辺デバイスコントローラ
側から見てデータ転送開始から終了までの時間はほぼ従
来と同様であるが、その時間内でのシステムバス占有率
は縮小される。この縮小された時間が他のサービスに利
用可能となるため、システム全体の性能が向上する。
側から見てデータ転送開始から終了までの時間はほぼ従
来と同様であるが、その時間内でのシステムバス占有率
は縮小される。この縮小された時間が他のサービスに利
用可能となるため、システム全体の性能が向上する。
【００１４】よって、転送能力が小さい周辺デバイスコ
ントローラによってシステムバスが長時間占有されるの
を防ぐことが可能となり、システム全体の性能を向上さ
せることが可能となる。
ントローラによってシステムバスが長時間占有されるの
を防ぐことが可能となり、システム全体の性能を向上さ
せることが可能となる。
【００１５】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１６】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＤＭＡ転送制御装置１はシ
ステムバス１００を介して中央処理装置２とメインメモ
リ３とバスマスタ４とに夫々接続され、ＩＯバス２００
を介して周辺デバイスコントローラ５−１〜５−４に接
続されている。
ック図である。図において、ＤＭＡ転送制御装置１はシ
ステムバス１００を介して中央処理装置２とメインメモ
リ３とバスマスタ４とに夫々接続され、ＩＯバス２００
を介して周辺デバイスコントローラ５−１〜５−４に接
続されている。
【００１７】つまり、ＤＭＡ転送制御装置１はシステム
バス内データバス１１１及びシステムバス内アドレスバ
ス１２１でシステムバス１００に接続されている。ま
た、中央処理装置２はシステムバス内データバス１１２
及びシステムバス内アドレスバス１２２でシステムバス
１００に接続され、メインメモリ３はシステムバス内デ
ータバス１１３及びシステムバス内アドレスバス１２３
でシステムバス１００に接続され、バスマスタ４はシス
テムバス内データバス１１４及びシステムバス内アドレ
スバス１２４でシステムバス１００に接続されている。
バス内データバス１１１及びシステムバス内アドレスバ
ス１２１でシステムバス１００に接続されている。ま
た、中央処理装置２はシステムバス内データバス１１２
及びシステムバス内アドレスバス１２２でシステムバス
１００に接続され、メインメモリ３はシステムバス内デ
ータバス１１３及びシステムバス内アドレスバス１２３
でシステムバス１００に接続され、バスマスタ４はシス
テムバス内データバス１１４及びシステムバス内アドレ
スバス１２４でシステムバス１００に接続されている。
【００１８】ＤＭＡ転送制御装置１はＩＯバス内データ
バス２１０及びＩＯバス内アドレスバス２２０でＩＯバ
ス２００に接続され、ＩＯバス２００を介して周辺デバ
イスコントローラ５−１〜５−４各々はＩＯバス内デー
タバス２１１〜２１４及びＩＯバス内アドレスバス２２
１〜２２４でＩＯバス２００に接続されている。
バス２１０及びＩＯバス内アドレスバス２２０でＩＯバ
ス２００に接続され、ＩＯバス２００を介して周辺デバ
イスコントローラ５−１〜５−４各々はＩＯバス内デー
タバス２１１〜２１４及びＩＯバス内アドレスバス２２
１〜２２４でＩＯバス２００に接続されている。
【００１９】ここで、ＤＭＡ転送制御装置１はアドレス
カウントレジスタ１１と、アドレスバッファ１２と、バ
ッファメモリコントローラ１３，１４と、コマンドタイ
ミングコントロールレジスタ１５と、アドレスデコード
部１６と、バッファメモリ１７−１〜１７−４，１８−
１〜１８−４と、競合部１９と、タイマ監視部２０と、
システムデータバッファ２１と、ＩＯデータバッファ２
２とから構成されている。
カウントレジスタ１１と、アドレスバッファ１２と、バ
ッファメモリコントローラ１３，１４と、コマンドタイ
ミングコントロールレジスタ１５と、アドレスデコード
部１６と、バッファメモリ１７−１〜１７−４，１８−
１〜１８−４と、競合部１９と、タイマ監視部２０と、
システムデータバッファ２１と、ＩＯデータバッファ２
２とから構成されている。
【００２０】アドレスカウントレジスタ１１には中央処
理装置２からの命令によってＤＭＡ転送時にシステムバ
ス１００に出力される開始アドレス及び転送長が保持さ
れ、それら開始アドレス及び転送長はＤＭＡ転送毎に更
新される。
理装置２からの命令によってＤＭＡ転送時にシステムバ
ス１００に出力される開始アドレス及び転送長が保持さ
れ、それら開始アドレス及び転送長はＤＭＡ転送毎に更
新される。
【００２１】アドレスバッファ１２はアドレスカウント
レジスタ１１から出力されるアドレスを周辺デバイスコ
ントローラ５−１〜５−４に出力するためのものであ
る。バッファメモリコントローラ１３はデバイスリード
・メモリライト時に使用するバッファメモリ１７−１〜
１７−４を制御し、バッファメモリコントローラ１４は
メモリリード・デバイスライト時に使用するバッファメ
モリ１８−１〜１８−４を制御する。
レジスタ１１から出力されるアドレスを周辺デバイスコ
ントローラ５−１〜５−４に出力するためのものであ
る。バッファメモリコントローラ１３はデバイスリード
・メモリライト時に使用するバッファメモリ１７−１〜
１７−４を制御し、バッファメモリコントローラ１４は
メモリリード・デバイスライト時に使用するバッファメ
モリ１８−１〜１８−４を制御する。
【００２２】コマンドタイミングコントロールレジスタ
１５はＩＯバス２００に出力するデバイスリード信号及
びデバイスライト信号を生成する。アドレスデコード部
１６はシステムバス１００上のアドレスを取込み、ＤＭ
Ａ転送制御装置１内の各レジスタへのアクセス及びＩＯ
バス上の周辺デバイスコントローラへのアクセスがある
ことを認識する。
１５はＩＯバス２００に出力するデバイスリード信号及
びデバイスライト信号を生成する。アドレスデコード部
１６はシステムバス１００上のアドレスを取込み、ＤＭ
Ａ転送制御装置１内の各レジスタへのアクセス及びＩＯ
バス上の周辺デバイスコントローラへのアクセスがある
ことを認識する。
【００２３】バッファメモリ１７−１〜１７−４はデバ
イスリード・メモリライト時に使用され、ＩＯバス２０
０上のデータをシステムバス１００のデータバスに転送
するために一時的に記憶する不揮発性メモリで構成され
ている。
イスリード・メモリライト時に使用され、ＩＯバス２０
０上のデータをシステムバス１００のデータバスに転送
するために一時的に記憶する不揮発性メモリで構成され
ている。
【００２４】バッファメモリ１８−１〜１８−４はメモ
リリード・デバイスライト時に使用され、システムバス
１００上のデータをＩＯバス２００のデータバスに転送
するために一時的に記憶する不揮発性メモリで構成され
ている。
リリード・デバイスライト時に使用され、システムバス
１００上のデータをＩＯバス２００のデータバスに転送
するために一時的に記憶する不揮発性メモリで構成され
ている。
【００２５】競合部１９はＤＭＡ転送を行うＩＯバス２
００上に接続されている周辺デバイスコントローラから
のデータ転送要求に対してどの周辺デバイスコントロー
ラ５−１〜５−４にＤＭＡ転送を行わせるかを決定す
る。
００上に接続されている周辺デバイスコントローラから
のデータ転送要求に対してどの周辺デバイスコントロー
ラ５−１〜５−４にＤＭＡ転送を行わせるかを決定す
る。
【００２６】タイマ監視部２０は周辺デバイスコントロ
ーラ５−１〜５−４からのデータ転送要求信号が受付け
られてから競合部１９からの応答信号が出力されるまで
の時間を計測し、その計測時間が予めセットされている
所定時間（各周辺デバイスコントローラ５−１〜５−４
のオーバランまたはアンダランの時間）と一致した時に
競合部１９に対して割込み信号を出力する。
ーラ５−１〜５−４からのデータ転送要求信号が受付け
られてから競合部１９からの応答信号が出力されるまで
の時間を計測し、その計測時間が予めセットされている
所定時間（各周辺デバイスコントローラ５−１〜５−４
のオーバランまたはアンダランの時間）と一致した時に
競合部１９に対して割込み信号を出力する。
【００２７】システムデータバッファ２１はＤＭＡ転送
制御装置１の内部データバスのデータをシステムバス１
００に出力するためのものであり、ＩＯデータバッファ
２２はＤＭＡ転送制御装置１の内部データバスのデータ
をＩＯバス２００に出力するためのものである。
制御装置１の内部データバスのデータをシステムバス１
００に出力するためのものであり、ＩＯデータバッファ
２２はＤＭＡ転送制御装置１の内部データバスのデータ
をＩＯバス２００に出力するためのものである。
【００２８】図２は本発明の一実施例によるデバイスリ
ード・メモリライト時のＤＭＡ転送を示すタイミングチ
ャートであり、図３は本発明の一実施例によるメモリリ
ード・デバイスライト時のＤＭＡ転送を示すタイミング
チャートであり、図４は本発明の一実施例によるデバイ
スリード・メモリライト及びメモリリード・デバイスラ
イト同時動作時のＤＭＡ転送を示すタイミングチャート
である。これら図１〜図４を用いて本発明の一実施例に
よるＤＭＡ転送制御装置１の動作について説明する。
ード・メモリライト時のＤＭＡ転送を示すタイミングチ
ャートであり、図３は本発明の一実施例によるメモリリ
ード・デバイスライト時のＤＭＡ転送を示すタイミング
チャートであり、図４は本発明の一実施例によるデバイ
スリード・メモリライト及びメモリリード・デバイスラ
イト同時動作時のＤＭＡ転送を示すタイミングチャート
である。これら図１〜図４を用いて本発明の一実施例に
よるＤＭＡ転送制御装置１の動作について説明する。
【００２９】ＤＭＡ転送が必要となった場合、中央処理
装置１はＤＭＡ転送の対象となる周辺デバイスコントロ
ール５−１〜５−４及びＤＭＡ転送制御装置１に対して
ＤＭＡ転送に必要な情報の設定を行う。
装置１はＤＭＡ転送の対象となる周辺デバイスコントロ
ール５−１〜５−４及びＤＭＡ転送制御装置１に対して
ＤＭＡ転送に必要な情報の設定を行う。
【００３０】デバイスリード・メモリライトのＤＭＡ転
送ではＤＭＡ転送制御装置１のアドレスカウントレジス
タ１１に対してＤＭＡ転送開始アドレス及び転送長情報
を設定し、タイマ監視部２０に対してＤＭＡ転送対象の
周辺デバイスコントローラ５−１〜５−４のオーバラン
防止用の設定値を設定する。
送ではＤＭＡ転送制御装置１のアドレスカウントレジス
タ１１に対してＤＭＡ転送開始アドレス及び転送長情報
を設定し、タイマ監視部２０に対してＤＭＡ転送対象の
周辺デバイスコントローラ５−１〜５−４のオーバラン
防止用の設定値を設定する。
【００３１】これらの設定はアドレスデコード部１６で
システムバス内アドレスバス１２１のアドレスをデコー
ドし、そのデコード結果に応じてＤＭＡ転送制御装置１
内の各レジスタに対して選択信号を出力することで行わ
れる。
システムバス内アドレスバス１２１のアドレスをデコー
ドし、そのデコード結果に応じてＤＭＡ転送制御装置１
内の各レジスタに対して選択信号を出力することで行わ
れる。
【００３２】また、周辺デバイスコントローラ５−１〜
５−４に対してはシステムバス内アドレスバス１２１の
アドレスがＤＭＡ転送制御装置１内のアドレスバッファ
１２を通過してＩＯバス内アドレスバス２２０〜２２４
に供給され、システムバス内データバス１１１のデータ
がＤＭＡ転送制御装置１内のシステムデータバッファ２
１及びＩＯデータバッファ２２を通過してＩＯバス内デ
ータバス２１０〜２１４に供給されることでＤＭＡ転送
に必要な情報が設定される。
５−４に対してはシステムバス内アドレスバス１２１の
アドレスがＤＭＡ転送制御装置１内のアドレスバッファ
１２を通過してＩＯバス内アドレスバス２２０〜２２４
に供給され、システムバス内データバス１１１のデータ
がＤＭＡ転送制御装置１内のシステムデータバッファ２
１及びＩＯデータバッファ２２を通過してＩＯバス内デ
ータバス２１０〜２１４に供給されることでＤＭＡ転送
に必要な情報が設定される。
【００３３】ＤＭＡ転送の対象となる周辺デバイスコン
トロール５−１〜５−４及びＤＭＡ転送制御装置１に対
してＤＭＡ転送に必要な情報が設定されると、次のよう
にしてＤＭＡ転送が行われる。ここで、周辺デバイスコ
ントローラ５−１のデータバス幅を８ビット、周辺デバ
イスコントローラ５−２のデータバス幅を１６ビット、
周辺デバイスコントローラ５−３のデータバス幅を３２
ビット、周辺デバイスコントローラ５−４のデータバス
幅を８ビットとする。
トロール５−１〜５−４及びＤＭＡ転送制御装置１に対
してＤＭＡ転送に必要な情報が設定されると、次のよう
にしてＤＭＡ転送が行われる。ここで、周辺デバイスコ
ントローラ５−１のデータバス幅を８ビット、周辺デバ
イスコントローラ５−２のデータバス幅を１６ビット、
周辺デバイスコントローラ５−３のデータバス幅を３２
ビット、周辺デバイスコントローラ５−４のデータバス
幅を８ビットとする。
【００３４】例えば、上述したようにして周辺デバイス
コントローラ５−１に対してＤＭＡ転送設定が完了する
と、周辺デバイスコントローラ５−１はＤＭＡ転送制御
装置１に対してデバイスデータ転送要求信号（ＤＲＱ）
ａ１１を出力する。
コントローラ５−１に対してＤＭＡ転送設定が完了する
と、周辺デバイスコントローラ５−１はＤＭＡ転送制御
装置１に対してデバイスデータ転送要求信号（ＤＲＱ）
ａ１１を出力する。
【００３５】ＤＭＡ転送制御装置１はデバイスデータ転
送要求信号ａ１１を受取ると、そのデバイスデータ転送
要求信号ａ１１を最初にタイマ監視部２０に入力し、周
辺デバイスコントローラ５−１に対応して設定されてい
るタイマを動作させる。このタイマ動作はデバイスデー
タ転送要求信号ａ１１に対する競合部１９からのデバイ
スデータ転送応答信号（ＤＡＣＫ）ａ１２がタイマ監視
部２０に入力すると停止するようになっている。
送要求信号ａ１１を受取ると、そのデバイスデータ転送
要求信号ａ１１を最初にタイマ監視部２０に入力し、周
辺デバイスコントローラ５−１に対応して設定されてい
るタイマを動作させる。このタイマ動作はデバイスデー
タ転送要求信号ａ１１に対する競合部１９からのデバイ
スデータ転送応答信号（ＤＡＣＫ）ａ１２がタイマ監視
部２０に入力すると停止するようになっている。
【００３６】タイマ監視部２０を通過したデバイスデー
タ転送要求信号ａ１１は競合部１９に入力され、競合部
１９で他の周辺デバイスコントローラ５−２〜５−４か
らのデバイスデータ転送要求信号ａ１１が入力されてい
ないかどうかが確認される。
タ転送要求信号ａ１１は競合部１９に入力され、競合部
１９で他の周辺デバイスコントローラ５−２〜５−４か
らのデバイスデータ転送要求信号ａ１１が入力されてい
ないかどうかが確認される。
【００３７】競合部１９は他の周辺デバイスコントロー
ラ５−２〜５−４からのデバイスデータ転送要求信号ａ
１１が入力されていなければ、デバイスデータ転送要求
信号ａ１１を送出した周辺デバイスコントローラ５−１
に対してデバイスデータ転送応答信号ａ１２を出力す
る。デバイスデータ転送応答信号ａ１２はＩＯバス２０
０上に出力され、ＤＭＡ転送対象の周辺デバイスコント
ローラ５−１に入力される。
ラ５−２〜５−４からのデバイスデータ転送要求信号ａ
１１が入力されていなければ、デバイスデータ転送要求
信号ａ１１を送出した周辺デバイスコントローラ５−１
に対してデバイスデータ転送応答信号ａ１２を出力す
る。デバイスデータ転送応答信号ａ１２はＩＯバス２０
０上に出力され、ＤＭＡ転送対象の周辺デバイスコント
ローラ５−１に入力される。
【００３８】このとき、競合部１９からＤＭＡサイクル
スタート信号ａ９がアドレスカウントレジスタ１１及び
コマンドタイミングコントロールレジスタ１５に対して
出力される。
スタート信号ａ９がアドレスカウントレジスタ１１及び
コマンドタイミングコントロールレジスタ１５に対して
出力される。
【００３９】アドレスカウントレジスタ１１ではＤＭＡ
サイクルスタート信号ａ９が入力されると、ＤＭＡスタ
ートアドレスａ１７をバッファメモリコントローラ１３
に出力する。
サイクルスタート信号ａ９が入力されると、ＤＭＡスタ
ートアドレスａ１７をバッファメモリコントローラ１３
に出力する。
【００４０】バッファメモリコントローラ１３では先の
ＤＭＡ転送開始時の前設定でＩＯバス２００に接続され
ている周辺デバイスコントローラ５−１〜５−４の数量
分のメモリマップが設定されているので、デバイスデー
タ転送要求信号ａ１１を発行した周辺デバイスコントロ
ーラ５−１に割当てられているバッファメモリ１７−１
〜１７−４に対してＩＯバス２００から来るデータを書
込んでいく。
ＤＭＡ転送開始時の前設定でＩＯバス２００に接続され
ている周辺デバイスコントローラ５−１〜５−４の数量
分のメモリマップが設定されているので、デバイスデー
タ転送要求信号ａ１１を発行した周辺デバイスコントロ
ーラ５−１に割当てられているバッファメモリ１７−１
〜１７−４に対してＩＯバス２００から来るデータを書
込んでいく。
【００４１】ＩＯバス２００からのデータをバッファメ
モリ１７−１〜１７−４に書込んでいく際に、バッファ
メモリコントローラ１３からはメモリアドレス及びメモ
リ制御信号（ＭＣＳ）ａ１４が出力される。このメモリ
アドレス及びメモリ制御信号ａ１４は各メモリマップ毎
に分割されている。
モリ１７−１〜１７−４に書込んでいく際に、バッファ
メモリコントローラ１３からはメモリアドレス及びメモ
リ制御信号（ＭＣＳ）ａ１４が出力される。このメモリ
アドレス及びメモリ制御信号ａ１４は各メモリマップ毎
に分割されている。
【００４２】ここで、本発明の一実施例ではシステムバ
ス１００へのデータ転送を効率良く行うために、図２に
示すように、ＤＭＡ転送をバースト転送対応として設定
している。尚、図２においては３２ビット×４回のバー
スト転送モードとなっている。
ス１００へのデータ転送を効率良く行うために、図２に
示すように、ＤＭＡ転送をバースト転送対応として設定
している。尚、図２においては３２ビット×４回のバー
スト転送モードとなっている。
【００４３】周辺デバイスコントローラ５−１のデータ
バス幅は８ビットであるため、システムバス１００への
バースト転送に必要な周辺デバイスコントローラ５−１
からのデータの転送回数は１６回である。
バス幅は８ビットであるため、システムバス１００への
バースト転送に必要な周辺デバイスコントローラ５−１
からのデータの転送回数は１６回である。
【００４４】周辺デバイスコントローラ５−１から１６
回データ転送が行われ、周辺デバイスコントローラ５−
１からのデータがバッファメモリ１７−１〜１７−４に
格納されると、競合部１９からシステムバス１００に対
してデータ転送要求信号（ＨＲＱ）ａ３が出力される。
回データ転送が行われ、周辺デバイスコントローラ５−
１からのデータがバッファメモリ１７−１〜１７−４に
格納されると、競合部１９からシステムバス１００に対
してデータ転送要求信号（ＨＲＱ）ａ３が出力される。
【００４５】システムバス１００ではそのデータ転送要
求信号ａ３に対するデータ転送応答信号（ＨＲＱ）ａ４
をＤＭＡ転送制御装置１に出力する。ＤＭＡ転送制御装
置１はデータ転送応答信号ａ４が入力されると、システ
ムバス内データバス１１１のデータバス幅（３２ビッ
ト）にあわせたデータをバッファメモリ１７−１〜１７
−４からシステムデータバッファ２１を経由してシステ
ムバス内データバス１１１に出力する。併せて、ＤＭＡ
アドレスａ５がアドレスカウントレジスタ１１からアド
レスバッファ１２を経由してシステムバス内アドレスバ
ス１２１に出力される。
求信号ａ３に対するデータ転送応答信号（ＨＲＱ）ａ４
をＤＭＡ転送制御装置１に出力する。ＤＭＡ転送制御装
置１はデータ転送応答信号ａ４が入力されると、システ
ムバス内データバス１１１のデータバス幅（３２ビッ
ト）にあわせたデータをバッファメモリ１７−１〜１７
−４からシステムデータバッファ２１を経由してシステ
ムバス内データバス１１１に出力する。併せて、ＤＭＡ
アドレスａ５がアドレスカウントレジスタ１１からアド
レスバッファ１２を経由してシステムバス内アドレスバ
ス１２１に出力される。
【００４６】周辺デバイスコントローラ５−１からのデ
ータ転送が上述したバースト転送回数に満たない回数で
終了した場合、システムバス１００のデータバス幅（３
２ビット）を１ブロックとして、複数ブロック＋余りデ
ータがシステムバス１００に送出される（図２参照）。
ータ転送が上述したバースト転送回数に満たない回数で
終了した場合、システムバス１００のデータバス幅（３
２ビット）を１ブロックとして、複数ブロック＋余りデ
ータがシステムバス１００に送出される（図２参照）。
【００４７】次に、メモリリード・デバイスライトのＤ
ＭＡ転送の場合、上述したようにＤＭＡ転送元の周辺デ
バイスコントロール５−１及びＤＭＡ転送制御装置１へ
のＩＯサイクルによる設定後、周辺デバイスコントロー
ル５−１からＤＭＡ転送制御装置１にデバイスデータ転
送要求信号ａ１１が出力される。
ＭＡ転送の場合、上述したようにＤＭＡ転送元の周辺デ
バイスコントロール５−１及びＤＭＡ転送制御装置１へ
のＩＯサイクルによる設定後、周辺デバイスコントロー
ル５−１からＤＭＡ転送制御装置１にデバイスデータ転
送要求信号ａ１１が出力される。
【００４８】ＤＭＡ転送制御装置１はデバイスデータ転
送要求信号ａ１１を受取ると、競合部１９からシステム
バス１００に対してデータ転送要求信号ａ３が出力され
る。システムバス１００ではそのデータ転送要求信号ａ
３に対するデータ転送応答信号ａ４及びデータをＤＭＡ
転送制御装置１に出力する。
送要求信号ａ１１を受取ると、競合部１９からシステム
バス１００に対してデータ転送要求信号ａ３が出力され
る。システムバス１００ではそのデータ転送要求信号ａ
３に対するデータ転送応答信号ａ４及びデータをＤＭＡ
転送制御装置１に出力する。
【００４９】ＤＭＡ転送制御装置１はシステムバス１０
０から送られてくるデータを、バッファメモリコントロ
ーラ１４の制御によってデバイスデータ転送要求信号ａ
１１を発行した周辺デバイスコントロール５−１が割当
てられたバッファメモリ１８−１〜１８−４にデータ転
送する。
０から送られてくるデータを、バッファメモリコントロ
ーラ１４の制御によってデバイスデータ転送要求信号ａ
１１を発行した周辺デバイスコントロール５−１が割当
てられたバッファメモリ１８−１〜１８−４にデータ転
送する。
【００５０】バッファメモリ１８−１〜１８−４に格納
されたデータは目的の周辺デバイスコントロール５−１
のデータバス幅（８ビット）にあうようにバッファメモ
リコントローラ１４によって制御され、ＩＯデータバッ
ファ２２を通過してＩＯバス２００上に送出される（図
３参照）。
されたデータは目的の周辺デバイスコントロール５−１
のデータバス幅（８ビット）にあうようにバッファメモ
リコントローラ１４によって制御され、ＩＯデータバッ
ファ２２を通過してＩＯバス２００上に送出される（図
３参照）。
【００５１】また、ＩＯバス２００上の周辺デバイスコ
ントロール５−３がデバイスリード・メモリライト動作
でＤＭＡ転送制御装置１内のバッファメモリ１７−１〜
１７−４にデータ転送中に、システムバス１００から周
辺デバイスコントロール５−４に対してＤＭＡ転送要求
が発行された場合、ＤＭＡ転送制御装置１内のアドレス
デコード部１６は競合部１９からＩＯバス２００が使用
中であることを示すデータ転送応答信号ａ１２を見て、
動作要求信号ａ７をバッファメモリコントローラ１４に
発行する。
ントロール５−３がデバイスリード・メモリライト動作
でＤＭＡ転送制御装置１内のバッファメモリ１７−１〜
１７−４にデータ転送中に、システムバス１００から周
辺デバイスコントロール５−４に対してＤＭＡ転送要求
が発行された場合、ＤＭＡ転送制御装置１内のアドレス
デコード部１６は競合部１９からＩＯバス２００が使用
中であることを示すデータ転送応答信号ａ１２を見て、
動作要求信号ａ７をバッファメモリコントローラ１４に
発行する。
【００５２】バッファメモリコントローラ１４は動作要
求信号ａ７を受けると、アクセスできない周辺デバイス
コントローラ５−４へのデータを、周辺デバイスコント
ローラ５−４に割当てられたバッファメモリ１８−１〜
１８−４に書込む。尚、ＩＯサイクルにおいてはＩＯラ
イトサイクルのみに適応している。
求信号ａ７を受けると、アクセスできない周辺デバイス
コントローラ５−４へのデータを、周辺デバイスコント
ローラ５−４に割当てられたバッファメモリ１８−１〜
１８−４に書込む。尚、ＩＯサイクルにおいてはＩＯラ
イトサイクルのみに適応している。
【００５３】ＤＭＡ転送においては上記の状態の時にシ
ステムバス１００からの転送データをバッファメモリ１
８−１〜１８−４に一時的に格納した後、競合部１９か
らのデータ転送応答信号ａ４，ａ１２を監視しているバ
ッファメモリコントローラ１４がＩＯバス２００を使用
していないことを認識できた時に、周辺デバイスコント
ローラ５−４のデータバス幅（８ビット）に合わせたバ
ス幅で、バッファメモリ１８−１〜１８−４に格納され
たデータをＩＯバス２００に出力する（図４参照）。
ステムバス１００からの転送データをバッファメモリ１
８−１〜１８−４に一時的に格納した後、競合部１９か
らのデータ転送応答信号ａ４，ａ１２を監視しているバ
ッファメモリコントローラ１４がＩＯバス２００を使用
していないことを認識できた時に、周辺デバイスコント
ローラ５−４のデータバス幅（８ビット）に合わせたバ
ス幅で、バッファメモリ１８−１〜１８−４に格納され
たデータをＩＯバス２００に出力する（図４参照）。
【００５４】このように、ＤＭＡ転送制御装置１内にデ
バイスリード・メモリライト時に使用するバッファメモ
リ１７−１〜１７−４と、メモリリード・デバイスライ
ト時に使用するバッファメモリ１８−１〜１８−４と、
バッファメモリ１７−１〜１７−４に対する書込み読出
しを制御するバッファメモリコントローラ１３と、バッ
ファメモリ１８−１〜１８−４に対する書込み読出しを
制御するバッファメモリコントローラ１４とを設け、バ
ッファメモリ１７−１〜１７−４，１８−１〜１８−４
にシステムバス１００へのＤＭＡデータ及びシステムバ
ス１００からのＤＭＡデータを夫々一時的に格納し、シ
ステムバス１００及び周辺デバイスコントローラ５−１
〜５−４各々のデータバス幅に合わせたバースト転送等
を実施することによって、周辺デバイスコントローラ５
−１〜５−４側から見てデータ転送開始から終了までの
時間はほぼ従来と同様であるが、その時間内でのシステ
ムバス１００の占有率は縮小される。この縮小された時
間を他のサービスに利用することができるため、システ
ム全体の性能を向上させることができる。
バイスリード・メモリライト時に使用するバッファメモ
リ１７−１〜１７−４と、メモリリード・デバイスライ
ト時に使用するバッファメモリ１８−１〜１８−４と、
バッファメモリ１７−１〜１７−４に対する書込み読出
しを制御するバッファメモリコントローラ１３と、バッ
ファメモリ１８−１〜１８−４に対する書込み読出しを
制御するバッファメモリコントローラ１４とを設け、バ
ッファメモリ１７−１〜１７−４，１８−１〜１８−４
にシステムバス１００へのＤＭＡデータ及びシステムバ
ス１００からのＤＭＡデータを夫々一時的に格納し、シ
ステムバス１００及び周辺デバイスコントローラ５−１
〜５−４各々のデータバス幅に合わせたバースト転送等
を実施することによって、周辺デバイスコントローラ５
−１〜５−４側から見てデータ転送開始から終了までの
時間はほぼ従来と同様であるが、その時間内でのシステ
ムバス１００の占有率は縮小される。この縮小された時
間を他のサービスに利用することができるため、システ
ム全体の性能を向上させることができる。
【００５５】よって、転送能力が小さい周辺デバイスコ
ントローラ５−１〜５−４によってシステムバス１００
が長時間占有されるのを防ぐことができ、システム全体
の性能を向上させることができる。
ントローラ５−１〜５−４によってシステムバス１００
が長時間占有されるのを防ぐことができ、システム全体
の性能を向上させることができる。
【００５６】
【発明の効果】以上説明したように本発明によれば、シ
ステムバスを介して主記憶装置に接続されかつ入出力バ
スを介して複数の周辺デバイスコントローラに接続され
たＤＭＡ転送制御装置内に、主記憶装置から周辺デバイ
スコントローラへのダイレクトメモリアクセス転送時に
主記憶装置からバースト転送されるデータを蓄積する第
１の蓄積手段と、第１の蓄積手段に蓄積されたデータを
入出力バスを介してダイレクトメモリアクセス転送対象
の周辺デバイスコントローラに転送する手段と、周辺デ
バイスコントローラから主記憶装置へのダイレクトメモ
リアクセス転送時に周辺デバイスコントローラからのデ
ータを蓄積する第２の蓄積手段と、第２の蓄積手段に蓄
積されたデータをシステムバスを介して主記憶装置にバ
ースト転送する手段とを設けることによって、転送能力
が小さい周辺デバイスコントローラによってシステムバ
スが長時間占有されるのを防ぐことができ、システム全
体の性能を向上させることができるという効果がある。
ステムバスを介して主記憶装置に接続されかつ入出力バ
スを介して複数の周辺デバイスコントローラに接続され
たＤＭＡ転送制御装置内に、主記憶装置から周辺デバイ
スコントローラへのダイレクトメモリアクセス転送時に
主記憶装置からバースト転送されるデータを蓄積する第
１の蓄積手段と、第１の蓄積手段に蓄積されたデータを
入出力バスを介してダイレクトメモリアクセス転送対象
の周辺デバイスコントローラに転送する手段と、周辺デ
バイスコントローラから主記憶装置へのダイレクトメモ
リアクセス転送時に周辺デバイスコントローラからのデ
ータを蓄積する第２の蓄積手段と、第２の蓄積手段に蓄
積されたデータをシステムバスを介して主記憶装置にバ
ースト転送する手段とを設けることによって、転送能力
が小さい周辺デバイスコントローラによってシステムバ
スが長時間占有されるのを防ぐことができ、システム全
体の性能を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例によるデバイスリード・メモ
リライト時のＤＭＡ転送を示すタイミングチャートであ
る。
リライト時のＤＭＡ転送を示すタイミングチャートであ
る。
【図３】本発明の一実施例によるメモリリード・デバイ
スライト時のＤＭＡ転送を示すタイミングチャートであ
る。
スライト時のＤＭＡ転送を示すタイミングチャートであ
る。
【図４】本発明の一実施例によるデバイスリード・メモ
リライト及びメモリリード・デバイスライト同時動作時
のＤＭＡ転送を示すタイミングチャートである。
リライト及びメモリリード・デバイスライト同時動作時
のＤＭＡ転送を示すタイミングチャートである。
１ ＤＭＡ転送制御装置 ３ メインメモリ ５−１〜５−４ 周辺デバイスコントローラ １１ アドレスカウントレジスタ １２ アドレスバッファ １３，１４ バッファメモリコントローラ １５ コマンドタイミングコントロールレジスタ １６ アドレスデコード部 １７−１〜１７−４， １８−１〜１８−４ バッファメモリ １９ 競合部 ２０ タイマ監視部 ２１ システムデータバッファ ２２ ＩＯデータバッファ
Claims (3)
- 【請求項１】 システムバスを介して主記憶装置に接続
されかつ入出力バスを介して複数の周辺デバイスコント
ローラに接続されたＤＭＡ転送制御装置であって、前記
主記憶装置から前記周辺デバイスコントローラへのダイ
レクトメモリアクセス転送時に前記主記憶装置からのデ
ータを蓄積する第１の蓄積手段と、前記第１の蓄積手段
に蓄積されたデータを前記入出力バスを介してダイレク
トメモリアクセス転送対象の周辺デバイスコントローラ
に転送する手段と、前記主記憶装置からのデータを前記
第１の蓄積手段にバースト転送する手段と、前記周辺デ
バイスコントローラから前記主記憶装置へのダイレクト
メモリアクセス転送時に前記周辺デバイスコントローラ
からのデータを蓄積する第２の蓄積手段と、前記第２の
蓄積手段に蓄積されたデータを前記システムバスを介し
て前記主記憶装置にバースト転送する手段とを有するこ
とを特徴とするＤＭＡ転送制御装置。 - 【請求項２】 前記主記憶装置から前記周辺デバイスコ
ントローラへのダイレクトメモリアクセス転送時及び前
記周辺デバイスコントローラから前記主記憶装置へのダ
イレクトメモリアクセス転送時に前記入出力バスの使用
状態を管理する管理手段を含むことを特徴とする請求項
１記載のＤＭＡ転送制御装置。 - 【請求項３】 前記主記憶装置から前記周辺デバイスコ
ントローラへのダイレクトメモリアクセス転送時及び前
記周辺デバイスコントローラから前記主記憶装置へのダ
イレクトメモリアクセス転送時に転送要求が入力されて
からダイレクトメモリアクセス転送対象の周辺デバイス
コントローラに対応して予め設定された所定時間が経過
したことを検出する手段と、前記所定時間が経過したこ
とを検出した時にこのダイレクトメモリアクセス転送対
象の周辺デバイスコントローラに対する前記入出力バス
の優先使用を前記管理手段に指示する手段とを含むこと
を特徴とする請求項２記載のＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP912995A JPH08202650A (ja) | 1995-01-24 | 1995-01-24 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP912995A JPH08202650A (ja) | 1995-01-24 | 1995-01-24 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202650A true JPH08202650A (ja) | 1996-08-09 |
Family
ID=11712026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP912995A Withdrawn JPH08202650A (ja) | 1995-01-24 | 1995-01-24 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7237044B2 (en) | 2003-11-04 | 2007-06-26 | Fujitsu Limited | Information processing terminal and transfer processing apparatus |
| US8832460B2 (en) | 2003-03-28 | 2014-09-09 | Spansion Llc | Inter-bus communication interface device and data security device |
-
1995
- 1995-01-24 JP JP912995A patent/JPH08202650A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8832460B2 (en) | 2003-03-28 | 2014-09-09 | Spansion Llc | Inter-bus communication interface device and data security device |
| US9378165B2 (en) | 2003-03-28 | 2016-06-28 | Cypress Semiconductor Corporation | Inter-bus communication interface device |
| US10609005B2 (en) | 2003-03-28 | 2020-03-31 | Cypress Semiconductor Corporation | Security network controller |
| US7237044B2 (en) | 2003-11-04 | 2007-06-26 | Fujitsu Limited | Information processing terminal and transfer processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |