JPH0962610A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH0962610A JPH0962610A JP21380595A JP21380595A JPH0962610A JP H0962610 A JPH0962610 A JP H0962610A JP 21380595 A JP21380595 A JP 21380595A JP 21380595 A JP21380595 A JP 21380595A JP H0962610 A JPH0962610 A JP H0962610A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- dma
- data
- count
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 従来は CPU による制御が必要であり、且つ
あるデータブロックの転送終了から次ブロックの転送開
始までの間に時間を要して遅延が生じていた。 【解決手段】 現在ＤＭＡ転送実行中のデータブロック
の次に転送すべきデータブロックの少なくとも転送元の
開始アドレスと転送先アドレスとデータサイズを示すデ
ータとを含む転送パラメータをメモリから予めロードす
ることが可能で、第１のＤＭＡ転送チャネルの転送パラ
メータを制御する第１カウント制御部121と、同じく第
２のＤＭＡ転送チャネルの転送パラメータを制御する第
２カウント制御部122 とを備え、両カウント制御部121,
122を交互に制御して複数のブロックのデータ転送を実
行する際に、両カウント制御部121, 122は、一方による
データ転送の空きサイクル中に、他方が次に転送すべき
データブロックの転送パラメータをメモリからロードす
る。
あるデータブロックの転送終了から次ブロックの転送開
始までの間に時間を要して遅延が生じていた。 【解決手段】 現在ＤＭＡ転送実行中のデータブロック
の次に転送すべきデータブロックの少なくとも転送元の
開始アドレスと転送先アドレスとデータサイズを示すデ
ータとを含む転送パラメータをメモリから予めロードす
ることが可能で、第１のＤＭＡ転送チャネルの転送パラ
メータを制御する第１カウント制御部121と、同じく第
２のＤＭＡ転送チャネルの転送パラメータを制御する第
２カウント制御部122 とを備え、両カウント制御部121,
122を交互に制御して複数のブロックのデータ転送を実
行する際に、両カウント制御部121, 122は、一方による
データ転送の空きサイクル中に、他方が次に転送すべき
データブロックの転送パラメータをメモリからロードす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、リロード機能を有
する、即ち現在転送中のデータブロックの次に転送され
るべきデータのブロックの転送パラメータを予め用意す
ることが可能な機能を有する DMAコントローラに関す
る。
する、即ち現在転送中のデータブロックの次に転送され
るべきデータのブロックの転送パラメータを予め用意す
ることが可能な機能を有する DMAコントローラに関す
る。
【０００２】
【従来の技術】DMA(Direct Memory Access)とは、主記
憶からプロセッサを切り離した状態において、プロセッ
サの制御無しに、専用のコントローラ(DMAコントロー
ラ) の制御によりバスを通じて直接データの転送を行な
うデータ転送方法である。
憶からプロセッサを切り離した状態において、プロセッ
サの制御無しに、専用のコントローラ(DMAコントロー
ラ) の制御によりバスを通じて直接データの転送を行な
うデータ転送方法である。
【０００３】そのような DMA転送方式の一つにリロード
モードと称される方式がある。これは、転送元開始アド
レス（以下、ソースアドレスと言う），転送先アドレス
（以下、デスティネーションアドレスと言う），転送サ
イズ、即ち転送されるべきデータの量（以下、バイトカ
ウントと言う）等の DMA制御に必要な転送パラメータ用
に二種類のレジスタを備えている。その内の一種類はカ
レントレジスタと通常称され、 DMA転送の動作に直接関
係するレジスタであり、 DMA転送の実行中において各転
送パラメータの現在値を示す。他方はベースレジスタと
通常称され、 DMA転送中であると否とには拘わらず書き
込みが可能であり、 DMA転送の動作に直接には関係しな
い。但し、このベースレジスタの値は、 DMA転送動作が
一旦終了した時点で前述のカレントレジスタに自動的に
ロードされる。換言すれば、ベースレジスタは、現在 D
MA転送中のデータノ次に DMA転送されるべきデータの各
転送パラメータを保持し、それをカレントレジスタにロ
ードするリロードレジスタとして機能する。
モードと称される方式がある。これは、転送元開始アド
レス（以下、ソースアドレスと言う），転送先アドレス
（以下、デスティネーションアドレスと言う），転送サ
イズ、即ち転送されるべきデータの量（以下、バイトカ
ウントと言う）等の DMA制御に必要な転送パラメータ用
に二種類のレジスタを備えている。その内の一種類はカ
レントレジスタと通常称され、 DMA転送の動作に直接関
係するレジスタであり、 DMA転送の実行中において各転
送パラメータの現在値を示す。他方はベースレジスタと
通常称され、 DMA転送中であると否とには拘わらず書き
込みが可能であり、 DMA転送の動作に直接には関係しな
い。但し、このベースレジスタの値は、 DMA転送動作が
一旦終了した時点で前述のカレントレジスタに自動的に
ロードされる。換言すれば、ベースレジスタは、現在 D
MA転送中のデータノ次に DMA転送されるべきデータの各
転送パラメータを保持し、それをカレントレジスタにロ
ードするリロードレジスタとして機能する。
【０００４】図３は上述のようなリロード機能を有する
DMA転送を行なう DMAコントローラを含むシステム（以
下、第１の従来例と言う) の一構成例を示すブロック図
である。
DMA転送を行なう DMAコントローラを含むシステム（以
下、第１の従来例と言う) の一構成例を示すブロック図
である。
【０００５】図３において、参照符号１は DMAコントロ
ーラを示しており、主として DMA制御部11及びカウント
制御部12にて構成されている。参照符号２は DMA転送の
要求源を示しており、 DMA転送要求を発生して DMAコン
トローラ１の DMA制御部11に与える。
ーラを示しており、主として DMA制御部11及びカウント
制御部12にて構成されている。参照符号２は DMA転送の
要求源を示しており、 DMA転送要求を発生して DMAコン
トローラ１の DMA制御部11に与える。
【０００６】参照符号３はCPU を、参照符号４はメモリ
を、参照符号５はI/O を、参照符号６はアドレスバス,
データバス及び制御信号（以下、これらを総称してバス
と言う) を、参照符号７は割り込み信号INT を伝送する
割り込み信号線をそれぞれ示している。なお、上述の D
MAコントローラ１, CPU ３, メモリ４，I/O ５はバス６
によって相互に接続されており、割り込み信号線７は D
MA制御部11から出力された割り込み信号INT をCPU ３入
力させる。
を、参照符号５はI/O を、参照符号６はアドレスバス,
データバス及び制御信号（以下、これらを総称してバス
と言う) を、参照符号７は割り込み信号INT を伝送する
割り込み信号線をそれぞれ示している。なお、上述の D
MAコントローラ１, CPU ３, メモリ４，I/O ５はバス６
によって相互に接続されており、割り込み信号線７は D
MA制御部11から出力された割り込み信号INT をCPU ３入
力させる。
【０００７】DMAコントローラ１には前述のように DMA
制御部11とカウント制御部12とが備えられているが、カ
ウント制御部12内には参照符号13乃至15にて示されてい
るカレントレジスタ, 参照符号16乃至18にて示されてい
るベースレジスタが備えられている。
制御部11とカウント制御部12とが備えられているが、カ
ウント制御部12内には参照符号13乃至15にて示されてい
るカレントレジスタ, 参照符号16乃至18にて示されてい
るベースレジスタが備えられている。
【０００８】参照符号13は転送されるべきデータの先頭
アドレス (転送開始アドレス) を保持するソースアドレ
スカレントレジスタ（以下、SACRと言う) を、参照符号
14は転送されるべきデータの転送先のアドレスを保持す
るデスティネーションアドレスカレントレジスタ（以
下、DACRと言う) を、参照符号15は転送されるべきデー
タのサイズを保持するバイトカウントカレントレジスタ
（以下、BCR と言う) をそれぞれしめしている。また、
参照符号16は次に転送されるべきデータの先頭アドレス
(転送開始アドレス) を保持するソースアドレスベース
レジスタ（以下、SABRと言う) を、参照符号17は次に転
送されるべきデータの転送先のアドレスを保持するデス
ティネーションアドレスベースレジスタ（以下、DABRと
言う) を、参照符号18は次に転送されるべきデータのサ
イズを保持するバイトカウントベースレジスタ（以下、
BBR と言う) をそれぞれ示している。
アドレス (転送開始アドレス) を保持するソースアドレ
スカレントレジスタ（以下、SACRと言う) を、参照符号
14は転送されるべきデータの転送先のアドレスを保持す
るデスティネーションアドレスカレントレジスタ（以
下、DACRと言う) を、参照符号15は転送されるべきデー
タのサイズを保持するバイトカウントカレントレジスタ
（以下、BCR と言う) をそれぞれしめしている。また、
参照符号16は次に転送されるべきデータの先頭アドレス
(転送開始アドレス) を保持するソースアドレスベース
レジスタ（以下、SABRと言う) を、参照符号17は次に転
送されるべきデータの転送先のアドレスを保持するデス
ティネーションアドレスベースレジスタ（以下、DABRと
言う) を、参照符号18は次に転送されるべきデータのサ
イズを保持するバイトカウントベースレジスタ（以下、
BBR と言う) をそれぞれ示している。
【０００９】メモリ４内には DMA転送に関するデータ領
域として参照符号41, 42, 43及び44が設定されている。
参照符号41〜43は DMAコントローラ１によって転送され
るべき複数のデータのブロックの領域を示しており、”
XXXX, Xn”, ”YYYY, Yn”,”ZZZZ, Zn”はそれぞれの
領域の転送開始アドレスと転送サイズとを表す。即
ち、”XXXX”, ”YYYY”, ”ZZZZ”がそれぞれのブロッ
クの転送開始アドレス (先頭アドレス) を、”Xn”, ”
Yn”, ”Zn”がそれぞれのブロックの転送サイズ (デー
タ量) を表す。
域として参照符号41, 42, 43及び44が設定されている。
参照符号41〜43は DMAコントローラ１によって転送され
るべき複数のデータのブロックの領域を示しており、”
XXXX, Xn”, ”YYYY, Yn”,”ZZZZ, Zn”はそれぞれの
領域の転送開始アドレスと転送サイズとを表す。即
ち、”XXXX”, ”YYYY”, ”ZZZZ”がそれぞれのブロッ
クの転送開始アドレス (先頭アドレス) を、”Xn”, ”
Yn”, ”Zn”がそれぞれのブロックの転送サイズ (デー
タ量) を表す。
【００１０】また、メモリ４内の参照符号44は、上述の
DMA転送の対象である各ブロック41, 42, 43の転送パラ
メータである”XXXX”, ”Xn”等とそれぞれの転送先ア
ドレスとを格納するための転送パラメータ領域である。
DMA転送の対象である各ブロック41, 42, 43の転送パラ
メータである”XXXX”, ”Xn”等とそれぞれの転送先ア
ドレスとを格納するための転送パラメータ領域である。
【００１１】I/O ５はたとえばこの図３に示されている
システムが外部との間で種々のデータの送受を行なうた
めのハードウェアである。たとえばメモリ４内のデータ
をこのシステムの外部へ出力する場合には、そのデータ
を一旦I/O ５に転送した上で外部へデータが出力され
る。また逆に、データが外部からこのシステムに入力さ
れる場合には、一旦I/O ５がデータを受け取った上で内
部のCPU ３, メモリ４等へデータが転送される。
システムが外部との間で種々のデータの送受を行なうた
めのハードウェアである。たとえばメモリ４内のデータ
をこのシステムの外部へ出力する場合には、そのデータ
を一旦I/O ５に転送した上で外部へデータが出力され
る。また逆に、データが外部からこのシステムに入力さ
れる場合には、一旦I/O ５がデータを受け取った上で内
部のCPU ３, メモリ４等へデータが転送される。
【００１２】I/O ５内の参照符号51はアドレス”PPPP”
がマッピングされた記憶領域であり、アドレス”PPPP”
を指定することによりリード／ライトアクセスが可能で
ある。なお、以下の説明では、 DMA転送の転送先はこの
I/O ５内の記憶領域51であるとする。
がマッピングされた記憶領域であり、アドレス”PPPP”
を指定することによりリード／ライトアクセスが可能で
ある。なお、以下の説明では、 DMA転送の転送先はこの
I/O ５内の記憶領域51であるとする。
【００１３】次に、上述の図３に示されているような構
成の第１の従来例の DMAコントローラの動作について、
メモリ４中のデータのブロック41, 42, 43を順にI/O ５
内の記憶領域51へ転送する際のタイミングを示す図４の
タイミングチャートを参照して説明する。
成の第１の従来例の DMAコントローラの動作について、
メモリ４中のデータのブロック41, 42, 43を順にI/O ５
内の記憶領域51へ転送する際のタイミングを示す図４の
タイミングチャートを参照して説明する。
【００１４】まずCPU ３は、メモリ４の転送パラメータ
領域44から最初に DMA転送されるべきデータのブロック
41の転送パラメータ、即ち先頭アドレスである”XXX
X”, 転送先のアドレスである”PPPP”, 転送サイズで
ある”Xn”を読み出してそれぞれSACR13, DACR14, BCR
15に設定すると共に、二番目に DMA転送されるべきデー
タの転送パラメータ、即ちブロック42の先頭アドレスで
ある”YYYY”, 転送先のアドレスである”PPPP”, 転送
サイズである”Yn”を読み出してそれぞれSABR16,DABR1
7, BBR 18に設定する。この後に DMA転送動作がスター
トする。
領域44から最初に DMA転送されるべきデータのブロック
41の転送パラメータ、即ち先頭アドレスである”XXX
X”, 転送先のアドレスである”PPPP”, 転送サイズで
ある”Xn”を読み出してそれぞれSACR13, DACR14, BCR
15に設定すると共に、二番目に DMA転送されるべきデー
タの転送パラメータ、即ちブロック42の先頭アドレスで
ある”YYYY”, 転送先のアドレスである”PPPP”, 転送
サイズである”Yn”を読み出してそれぞれSABR16,DABR1
7, BBR 18に設定する。この後に DMA転送動作がスター
トする。
【００１５】図４(a) に示されているように、 DMA転送
の要求源２から DMA転送要求が発生すると、 DMAコント
ローラ１はCPU ３からバス権を獲得して図４(b) に示さ
れているように DMAサイクルを起動して DMA転送を開始
する。通常は、一つの DMA転送要求に対して１回の DMA
サイクルにより DMA転送が行なわれ、所定量 (バス６の
有効幅に対応した量) のデータが転送される。これに応
じてSACR13の値は所定値だけインクリメントまたはデク
リメントされるので、次の DMAサイクルでの DMA転送に
必要な転送アドレスがSACR13に設定され、またBCR 15の
値は所定値だけデクリメントされる。但し、SABR16, DA
BR17, BBR 18のデータは DMA転送中も変化せず、初期状
態を維持している。
の要求源２から DMA転送要求が発生すると、 DMAコント
ローラ１はCPU ３からバス権を獲得して図４(b) に示さ
れているように DMAサイクルを起動して DMA転送を開始
する。通常は、一つの DMA転送要求に対して１回の DMA
サイクルにより DMA転送が行なわれ、所定量 (バス６の
有効幅に対応した量) のデータが転送される。これに応
じてSACR13の値は所定値だけインクリメントまたはデク
リメントされるので、次の DMAサイクルでの DMA転送に
必要な転送アドレスがSACR13に設定され、またBCR 15の
値は所定値だけデクリメントされる。但し、SABR16, DA
BR17, BBR 18のデータは DMA転送中も変化せず、初期状
態を維持している。
【００１６】なお、この図３に示されているシステムで
は、メモリ４からI/O ５内のアドレス”PPPP”が割り付
けられている記憶領域51への DMA転送であるため、I/O
５側のアドレス、即ちBCR 15は常に”PPPP”のまま固定
されている。
は、メモリ４からI/O ５内のアドレス”PPPP”が割り付
けられている記憶領域51への DMA転送であるため、I/O
５側のアドレス、即ちBCR 15は常に”PPPP”のまま固定
されている。
【００１７】以下、 DMA転送の要求源２からの DMA転送
要求に応じて DMA転送が複数回数実行されるが、BCR 15
の値が”０”になると、換言すれば転送されるべきデー
タのサイズの残りの値が”０”になると DMA転送が終了
する。この時点で DMA制御部11は割り込み信号INT を発
生して割り込み信号線７を介してCPU ３に与える。これ
により、図４(d) に示されているように、CPU ３ではCP
U サイクルが起動されて所定の割り込みハンドラが起動
される。
要求に応じて DMA転送が複数回数実行されるが、BCR 15
の値が”０”になると、換言すれば転送されるべきデー
タのサイズの残りの値が”０”になると DMA転送が終了
する。この時点で DMA制御部11は割り込み信号INT を発
生して割り込み信号線７を介してCPU ３に与える。これ
により、図４(d) に示されているように、CPU ３ではCP
U サイクルが起動されて所定の割り込みハンドラが起動
される。
【００１８】ところで、通常のモードでは、BCR 15の値
が”０”になって割り込み信号INTを発生した後に DMA
コントローラ１はディスエーブル状態に入るため、CPU
３によって新たに起動されない限りはたとえ新たに DMA
転送要求が発生しても、それを受け付けることはない。
が”０”になって割り込み信号INTを発生した後に DMA
コントローラ１はディスエーブル状態に入るため、CPU
３によって新たに起動されない限りはたとえ新たに DMA
転送要求が発生しても、それを受け付けることはない。
【００１９】これに対してリロード機能を使用した場合
は、 DMA転送が終了しても DMAコントローラ１はイネー
ブル状態を維持すると共に、リロードレジスタであるSA
BR16, DABR17, BBR 18がそれぞれ保持しているデータ、
即ち次に転送すべきブロック42の転送パラメータをそれ
ぞれSACR13, DACR14, BCR 15にロードする。そして、DM
A転送要求があればSACR13, DACR14, BCR 15に新たにロ
ードされた各転送パラメータに従ってブロック42の転送
が直ちに開始される。また同時に、ブロック41の転送終
了により起動された割り込みハンドラに従ってCPU ３も
動作し、転送パラメータ領域44内に格納されている３番
目に転送されるべきブロック43用のソース側転送開始ア
ドレス”ZZZZ”, デスティネーション側転送開始アドレ
ス”PPPP”及び転送サイズ”Zn”をブロック42の DMA転
送の空きを利用して読み出し、それぞれSABR16, DABR1
7, BBR 18に格納する。
は、 DMA転送が終了しても DMAコントローラ１はイネー
ブル状態を維持すると共に、リロードレジスタであるSA
BR16, DABR17, BBR 18がそれぞれ保持しているデータ、
即ち次に転送すべきブロック42の転送パラメータをそれ
ぞれSACR13, DACR14, BCR 15にロードする。そして、DM
A転送要求があればSACR13, DACR14, BCR 15に新たにロ
ードされた各転送パラメータに従ってブロック42の転送
が直ちに開始される。また同時に、ブロック41の転送終
了により起動された割り込みハンドラに従ってCPU ３も
動作し、転送パラメータ領域44内に格納されている３番
目に転送されるべきブロック43用のソース側転送開始ア
ドレス”ZZZZ”, デスティネーション側転送開始アドレ
ス”PPPP”及び転送サイズ”Zn”をブロック42の DMA転
送の空きを利用して読み出し、それぞれSABR16, DABR1
7, BBR 18に格納する。
【００２０】図４(d) に示されているCPU サイクルにお
いて、ハッチングで示されているサイクルがCPU ３が転
送パラメータを設定するサイクルである。
いて、ハッチングで示されているサイクルがCPU ３が転
送パラメータを設定するサイクルである。
【００２１】図５は第２の従来例の構成例を示すブロッ
ク図であり、図６はその動作状態を示すフローチャート
である。なお、この図５においては、前述の第１の従来
例の説明で参照した図３と同一の参照符号は同一又は相
当する機能を有する部分を示しており、それらに関する
説明は省略する。
ク図であり、図６はその動作状態を示すフローチャート
である。なお、この図５においては、前述の第１の従来
例の説明で参照した図３と同一の参照符号は同一又は相
当する機能を有する部分を示しており、それらに関する
説明は省略する。
【００２２】図５に示されている第２の従来例の構成で
は、前述の図３に示されている第１の従来例の構成と比
較して、カウント制御部12内のSABR16, DABR17, BBR 18
が備えられていない代わりに、 DMA制御部11内に参照符
号19にて示されている一般にアレイチェインと称される
機能が付加されている。このアレイチェイン19は、 DMA
転送動作の終了時に、次転送パラメータを読み込むため
に備えられている。また、メモリ４内の転送パラメータ
領域44には予め各ブロックの転送パラメータが格納され
ていることは第１の従来と同様である。
は、前述の図３に示されている第１の従来例の構成と比
較して、カウント制御部12内のSABR16, DABR17, BBR 18
が備えられていない代わりに、 DMA制御部11内に参照符
号19にて示されている一般にアレイチェインと称される
機能が付加されている。このアレイチェイン19は、 DMA
転送動作の終了時に、次転送パラメータを読み込むため
に備えられている。また、メモリ４内の転送パラメータ
領域44には予め各ブロックの転送パラメータが格納され
ていることは第１の従来と同様である。
【００２３】その他の構成は図３のブロック図に示され
ている第１の従来例の構成例と同様である。
ている第１の従来例の構成例と同様である。
【００２４】次に、図５に示されている第２の従来例の
動作について、図６のタイミングチャートを参照して説
明する。
動作について、図６のタイミングチャートを参照して説
明する。
【００２５】ブロック41の DMA転送が終了までは前述の
図３に示されている第１の従来例と同様である。この第
２の従来例の場合、図６(d) に示されているように、前
述の第１の従来で行なわれていたCPU ３による DMA転送
の空きを利用した次ブロックの転送パラメータの転送パ
ラメータ領域44からのSABR16, DABR17, BBR 18への設定
は行なわれず、 DMAコントローラ１自身が行なう。即
ち、図６(b) に示されているように、ブロック42の転送
が終了した後において、転送パラメータ領域44に格納さ
れている次ブロック43の転送パラメータを DMAコントロ
ーラ１自身が転送パラメータ領域44からSACR13, DACR1
4, BCR 15にロードし、その後に DMA転送要求を受け付
けて DMA転送を実行する。
図３に示されている第１の従来例と同様である。この第
２の従来例の場合、図６(d) に示されているように、前
述の第１の従来で行なわれていたCPU ３による DMA転送
の空きを利用した次ブロックの転送パラメータの転送パ
ラメータ領域44からのSABR16, DABR17, BBR 18への設定
は行なわれず、 DMAコントローラ１自身が行なう。即
ち、図６(b) に示されているように、ブロック42の転送
が終了した後において、転送パラメータ領域44に格納さ
れている次ブロック43の転送パラメータを DMAコントロ
ーラ１自身が転送パラメータ領域44からSACR13, DACR1
4, BCR 15にロードし、その後に DMA転送要求を受け付
けて DMA転送を実行する。
【００２６】図６(b) の DMAサイクルにおいて、ハッチ
ングで示されているサイクルが DMAコントローラ１自身
による転送パラメータを設定するためのサイクルであ
る。
ングで示されているサイクルが DMAコントローラ１自身
による転送パラメータを設定するためのサイクルであ
る。
【００２７】
【発明が解決しようとする課題】ところで、上述のよう
に構成されている第１の従来例では、３番目のデータの
ブロックの転送パラメータをリロードレジスタ (SABR：
ソースアドレスベースレジスタ, DABR：デスティネーシ
ョンアドレスベースレジスタ, BBR:バイトカウントベー
スレジスタ) にロードする際にCPU による制御を必要と
する。
に構成されている第１の従来例では、３番目のデータの
ブロックの転送パラメータをリロードレジスタ (SABR：
ソースアドレスベースレジスタ, DABR：デスティネーシ
ョンアドレスベースレジスタ, BBR:バイトカウントベー
スレジスタ) にロードする際にCPU による制御を必要と
する。
【００２８】また、第２の従来例では、CPU による制御
は必要とはしないものの、 DMA転送の終了後に次に転送
されるべきブロックの転送パラメータのロードを DMAコ
ントローラが行なうため、その間に時間を要し、遅延が
発生する。この遅延はたとえばシリアルプリンタにおけ
る印字データ転送に DMA転送を利用するような場合に、
印字速度が低下するという問題を招来する。
は必要とはしないものの、 DMA転送の終了後に次に転送
されるべきブロックの転送パラメータのロードを DMAコ
ントローラが行なうため、その間に時間を要し、遅延が
発生する。この遅延はたとえばシリアルプリンタにおけ
る印字データ転送に DMA転送を利用するような場合に、
印字速度が低下するという問題を招来する。
【００２９】本発明はこのような事情に鑑みてなされた
ものであり、CPU による制御を不要とし、且つあるデー
タブロックの転送終了から次ブロックの転送開始までの
間に遅延が生じない DMAコントローラの提供を目的とす
る。
ものであり、CPU による制御を不要とし、且つあるデー
タブロックの転送終了から次ブロックの転送開始までの
間に遅延が生じない DMAコントローラの提供を目的とす
る。
【００３０】
【課題を解決するための手段】本発明に係る DMAコント
ローラは端的には、 DMA転送の空きサイクルにおいてCP
U ではなく DMAコントローラ自身が自動的に次転送パラ
メータをカレントレジスタにロードするように構成され
ている。
ローラは端的には、 DMA転送の空きサイクルにおいてCP
U ではなく DMAコントローラ自身が自動的に次転送パラ
メータをカレントレジスタにロードするように構成され
ている。
【００３１】本発明に係る DMAコントローラは基本的に
は、現在 DMA転送実行中のデータブロックの次に転送す
べきデータブロックの少なくとも転送元の開始アドレス
と転送先アドレスとデータサイズを示すデータとを含む
転送パラメータをメモリから予めロードすることが可能
で、それぞれに対応する DMA転送チャネルの転送パラメ
ータを制御する複数の転送パラメータ制御部を備え、複
数のカウント制御部を順次的に制御して複数のブロック
のデータ転送を実行する DMAコントローラであって、複
数のカウント制御部は、現在 DMA転送実行中のカウント
制御部によるデータ転送の空きサイクル中に、他のいず
れかが次に転送すべきデータブロックの転送パラメータ
をメモリからロードすべくなしてある。
は、現在 DMA転送実行中のデータブロックの次に転送す
べきデータブロックの少なくとも転送元の開始アドレス
と転送先アドレスとデータサイズを示すデータとを含む
転送パラメータをメモリから予めロードすることが可能
で、それぞれに対応する DMA転送チャネルの転送パラメ
ータを制御する複数の転送パラメータ制御部を備え、複
数のカウント制御部を順次的に制御して複数のブロック
のデータ転送を実行する DMAコントローラであって、複
数のカウント制御部は、現在 DMA転送実行中のカウント
制御部によるデータ転送の空きサイクル中に、他のいず
れかが次に転送すべきデータブロックの転送パラメータ
をメモリからロードすべくなしてある。
【００３２】また、本発明の DMAコントローラは２チャ
ネルの DMA転送を行なう場合には、現在DMA転送実行中
のデータブロックの次に転送すべきデータブロックの少
なくとも転送元の開始アドレスと転送先アドレスとデー
タサイズを示すデータとを含む転送パラメータをメモリ
から予めロードすることが可能で、第１のDMA転送チャ
ネルの転送パラメータを制御する第１の転送パラメータ
制御部と、現在DMA転送実行中のデータブロックの次に
転送すべきデータブロックの少なくとも転送元の開始ア
ドレスと転送先アドレスとデータサイズを示すデータと
を含む転送パラメータをメモリから予めロードすること
が可能で、第２のDMA転送チャネルの転送パラメータを
制御する第２の転送パラメータ制御部とを備え、両カウ
ント制御部を交互に制御して複数のブロックのデータ転
送を実行するDMAコントローラであって、両カウント制
御部は、一方によるデータ転送の空きサイクル中に、他
方が次に転送すべきデータブロックの転送パラメータを
メモリからロードすべくなしてある。
ネルの DMA転送を行なう場合には、現在DMA転送実行中
のデータブロックの次に転送すべきデータブロックの少
なくとも転送元の開始アドレスと転送先アドレスとデー
タサイズを示すデータとを含む転送パラメータをメモリ
から予めロードすることが可能で、第１のDMA転送チャ
ネルの転送パラメータを制御する第１の転送パラメータ
制御部と、現在DMA転送実行中のデータブロックの次に
転送すべきデータブロックの少なくとも転送元の開始ア
ドレスと転送先アドレスとデータサイズを示すデータと
を含む転送パラメータをメモリから予めロードすること
が可能で、第２のDMA転送チャネルの転送パラメータを
制御する第２の転送パラメータ制御部とを備え、両カウ
ント制御部を交互に制御して複数のブロックのデータ転
送を実行するDMAコントローラであって、両カウント制
御部は、一方によるデータ転送の空きサイクル中に、他
方が次に転送すべきデータブロックの転送パラメータを
メモリからロードすべくなしてある。
【００３３】更に本発明に係る DMAコントローラは、一
方のカウント制御部による DMA転送中に他方のカウント
制御部による次ブロックの転送パラメータのロードが一
方のカウント制御部による次ブロックの転送開始時まで
に完了しない場合に、外部に所定の信号を出力する手段
を備えている。
方のカウント制御部による DMA転送中に他方のカウント
制御部による次ブロックの転送パラメータのロードが一
方のカウント制御部による次ブロックの転送開始時まで
に完了しない場合に、外部に所定の信号を出力する手段
を備えている。
【００３４】このような本発明の DMAコントローラで
は、各チャネルの次ブロックの転送パラメータの設定を
DMAコントローラ自身が現在 DMA転送を実行中のチャネ
ルの空きサイクルを利用して実行するため、CPU の介在
が不要となり、またあるデータのブロックの転送終了か
ら次ブロックの転送開始までの間に遅延が生じることが
なくなる。
は、各チャネルの次ブロックの転送パラメータの設定を
DMAコントローラ自身が現在 DMA転送を実行中のチャネ
ルの空きサイクルを利用して実行するため、CPU の介在
が不要となり、またあるデータのブロックの転送終了か
ら次ブロックの転送開始までの間に遅延が生じることが
なくなる。
【００３５】更に、次ブロックの転送パラメータの設定
が間に合わない場合には所定の警報信号が出力される。
が間に合わない場合には所定の警報信号が出力される。
【００３６】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。
示す図面に基づいて詳述する。
【００３７】図１は本発明に係る DMAコントローラの実
施の形態の一構成例を示すブロック図である。なお、こ
の図１においては、前述の従来例の説明で参照した図３
及び図５と同一の参照符号は同一又は相当部分を示して
いる。
施の形態の一構成例を示すブロック図である。なお、こ
の図１においては、前述の従来例の説明で参照した図３
及び図５と同一の参照符号は同一又は相当部分を示して
いる。
【００３８】本発明では、 DMAコントローラ１は二つの
DMA転送のチャネルを交互に制御する。ここで言う DMA
転送のチャネルとは、一組のカレントレジスタの保持デ
ータに従って制御される DMA転送の意味であり、複数組
のカレントレジスタを備えてそれぞれの保持データに従
って DMA転送を制御すれば複数チャネルの DMA転送にな
る。
DMA転送のチャネルを交互に制御する。ここで言う DMA
転送のチャネルとは、一組のカレントレジスタの保持デ
ータに従って制御される DMA転送の意味であり、複数組
のカレントレジスタを備えてそれぞれの保持データに従
って DMA転送を制御すれば複数チャネルの DMA転送にな
る。
【００３９】図１において、参照符号１は DMAコントロ
ーラを示しており、主として DMA制御部11, ２チャネル
の DMA転送に対応した第１カウント制御部121,第２カウ
ント制御部122 及びフラグ(F)8にて構成されている。参
照符号２は DMA転送の要求源を示しており、 DMA転送要
求を発生して DMAコントローラ１の DMA制御部11に与え
る。
ーラを示しており、主として DMA制御部11, ２チャネル
の DMA転送に対応した第１カウント制御部121,第２カウ
ント制御部122 及びフラグ(F)8にて構成されている。参
照符号２は DMA転送の要求源を示しており、 DMA転送要
求を発生して DMAコントローラ１の DMA制御部11に与え
る。
【００４０】参照符号３はCPU を、参照符号４はメモリ
を、参照符号５はI/O を、参照符号６はアドレスバス,
データバス及び制御信号（以下、これらを総称してバス
と言う) を、参照符号７は割り込み信号INT を伝送する
割り込み信号線をそれぞれ示している。なお、上述の D
MAコントローラ１, CPU ３, メモリ４，I/O ５はバス６
によって相互に接続されており、割り込み信号線７は D
MA制御部11から出力された割り込み信号INT をCPU ３入
力させる。
を、参照符号５はI/O を、参照符号６はアドレスバス,
データバス及び制御信号（以下、これらを総称してバス
と言う) を、参照符号７は割り込み信号INT を伝送する
割り込み信号線をそれぞれ示している。なお、上述の D
MAコントローラ１, CPU ３, メモリ４，I/O ５はバス６
によって相互に接続されており、割り込み信号線７は D
MA制御部11から出力された割り込み信号INT をCPU ３入
力させる。
【００４１】DMAコントローラ１には前述のように第１
カウント制御部121 及び第２カウント制御部122 が備え
られているが、第１カウント制御部121 内には参照符号
130,140, 150 にて示されているレジスタが、また第２
カウント制御部122 内には参照符号131, 141, 151 にて
示されているレジスタが備えられている。
カウント制御部121 及び第２カウント制御部122 が備え
られているが、第１カウント制御部121 内には参照符号
130,140, 150 にて示されているレジスタが、また第２
カウント制御部122 内には参照符号131, 141, 151 にて
示されているレジスタが備えられている。
【００４２】参照符号130, 131は転送されるべきデータ
の先頭アドレス (転送開始アドレス) を保持するソース
アドレスカレントレジスタを示しており、以下の説明で
は第１カウント制御部121 のそれをSACR(0)130と称し、
第２カウント制御部122 のそれをSACR(1)131と称す。参
照符号140, 141は転送されるべきデータの転送先のアド
レスを保持するデスティネーションアドレスカレントレ
ジスタを示しており、以下の説明では第１カウント制御
部121 のそれをDACR(0)140と称し、第２カウント制御部
122 のそれをDACR(1)141と称す。参照符号150 は転送さ
れるべきデータのサイズを保持するバイトカウントカレ
ントレジスタを示しており、以下の説明では第１カウン
ト制御部121 のそれをBCR(0)150 と称し、第２カウント
制御部122 のそれをBCR(1)151 と称す。
の先頭アドレス (転送開始アドレス) を保持するソース
アドレスカレントレジスタを示しており、以下の説明で
は第１カウント制御部121 のそれをSACR(0)130と称し、
第２カウント制御部122 のそれをSACR(1)131と称す。参
照符号140, 141は転送されるべきデータの転送先のアド
レスを保持するデスティネーションアドレスカレントレ
ジスタを示しており、以下の説明では第１カウント制御
部121 のそれをDACR(0)140と称し、第２カウント制御部
122 のそれをDACR(1)141と称す。参照符号150 は転送さ
れるべきデータのサイズを保持するバイトカウントカレ
ントレジスタを示しており、以下の説明では第１カウン
ト制御部121 のそれをBCR(0)150 と称し、第２カウント
制御部122 のそれをBCR(1)151 と称す。
【００４３】なお、本発明の DMAコントローラでは、従
来例に見られたようなリロードレジスタとして機能する
種々のベースレジスタ、即ち次に転送されるべきデータ
の先頭アドレス (転送開始アドレス) を保持するソース
アドレスベースレジスタ(SABR)、次に転送されるべきデ
ータの転送先のアドレスを保持するデスティネーション
アドレスベースレジスタ(DABR)、次に転送されるべきデ
ータのサイズを保持するバイトカウントベースレジスタ
(BBR) 等は第１カウント制御部121 にも第２カウント制
御部122 にも備えられていない。
来例に見られたようなリロードレジスタとして機能する
種々のベースレジスタ、即ち次に転送されるべきデータ
の先頭アドレス (転送開始アドレス) を保持するソース
アドレスベースレジスタ(SABR)、次に転送されるべきデ
ータの転送先のアドレスを保持するデスティネーション
アドレスベースレジスタ(DABR)、次に転送されるべきデ
ータのサイズを保持するバイトカウントベースレジスタ
(BBR) 等は第１カウント制御部121 にも第２カウント制
御部122 にも備えられていない。
【００４４】メモリ４内には DMA転送に関するデータ領
域として参照符号41, 42, 43及び44が設定されている。
参照符号41〜43は DMAコントローラ１によって転送され
るべき複数のデータのブロックの領域を示しており、”
XXXX, Xn”, ”YYYY, Yn”,”ZZZZ, Zn”はそれぞれの
領域の転送開始アドレスと転送サイズとを表す。即
ち、”XXXX”, ”YYYY”, ”ZZZZ”がそれぞれのブロッ
クの転送開始アドレス (先頭アドレス) を、”Xn”, ”
Yn”, ”Zn”がそれぞれのブロックの転送サイズ (デー
タ量) を表す。
域として参照符号41, 42, 43及び44が設定されている。
参照符号41〜43は DMAコントローラ１によって転送され
るべき複数のデータのブロックの領域を示しており、”
XXXX, Xn”, ”YYYY, Yn”,”ZZZZ, Zn”はそれぞれの
領域の転送開始アドレスと転送サイズとを表す。即
ち、”XXXX”, ”YYYY”, ”ZZZZ”がそれぞれのブロッ
クの転送開始アドレス (先頭アドレス) を、”Xn”, ”
Yn”, ”Zn”がそれぞれのブロックの転送サイズ (デー
タ量) を表す。
【００４５】また、メモリ４内の参照符号44は、上述の
DMA転送の対象である各ブロック41, 42, 43の転送パラ
メータを格納するための転送パラメータ領域である。
DMA転送の対象である各ブロック41, 42, 43の転送パラ
メータを格納するための転送パラメータ領域である。
【００４６】I/O ５はたとえばこの図１に示されている
システムが外部との間で種々のデータの送受を行なうた
めのハードウェアである。たとえばメモリ４内のデータ
をこのシステムの外部へ出力する場合には、そのデータ
を一旦I/O ５に転送した上で外部へデータが出力され
る。また逆に、データが外部からこのシステムに入力さ
れる場合には、一旦I/O ５がデータを受け取った上で内
部のCPU ３, メモリ４等へデータが転送される。
システムが外部との間で種々のデータの送受を行なうた
めのハードウェアである。たとえばメモリ４内のデータ
をこのシステムの外部へ出力する場合には、そのデータ
を一旦I/O ５に転送した上で外部へデータが出力され
る。また逆に、データが外部からこのシステムに入力さ
れる場合には、一旦I/O ５がデータを受け取った上で内
部のCPU ３, メモリ４等へデータが転送される。
【００４７】I/O ５内の参照符号51はアドレス”PPPP”
がマッピングされた記憶領域であり、アドレス”PPPP”
を指定することによりリード／ライトアクセスが可能で
ある。なお、以下の説明では、 DMA転送の転送先はこの
I/O ５内の記憶領域51であるとする。
がマッピングされた記憶領域であり、アドレス”PPPP”
を指定することによりリード／ライトアクセスが可能で
ある。なお、以下の説明では、 DMA転送の転送先はこの
I/O ５内の記憶領域51であるとする。
【００４８】更に、図１において、参照符号111 は DMA
制御部11内に新たに備えられた調停回路を示しており、
DMA転送を実行するチャネルと転送パラメータをロード
するチャネルとを決定し、実行するタイミングを生成す
る。具体的には、調停回路111 は、第１カウント制御部
121 と第２カウント制御部122 との内のいずれにバス６
を使用させて DMA転送を実行させるか、またいずれにバ
ス６を使用させて転送パラメータのロードを行なうかを
調停する。
制御部11内に新たに備えられた調停回路を示しており、
DMA転送を実行するチャネルと転送パラメータをロード
するチャネルとを決定し、実行するタイミングを生成す
る。具体的には、調停回路111 は、第１カウント制御部
121 と第２カウント制御部122 との内のいずれにバス６
を使用させて DMA転送を実行させるか、またいずれにバ
ス６を使用させて転送パラメータのロードを行なうかを
調停する。
【００４９】次に、上述のような構成の本発明の DMAコ
ントローラの動作について、図２のタイミングチャート
を参照して説明する。なお、以下の動作説明において
は、２チャネルの DMA転送を行なうが、デスティネーシ
ョンアドレスはいずれもI/O ５のアドレス”PPPP”がマ
ッピングされている記憶領域51であるとする。また、チ
ャネル０によりメモリ４のデータのブロック41及び43
が、チャネル１によりメモリ４の42がいずれも記憶領域
51へ DMA転送されるものとする。
ントローラの動作について、図２のタイミングチャート
を参照して説明する。なお、以下の動作説明において
は、２チャネルの DMA転送を行なうが、デスティネーシ
ョンアドレスはいずれもI/O ５のアドレス”PPPP”がマ
ッピングされている記憶領域51であるとする。また、チ
ャネル０によりメモリ４のデータのブロック41及び43
が、チャネル１によりメモリ４の42がいずれも記憶領域
51へ DMA転送されるものとする。
【００５０】まずCPU ３は、メモリ４の転送パラメータ
領域44から最初に DMA転送すべきデータのブロック41の
各転送パラメータ”XXXX”, ”PPPP”, ”Xn”を読み出
し、それぞれをチャネル０側の第１カウント制御部121
内のSACR(0)130, DACR(0)140, BCR(0)150 に設定すると
共に、XXXX”, ”PPPP”, ”Xn”を読み出し、それぞれ
をチャネル１側の第２カウント制御部122 内のSACR(1)1
31, DACR(1)141, BCR(1)151 に設定する。
領域44から最初に DMA転送すべきデータのブロック41の
各転送パラメータ”XXXX”, ”PPPP”, ”Xn”を読み出
し、それぞれをチャネル０側の第１カウント制御部121
内のSACR(0)130, DACR(0)140, BCR(0)150 に設定すると
共に、XXXX”, ”PPPP”, ”Xn”を読み出し、それぞれ
をチャネル１側の第２カウント制御部122 内のSACR(1)1
31, DACR(1)141, BCR(1)151 に設定する。
【００５１】その後、調停回路111 の制御によりまず第
１カウント制御部121 が DMA転送を開始し、図２(a) に
示されているように DMA転送の要求源２が DMA転送要求
を発生すると、それに応じて図２(b) に示されているよ
うにまずチャネル０側の第１カウント制御部121 による
制御によってメモリ４中のデータのブロック41がI/O５
のアドレス”PPPP”の記憶領域51へ転送される。そして
BCR(0)150 の値が”０”になった時点で図２(d) に示さ
れているように割り込み信号INT が発生すると共に直ち
に調停回路111 の制御によりチャネルが０側の第１カウ
ント制御部121による制御からチャネル１側の第２カウ
ント制御部122 による制御に切り換えられ、 DMA転送要
求に応じて DMA転送が継続される。
１カウント制御部121 が DMA転送を開始し、図２(a) に
示されているように DMA転送の要求源２が DMA転送要求
を発生すると、それに応じて図２(b) に示されているよ
うにまずチャネル０側の第１カウント制御部121 による
制御によってメモリ４中のデータのブロック41がI/O５
のアドレス”PPPP”の記憶領域51へ転送される。そして
BCR(0)150 の値が”０”になった時点で図２(d) に示さ
れているように割り込み信号INT が発生すると共に直ち
に調停回路111 の制御によりチャネルが０側の第１カウ
ント制御部121による制御からチャネル１側の第２カウ
ント制御部122 による制御に切り換えられ、 DMA転送要
求に応じて DMA転送が継続される。
【００５２】一方、データのブロック41の転送が完了し
たチャネル０側の第１カウント制御部121 は次の DMA転
送、即ちブロック43の転送のために転送パラメータ領域
44からブロック43の各転送パラメータをSACR(0)130, DA
CR(0)140, BCR(0)150 へ転送してロードする制御を開始
する。もちろん、この第１カウント制御部121 によるブ
ロック43の各パラメータの転送にはバス６を使用する必
要があるため、調停回路111 の制御により図２(c) にハ
ッチングにて示されているように、チャネル１側の第２
カウント制御部122 によるブロック42の DMA転送の空き
時間が利用される。この場合、チャネル０側の第１カウ
ント制御部121 による次転送パラメータの設定がチャネ
ル１側の第２カウント制御部122 によるブロック42の D
MA転送の終了までに完了しない場合は、 DMA制御部11は
フラグ８をセットして外部へ知らせると共に、 DMAコン
トローラ１はディスエーブル状態となり、 DMA転送要求
があっても次のブロック43の DMA転送は行なわれない。
たチャネル０側の第１カウント制御部121 は次の DMA転
送、即ちブロック43の転送のために転送パラメータ領域
44からブロック43の各転送パラメータをSACR(0)130, DA
CR(0)140, BCR(0)150 へ転送してロードする制御を開始
する。もちろん、この第１カウント制御部121 によるブ
ロック43の各パラメータの転送にはバス６を使用する必
要があるため、調停回路111 の制御により図２(c) にハ
ッチングにて示されているように、チャネル１側の第２
カウント制御部122 によるブロック42の DMA転送の空き
時間が利用される。この場合、チャネル０側の第１カウ
ント制御部121 による次転送パラメータの設定がチャネ
ル１側の第２カウント制御部122 によるブロック42の D
MA転送の終了までに完了しない場合は、 DMA制御部11は
フラグ８をセットして外部へ知らせると共に、 DMAコン
トローラ１はディスエーブル状態となり、 DMA転送要求
があっても次のブロック43の DMA転送は行なわれない。
【００５３】なお、ブロック43の DMA転送が終了したこ
とによる図２(d) に示されている割り込み信号INT の発
生に応じて起動される図２(e) に示されている割り込み
ハンドラ中でフラグ８をチェックすることにより、CPU
３はリロード機能を使用したDMA転送が正常に継続して
いるか、あるいは異常が発生して停止しているかを確認
することが可能である。
とによる図２(d) に示されている割り込み信号INT の発
生に応じて起動される図２(e) に示されている割り込み
ハンドラ中でフラグ８をチェックすることにより、CPU
３はリロード機能を使用したDMA転送が正常に継続して
いるか、あるいは異常が発生して停止しているかを確認
することが可能である。
【００５４】ところで、上述の説明においては、リロー
ド機能を使用した DMA転送が正常に実行されているか否
かを検出するためにフラグを使用しているが、専用の割
り込み信号によってもよいことは言うまでもない。ま
た、チャネル数は２チャネルに限定されるものではな
く、カウント制御部を増設することによりチャネル数の
増加に対応させれば、３チャネル以上の場合にも本発明
が適用可能であることは言うまでもない。
ド機能を使用した DMA転送が正常に実行されているか否
かを検出するためにフラグを使用しているが、専用の割
り込み信号によってもよいことは言うまでもない。ま
た、チャネル数は２チャネルに限定されるものではな
く、カウント制御部を増設することによりチャネル数の
増加に対応させれば、３チャネル以上の場合にも本発明
が適用可能であることは言うまでもない。
【００５５】
【発明の効果】以上に詳述したように本発明の DMAコン
トローラによれば、各チャネルの次ブロックの転送パラ
メータの設定を DMAコントローラ自身が現在 DMA転送を
実行中のチャネルの空きサイクルを利用して実行するた
め、CPU の介在が不要となり、またあるデータのブロッ
クの転送終了から次ブロックの転送開始までの間に遅延
が生じることがなくなる。
トローラによれば、各チャネルの次ブロックの転送パラ
メータの設定を DMAコントローラ自身が現在 DMA転送を
実行中のチャネルの空きサイクルを利用して実行するた
め、CPU の介在が不要となり、またあるデータのブロッ
クの転送終了から次ブロックの転送開始までの間に遅延
が生じることがなくなる。
【００５６】また、次ブロックの転送パラメータの設定
が間に合わない場合には所定の警報信号が出力される。
が間に合わない場合には所定の警報信号が出力される。
【図１】 本発明に係る DMAコントローラを含むシステ
ムの構成例を示すブロック図である。
ムの構成例を示すブロック図である。
【図２】 図１に示されているシステムにおいて実行さ
れる DMA転送の状態を示すタイミングチャートである。
れる DMA転送の状態を示すタイミングチャートである。
【図３】 リロード機能を有する DMA転送を行なう DMA
コントローラを含むシステムの第１の従来の構成例を示
すブロック図である。
コントローラを含むシステムの第１の従来の構成例を示
すブロック図である。
【図４】 図３に示されているシステムにおいて実行さ
れる DMA転送の状態を示すタイミングチャートである。
れる DMA転送の状態を示すタイミングチャートである。
【図５】 リロード機能を有する DMA転送を行なう DMA
コントローラを含むシステムの第２の従来の構成例を示
すブロック図である。
コントローラを含むシステムの第２の従来の構成例を示
すブロック図である。
【図６】 図５に示されているシステムにおいて実行さ
れる DMA転送の状態を示すタイミングチャートである。
れる DMA転送の状態を示すタイミングチャートである。
１ DMAコントローラ、４ メモリ、８ フラグ、11
DMA制御部、 121 第１カウント制御部、 122 第２カ
ウント制御部。
DMA制御部、 121 第１カウント制御部、 122 第２カ
ウント制御部。
Claims (4)
- 【請求項１】 現在ＤＭＡ転送実行中のデータブロック
の次に転送すべきデータブロックの少なくとも転送元の
開始アドレスと転送先アドレスとデータサイズを示すデ
ータとを含む転送パラメータをメモリから予めロードす
ることが可能で、それぞれに対応するＤＭＡ転送チャネ
ルの転送パラメータを制御する複数の転送パラメータ制
御部を備え、 前記複数のカウント制御部を順次的に制御して複数のブ
ロックのデータ転送を実行するＤＭＡコントローラにお
いて、 前記複数のカウント制御部は、現在ＤＭＡ転送実行中の
カウント制御部によるデータ転送の空きサイクル中に、
他のいずれかが次に転送すべきデータブロックの転送パ
ラメータを前記メモリからロードすべくなしてあること
を特徴とするＤＭＡコントローラ。 - 【請求項２】 いずれか一つのカウント制御部によるＤ
ＭＡ転送中に他のいずれかのカウント制御部による次ブ
ロックの転送パラメータのロードが前記いずれか一つの
カウント制御部による次ブロックの転送開始時までに完
了しない場合に、外部に所定の信号を出力する手段を備
えたことを特徴とする請求項１に記載のＤＭＡコントロ
ーラ。 - 【請求項３】 現在ＤＭＡ転送実行中のデータブロック
の次に転送すべきデータブロックの少なくとも転送元の
開始アドレスと転送先アドレスとデータサイズを示すデ
ータとを含む転送パラメータをメモリから予めロードす
ることが可能で、第１のＤＭＡ転送チャネルの転送パラ
メータを制御する第１の転送パラメータ制御部と、 現在ＤＭＡ転送実行中のデータブロックの次に転送すべ
きデータブロックの少なくとも転送元の開始アドレスと
転送先アドレスとデータサイズを示すデータとを含む転
送パラメータを前記メモリから予めロードすることが可
能で、第２のＤＭＡ転送チャネルの転送パラメータを制
御する第２の転送パラメータ制御部とを備え、 前記両カウント制御部を交互に制御して複数のブロック
のデータ転送を実行するＤＭＡコントローラにおいて、 前記両カウント制御部は、一方によるデータ転送の空き
サイクル中に、他方が次に転送すべきデータブロックの
転送パラメータを前記メモリからロードすべくなしてあ
ることを特徴とするＤＭＡコントローラ。 - 【請求項４】 一方のカウント制御部によるＤＭＡ転送
中に他方のカウント制御部による次ブロックの転送パラ
メータのロードが一方のカウント制御部による次ブロッ
クの転送開始時までに完了しない場合に、外部に所定の
信号を出力する手段を備えたことを特徴とする請求項３
に記載のＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21380595A JPH0962610A (ja) | 1995-08-22 | 1995-08-22 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21380595A JPH0962610A (ja) | 1995-08-22 | 1995-08-22 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962610A true JPH0962610A (ja) | 1997-03-07 |
Family
ID=16645341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21380595A Pending JPH0962610A (ja) | 1995-08-22 | 1995-08-22 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962610A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010061620A (ja) * | 2008-09-08 | 2010-03-18 | Nec Electronics Corp | Ｄｍａ装置及びｄｍａ転送方法 |
| WO2011154986A1 (en) | 2010-06-07 | 2011-12-15 | Hitachi, Ltd. | Data transfer device and data transfer method |
| WO2011161722A1 (en) | 2010-06-24 | 2011-12-29 | Hitachi, Ltd. | Data transfer system and data transfer method |
| JP2013246778A (ja) * | 2012-05-29 | 2013-12-09 | Nec Corp | Ｄｍａ転送装置、ｄｍａ転送方法及びｄｍａ転送プログラム |
-
1995
- 1995-08-22 JP JP21380595A patent/JPH0962610A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010061620A (ja) * | 2008-09-08 | 2010-03-18 | Nec Electronics Corp | Ｄｍａ装置及びｄｍａ転送方法 |
| WO2011154986A1 (en) | 2010-06-07 | 2011-12-15 | Hitachi, Ltd. | Data transfer device and data transfer method |
| US8495164B2 (en) | 2010-06-07 | 2013-07-23 | Hitachi, Ltd. | Data transfer device and data transfer method |
| WO2011161722A1 (en) | 2010-06-24 | 2011-12-29 | Hitachi, Ltd. | Data transfer system and data transfer method |
| US8296478B2 (en) | 2010-06-24 | 2012-10-23 | Hitachi, Ltd. | Data transfer system and data transfer method |
| JP2013246778A (ja) * | 2012-05-29 | 2013-12-09 | Nec Corp | Ｄｍａ転送装置、ｄｍａ転送方法及びｄｍａ転送プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2628079B2 (ja) | マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 | |
| KR880001167B1 (ko) | 외부 기억 장치 제어용 회로 | |
| JP3797491B2 (ja) | データインタフェースおよびこれを使用した高速通信システム | |
| JPH10187359A (ja) | データ記憶システム及び同システムに適用するデータ転送方法 | |
| JPH01229354A (ja) | Ｄｍａコントローラ | |
| JPH0962610A (ja) | Ｄｍａコントローラ | |
| JPH0221619B2 (ja) | ||
| US6134642A (en) | Direct memory access (DMA) data transfer requiring no processor DMA support | |
| JPH1069470A (ja) | マルチプロセッサシステム | |
| JP2004213666A (ja) | Ｄｍａモジュールとその操作方法 | |
| JPH0140432B2 (ja) | ||
| JPH022176B2 (ja) | ||
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPS59127153A (ja) | プログラム・ロ−デイング処理方式 | |
| JP2533886B2 (ja) | デ―タ転送方式 | |
| JP2594611B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH11212904A (ja) | データ転送システム | |
| JPS5917039Y2 (ja) | Ｒｏｍチエツカ− | |
| JPH08202650A (ja) | Ｄｍａ転送制御装置 | |
| JPS60205652A (ja) | Ｄｍａ転送方式 | |
| JPS58182737A (ja) | 情報処理装置 | |
| EP0503390A1 (en) | Microcomputer having direct memory access mode | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH04361348A (ja) | データ転送方法 |