JPH04273358A - Ｄｍａｃ内蔵型ワンチップマイクロコンピュータ - Google Patents
Ｄｍａｃ内蔵型ワンチップマイクロコンピュータInfo
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- JPH04273358A JPH04273358A JP3033819A JP3381991A JPH04273358A JP H04273358 A JPH04273358 A JP H04273358A JP 3033819 A JP3033819 A JP 3033819A JP 3381991 A JP3381991 A JP 3381991A JP H04273358 A JPH04273358 A JP H04273358A
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- 230000006870 function Effects 0.000 claims abstract description 30
- 230000002093 peripheral effect Effects 0.000 claims abstract description 25
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 claims abstract 4
- 230000005540 biological transmission Effects 0.000 description 12
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 description 9
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- ATTRMYMZQWIZOR-RRKCRQDMSA-N 4-amino-1-[(2r,4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-6-methyl-1,3,5-triazin-2-one Chemical compound CC1=NC(N)=NC(=O)N1[C@@H]1O[C@H](CO)[C@@H](O)C1 ATTRMYMZQWIZOR-RRKCRQDMSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001702 transmitter Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータに関し、特に、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍ
ｅｍ−ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）
を内蔵して ＤＭＡ転送機能を有するマイクロコンピュ
ータに関する。
ンピュータに関し、特に、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍ
ｅｍ−ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）
を内蔵して ＤＭＡ転送機能を有するマイクロコンピュ
ータに関する。
【０００２】
【従来の技術】図４は従来のＤＭＡＣ内蔵型ワンチップ
マイクロコンピュータの要部の構成及びメモリマップに
より配置されている外部メモリとの接続状態を示すブロ
ック図である。
マイクロコンピュータの要部の構成及びメモリマップに
より配置されている外部メモリとの接続状態を示すブロ
ック図である。
【０００３】図４において、参照符号９はワンチップマ
イクロコンピュータを示しており、そのチップ上にはＣ
ＰＵ１， ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２， ＤＭＡデー
タラッチ６，レジスタ７，デコーダ回路８Ａ等が構築さ
れている。なお、レジスタ７及びデコーダ回路８Ａは図
にはそれぞれ一つのみが示されているが、このレジスタ
７及びデコーダ回路８Ａは一組でマイクロコンピュータ
９に内蔵されているいくつかの周辺機能ブロック内それ
ぞれに対応して備えられている。
イクロコンピュータを示しており、そのチップ上にはＣ
ＰＵ１， ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２， ＤＭＡデー
タラッチ６，レジスタ７，デコーダ回路８Ａ等が構築さ
れている。なお、レジスタ７及びデコーダ回路８Ａは図
にはそれぞれ一つのみが示されているが、このレジスタ
７及びデコーダ回路８Ａは一組でマイクロコンピュータ
９に内蔵されているいくつかの周辺機能ブロック内それ
ぞれに対応して備えられている。
【０００４】またマイクロコンピュータ９のチップ外部
にはメモリマップにより、即ちアドレスが割り付けられ
ていることにより配置されているメモリである記憶装置
５があり、マイクロコンピュータ９と記憶装置５との間
はデータバス３及びアドレスバス４にて接続されている
。
にはメモリマップにより、即ちアドレスが割り付けられ
ていることにより配置されているメモリである記憶装置
５があり、マイクロコンピュータ９と記憶装置５との間
はデータバス３及びアドレスバス４にて接続されている
。
【０００５】データバス３から ＤＭＡデータラッチ６
へはスイッチ６ａを介してデータが入力され、 ＤＭＡ
データラッチ６からデータバス３へはスイッチ６ｂを介
してデータが出力されるように接続されている。なお、
両スイッチ６ａ， ６ｂはＤＭＡＣ２から出力される制
御信号によりＯＮ／ＯＦＦ制御される。
へはスイッチ６ａを介してデータが入力され、 ＤＭＡ
データラッチ６からデータバス３へはスイッチ６ｂを介
してデータが出力されるように接続されている。なお、
両スイッチ６ａ， ６ｂはＤＭＡＣ２から出力される制
御信号によりＯＮ／ＯＦＦ制御される。
【０００６】レジスタ７はマイクロコンピュータ９に内
蔵されているいくつかの周辺機能ブロックの内の一つの
レジスタであり、デコーダ回路８Ａはアドレス信号をデ
コードしてその周辺機能ブロック内のレジスタ７を指定
する信号を検出するために備えられている。また、デー
タバス３からレジスタ７へはスイッチ７ａを介してデー
タが入力され、レジスタ７からデータバス３へはスイッ
チ７ｂを介してデータが出力されるように接続されてい
る。なお、両スイッチ７ａ， ７ｂはデコーダ回路８Ａ
から出力される信号によりＯＮ／ＯＦＦ制御される。
蔵されているいくつかの周辺機能ブロックの内の一つの
レジスタであり、デコーダ回路８Ａはアドレス信号をデ
コードしてその周辺機能ブロック内のレジスタ７を指定
する信号を検出するために備えられている。また、デー
タバス３からレジスタ７へはスイッチ７ａを介してデー
タが入力され、レジスタ７からデータバス３へはスイッ
チ７ｂを介してデータが出力されるように接続されてい
る。なお、両スイッチ７ａ， ７ｂはデコーダ回路８Ａ
から出力される信号によりＯＮ／ＯＦＦ制御される。
【０００７】このような従来のＤＭＡＣ内蔵型ワンチッ
プマイクロコンピュータにおける ＤＭＡ転送時の動作
は以下の如くである。
プマイクロコンピュータにおける ＤＭＡ転送時の動作
は以下の如くである。
【０００８】ＣＰＵ１とＤＭＡＣ２とは共にデータバス
３及びアドレスバス４を使用するが、ＤＭＡＣ２が Ｄ
ＭＡ転送を行うために両バス３， ４を使用する際には
ＣＰＵ１は両バス３， ４から切り離される。また、本
従来例での ＤＭＡ転送方式は、ＣＰＵ１の記憶サイク
ルの終了を待ってあるいはその間隙を使用してデータ転
送を行う所謂サイクルスチール転送方式を採用しており
、一つの ＤＭＡ転送要求に対して１バイト又は１ワー
ドのデータ転送を行うものとする。
３及びアドレスバス４を使用するが、ＤＭＡＣ２が Ｄ
ＭＡ転送を行うために両バス３， ４を使用する際には
ＣＰＵ１は両バス３， ４から切り離される。また、本
従来例での ＤＭＡ転送方式は、ＣＰＵ１の記憶サイク
ルの終了を待ってあるいはその間隙を使用してデータ転
送を行う所謂サイクルスチール転送方式を採用しており
、一つの ＤＭＡ転送要求に対して１バイト又は１ワー
ドのデータ転送を行うものとする。
【０００９】まず第１の動作例として、記憶装置５から
マイクロコンピュータ９内部の一つの周辺機能ブロック
内のレジスタ７への ＤＭＡ転送の際の動作について説
明する。但し、ここでは説明の便宜上、レジスタ７はＵ
ＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ） 送
信バッファレジスタであるとする。
マイクロコンピュータ９内部の一つの周辺機能ブロック
内のレジスタ７への ＤＭＡ転送の際の動作について説
明する。但し、ここでは説明の便宜上、レジスタ７はＵ
ＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕ
ｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ） 送
信バッファレジスタであるとする。
【００１０】最初に、 ＤＭＡ転送要求を受けたＤＭＡ
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２は記憶装置５に割り付けられているアドレスをア
ドレスバス４へ出力する。このアドレスが出力されるこ
とにより、記憶装置５がアクセスされてそのアドレスに
該当するデータがデータバス３へ読み出される。ＤＭＡ
Ｃ２は次に、制御信号を出力することにより、スイッチ
６ａをオンしてデータバス３へ読み出されているデータ
を ＤＭＡデータラッチ６へ取り込ませる。
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２は記憶装置５に割り付けられているアドレスをア
ドレスバス４へ出力する。このアドレスが出力されるこ
とにより、記憶装置５がアクセスされてそのアドレスに
該当するデータがデータバス３へ読み出される。ＤＭＡ
Ｃ２は次に、制御信号を出力することにより、スイッチ
６ａをオンしてデータバス３へ読み出されているデータ
を ＤＭＡデータラッチ６へ取り込ませる。
【００１１】以上がデータの読出しのためのバスサイク
ルであり、記憶装置５からＵＡＲＴ送信バッファレジス
タ７への ＤＭＡ転送の第１ステップである。
ルであり、記憶装置５からＵＡＲＴ送信バッファレジス
タ７への ＤＭＡ転送の第１ステップである。
【００１２】次にＤＭＡＣ２は、制御信号を出力するこ
とにより、スイッチ６ｂをオンして ＤＭＡデータラッ
チ６に取り込まれているデータを再度データバス３へ出
力させると同時にＵＡＲＴ送信バッファレジスタ７に割
り付けられているアドレスを出力する。このＤＭＡＣ２
から出力されたアドレスはＵＡＲＴ送信バッファレジス
タ７のデコーダ回路８Ａによりデコードされる。このデ
コーダ回路８Ａによるデコードの結果、デコーダ回路８
Ａから所定の制御信号が出力されてスイッチ７ａがオン
するので、 ＤＭＡデータラッチ６からスイッチ６ｂを
経由してデータバス３上に出力されているデータがＵＡ
ＲＴ送信バッファレジスタ７に書き込まれる。
とにより、スイッチ６ｂをオンして ＤＭＡデータラッ
チ６に取り込まれているデータを再度データバス３へ出
力させると同時にＵＡＲＴ送信バッファレジスタ７に割
り付けられているアドレスを出力する。このＤＭＡＣ２
から出力されたアドレスはＵＡＲＴ送信バッファレジス
タ７のデコーダ回路８Ａによりデコードされる。このデ
コーダ回路８Ａによるデコードの結果、デコーダ回路８
Ａから所定の制御信号が出力されてスイッチ７ａがオン
するので、 ＤＭＡデータラッチ６からスイッチ６ｂを
経由してデータバス３上に出力されているデータがＵＡ
ＲＴ送信バッファレジスタ７に書き込まれる。
【００１３】以上がデータの書込みのためのバスサイク
ルであり、記憶装置５からＵＡＲＴ送信バッファレジス
タ７への ＤＭＡ転送の第２ステップである。
ルであり、記憶装置５からＵＡＲＴ送信バッファレジス
タ７への ＤＭＡ転送の第２ステップである。
【００１４】第２の動作例として、マイクロコンピュー
タ９内部の周辺機能ブロック内のレジスタ７から記憶装
置５への ＤＭＡ転送の動作について説明する。但し、
ここでは説明の便宜上、レジスタ７はＵＡＲＴ受信バッ
ファレジスタであるとする。
タ９内部の周辺機能ブロック内のレジスタ７から記憶装
置５への ＤＭＡ転送の動作について説明する。但し、
ここでは説明の便宜上、レジスタ７はＵＡＲＴ受信バッ
ファレジスタであるとする。
【００１５】最初に、 ＤＭＡ転送要求を受けたＤＭＡ
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２はＵＡＲＴ受信バッファレジスタ７に割り付けら
れているアドレスをアドレスバス４へ出力する。このア
ドレスはＵＡＲＴ受信バッファレジスタ７のデコーダ回
路８Ａによりデコードされる。このデコーダ回路８Ａに
よるデコードの結果、デコーダ回路８Ａから所定の制御
信号が出力されてスイッチ７ｂがオンするので、ＵＡＲ
Ｔの受信バッファレジスタとして機能するＵＡＲＴ受信
バッファレジスタ７からデータがデータバス３へ読み出
される。ＤＭＡＣ２は次に、制御信号を出力することに
より、スイッチ６ａをオンしてＵＡＲＴ受信バッファレ
ジスタ７からデータバス３へ読み出されているデータを
ＤＭＡデータラッチ６へ取り込ませる。
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２はＵＡＲＴ受信バッファレジスタ７に割り付けら
れているアドレスをアドレスバス４へ出力する。このア
ドレスはＵＡＲＴ受信バッファレジスタ７のデコーダ回
路８Ａによりデコードされる。このデコーダ回路８Ａに
よるデコードの結果、デコーダ回路８Ａから所定の制御
信号が出力されてスイッチ７ｂがオンするので、ＵＡＲ
Ｔの受信バッファレジスタとして機能するＵＡＲＴ受信
バッファレジスタ７からデータがデータバス３へ読み出
される。ＤＭＡＣ２は次に、制御信号を出力することに
より、スイッチ６ａをオンしてＵＡＲＴ受信バッファレ
ジスタ７からデータバス３へ読み出されているデータを
ＤＭＡデータラッチ６へ取り込ませる。
【００１６】以上がデータの読出しのためのバスサイク
ルであり、ＵＡＲＴ受信バッファレジスタ７から記憶装
置５への ＤＭＡ転送の第１ステップである。
ルであり、ＵＡＲＴ受信バッファレジスタ７から記憶装
置５への ＤＭＡ転送の第１ステップである。
【００１７】次にＤＭＡＣ２は、制御信号を出力するこ
とにより、スイッチ６ｂをオンして ＤＭＡデータラッ
チ６に取り込まれているデータを再度データバス３へ出
力させると同時に記憶装置５のアドレスをアドレスバス
４へ出力する。データバス３上に出力されているデータ
はこのＤＭＡＣ２から出力された記憶装置５の該当する
アドレスに書き込まれる。
とにより、スイッチ６ｂをオンして ＤＭＡデータラッ
チ６に取り込まれているデータを再度データバス３へ出
力させると同時に記憶装置５のアドレスをアドレスバス
４へ出力する。データバス３上に出力されているデータ
はこのＤＭＡＣ２から出力された記憶装置５の該当する
アドレスに書き込まれる。
【００１８】以上がデータの書込みのためのバスサイク
ルであり、ＵＡＲＴ受信バッファレジスタ７から記憶装
置５への ＤＭＡ転送の第２ステップである。
ルであり、ＵＡＲＴ受信バッファレジスタ７から記憶装
置５への ＤＭＡ転送の第２ステップである。
【００１９】このように、記憶装置５もマイクロコンピ
ュータ９も共にアドレスが割り付けられているため、同
時にアクセスすることが出来ず、従って上述のように
ＤＭＡデータラッチ６を介して２回のステップに分割し
て ＤＭＡ転送が行われている。
ュータ９も共にアドレスが割り付けられているため、同
時にアクセスすることが出来ず、従って上述のように
ＤＭＡデータラッチ６を介して２回のステップに分割し
て ＤＭＡ転送が行われている。
【００２０】また、図５はマイクロコンピュータの外部
に Ｉ／ＯマップされたＩ／Ｏ（入出力装置） とメモ
リとの間で高速に ＤＭＡ転送可能な構成を示すブロッ
ク図である。
に Ｉ／ＯマップされたＩ／Ｏ（入出力装置） とメモ
リとの間で高速に ＤＭＡ転送可能な構成を示すブロッ
ク図である。
【００２１】図５において図４と同一の参照符号が付与
されている構成要素は同一の構成要素である。
されている構成要素は同一の構成要素である。
【００２２】ここで、Ｉ／Ｏ １０にはアドレスは割り
付けられておらずＩ／Ｏマップされており、ＤＭＡＣ２
から出力される応答信号１１により直接選択される。換
言すれば、 ＤＭＡ転送に際してＩ／Ｏ １０が転送先
になる場合には応答信号１１がアクティブになることに
よりＩ／Ｏ １０が選択される。
付けられておらずＩ／Ｏマップされており、ＤＭＡＣ２
から出力される応答信号１１により直接選択される。換
言すれば、 ＤＭＡ転送に際してＩ／Ｏ １０が転送先
になる場合には応答信号１１がアクティブになることに
よりＩ／Ｏ １０が選択される。
【００２３】このような図５に示されている構成のマイ
クロコンピュータの動作は以下の如くである。なおここ
では、記憶装置５からＩ／Ｏ １０への ＤＭＡ転送時
の動作について説明する。
クロコンピュータの動作は以下の如くである。なおここ
では、記憶装置５からＩ／Ｏ １０への ＤＭＡ転送時
の動作について説明する。
【００２４】最初に、 ＤＭＡ転送要求を受けたＤＭＡ
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２は記憶装置５に割り付けられているアドレスをア
ドレスバス４へ出力する。このアドレスが出力されるこ
とにより、記憶装置５がアクセスされてそのアドレスに
該当するデータがデータバス３へ読み出される。同時に
ＤＭＡＣ２は応答信号１１を出力してＩ／Ｏ １０を選
択する。これにより、記憶装置５からデータバス３上へ
出力されているデータは直接Ｉ／Ｏ １０により読み込
まれる。このような構成であれば、１回のステップで
ＤＭＡ転送が可能である。
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。その後、ＤＭ
ＡＣ２は記憶装置５に割り付けられているアドレスをア
ドレスバス４へ出力する。このアドレスが出力されるこ
とにより、記憶装置５がアクセスされてそのアドレスに
該当するデータがデータバス３へ読み出される。同時に
ＤＭＡＣ２は応答信号１１を出力してＩ／Ｏ １０を選
択する。これにより、記憶装置５からデータバス３上へ
出力されているデータは直接Ｉ／Ｏ １０により読み込
まれる。このような構成であれば、１回のステップで
ＤＭＡ転送が可能である。
【００２５】
【発明が解決しようとする課題】従来のＤＭＡＣ内蔵型
ワンチップマイクロコンピュータは上述のように構成さ
れ、また動作するので、図４に示されている例では、内
部又は外部のメモリから内部の周辺機能ブロックへデー
タを転送する場合、又は内部の周辺機能ブロックから内
部又は外部のメモリへ ＤＭＡ転送を行う場合にはデー
タの読出しと書込みとの２ステップの動作が必要である
。しかし、図５の構成を採った場合には、マイクロコン
ピュータ外部に配置されている機器相互間での ＤＭＡ
転送においては Ｉ／Ｏ側がＩ／Ｏマップされていれば
読出し，書込みのいずれかの１ステップで ＤＭＡ転送
が可能であるため、 ＤＭＡ転送が高速に実行される。
ワンチップマイクロコンピュータは上述のように構成さ
れ、また動作するので、図４に示されている例では、内
部又は外部のメモリから内部の周辺機能ブロックへデー
タを転送する場合、又は内部の周辺機能ブロックから内
部又は外部のメモリへ ＤＭＡ転送を行う場合にはデー
タの読出しと書込みとの２ステップの動作が必要である
。しかし、図５の構成を採った場合には、マイクロコン
ピュータ外部に配置されている機器相互間での ＤＭＡ
転送においては Ｉ／Ｏ側がＩ／Ｏマップされていれば
読出し，書込みのいずれかの１ステップで ＤＭＡ転送
が可能であるため、 ＤＭＡ転送が高速に実行される。
【００２６】本発明はこのような事情に鑑みてなされた
ものであり、内部又は外部のメモリと内部の周辺機能ブ
ロックとの間で行われる ＤＭＡ転送に際しても、読出
し，書込みのいずれかの１ステップにて ＤＭＡ転送が
高速実行されるように構成されたＤＭＡＣ内蔵型ワンチ
ップマイクロコンピュータの提供を目的とする。
ものであり、内部又は外部のメモリと内部の周辺機能ブ
ロックとの間で行われる ＤＭＡ転送に際しても、読出
し，書込みのいずれかの１ステップにて ＤＭＡ転送が
高速実行されるように構成されたＤＭＡＣ内蔵型ワンチ
ップマイクロコンピュータの提供を目的とする。
【００２７】
【課題を解決するための手段】本発明のＤＭＡＣ内蔵型
ワンチップマイクロコンピュータは、 ＤＭＡ転送に際
してマイクロコンピュータ内部の複数の周辺機能ブロッ
クのいずれかを ＤＭＡ転送の一方の対象として強制的
に選択する機能を有し、この機能により複数の周辺機能
ブロックのいずれかを直接指定し、アドレス信号により
メモリを指定するダイレクトメモリアクセスコントロー
ラを備えている。
ワンチップマイクロコンピュータは、 ＤＭＡ転送に際
してマイクロコンピュータ内部の複数の周辺機能ブロッ
クのいずれかを ＤＭＡ転送の一方の対象として強制的
に選択する機能を有し、この機能により複数の周辺機能
ブロックのいずれかを直接指定し、アドレス信号により
メモリを指定するダイレクトメモリアクセスコントロー
ラを備えている。
【００２８】
【作用】本発明のＤＭＡＣ内蔵型ワンチップマイクロコ
ンピュータでは、直接指定された ＤＭＡ転送の一方の
対象である周辺機能ブロックから読み出されたデータは
アドレス信号にて指定された ＤＭＡ転送の他方の対象
であるメモリに直接書き込まれ、またアドレス信号にて
指定された ＤＭＡ転送の一方の対象であるメモリから
読み出されたデータは直接指定された ＤＭＡ転送の他
方の対象である周辺機能ブロックへ直接書き込まれる。
ンピュータでは、直接指定された ＤＭＡ転送の一方の
対象である周辺機能ブロックから読み出されたデータは
アドレス信号にて指定された ＤＭＡ転送の他方の対象
であるメモリに直接書き込まれ、またアドレス信号にて
指定された ＤＭＡ転送の一方の対象であるメモリから
読み出されたデータは直接指定された ＤＭＡ転送の他
方の対象である周辺機能ブロックへ直接書き込まれる。
【００２９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００３０】図１は本発明に係るＤＭＡＣ内蔵型ワンチ
ップマイクロコンピュータの構成を示すブロック図であ
る。 なお、図１において前述の図４及び図５にその構成が示
されている従来例のマイクロコンピュータと同一または
相当する構成要素には同一の参照符号を付与してある。
ップマイクロコンピュータの構成を示すブロック図であ
る。 なお、図１において前述の図４及び図５にその構成が示
されている従来例のマイクロコンピュータと同一または
相当する構成要素には同一の参照符号を付与してある。
【００３１】図１において、参照符号９はワンチップマ
イクロコンピュータを示しており、そのチップ上にはＣ
ＰＵ１， ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２， ＤＭＡデー
タラッチ６，レジスタ７，デコーダ８等が構築されてい
る。なお、レジスタ７及びデコーダ８は図にはそれぞれ
一つのみが示されているが、このレジスタ７及びデコー
ダ８は一組でマイクロコンピュータ９に内蔵されている
いくつかの周辺機能ブロック内それぞれに対応して備え
られている。また、マイクロコンピュータ９外部にはメ
モリマップによりアドレスが割り付けられていて配置さ
れているメモリである記憶装置５があり、マイクロコン
ピュータ９と記憶装置５との間はデータバス３及びアド
レスバス４にて接続されている。
イクロコンピュータを示しており、そのチップ上にはＣ
ＰＵ１， ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２， ＤＭＡデー
タラッチ６，レジスタ７，デコーダ８等が構築されてい
る。なお、レジスタ７及びデコーダ８は図にはそれぞれ
一つのみが示されているが、このレジスタ７及びデコー
ダ８は一組でマイクロコンピュータ９に内蔵されている
いくつかの周辺機能ブロック内それぞれに対応して備え
られている。また、マイクロコンピュータ９外部にはメ
モリマップによりアドレスが割り付けられていて配置さ
れているメモリである記憶装置５があり、マイクロコン
ピュータ９と記憶装置５との間はデータバス３及びアド
レスバス４にて接続されている。
【００３２】データバス３から ＤＭＡデータラッチ６
へはスイッチ６ａを介してデータが入力され、 ＤＭＡ
データラッチ６からデータバス３へはスイッチ６ｂを介
してデータが出力されるように接続されている。なお、
両スイッチ６ａ， ６ｂはＤＭＡＣ２から出力される制
御信号によりＯＮ／ＯＦＦ制御される。
へはスイッチ６ａを介してデータが入力され、 ＤＭＡ
データラッチ６からデータバス３へはスイッチ６ｂを介
してデータが出力されるように接続されている。なお、
両スイッチ６ａ， ６ｂはＤＭＡＣ２から出力される制
御信号によりＯＮ／ＯＦＦ制御される。
【００３３】レジスタ７はマイクロコンピュータ９に内
蔵されているいくつかの周辺機能ブロックの内の一つの
レジスタであり、デコーダ８はその周辺機能ブロック内
のレジスタ７を指定する信号をデコードするために備え
られているが、本発明では後述する如く、ＤＭＡＣ２か
ら直接制御信号が入力されており、後述するスイッチ７
ａ，７ｂのＯＮ／ＯＦＦ制御を行う。データバス３から
レジスタ７へはスイッチ７ａを介してデータが入力され
、レジスタ７からデータバス３へはスイッチ７ｂを介し
てデータが出力されるように接続されている。なお、両
スイッチ７ａ， ７ｂはデコーダ８から出力される上述
の如き信号によりＯＮ／ＯＦＦ制御される。
蔵されているいくつかの周辺機能ブロックの内の一つの
レジスタであり、デコーダ８はその周辺機能ブロック内
のレジスタ７を指定する信号をデコードするために備え
られているが、本発明では後述する如く、ＤＭＡＣ２か
ら直接制御信号が入力されており、後述するスイッチ７
ａ，７ｂのＯＮ／ＯＦＦ制御を行う。データバス３から
レジスタ７へはスイッチ７ａを介してデータが入力され
、レジスタ７からデータバス３へはスイッチ７ｂを介し
てデータが出力されるように接続されている。なお、両
スイッチ７ａ， ７ｂはデコーダ８から出力される上述
の如き信号によりＯＮ／ＯＦＦ制御される。
【００３４】ところで、本発明のＤＭＡＣ内蔵型ワンチ
ップマイクロコンピュータのＤＭＡＣ２内には ＤＭＡ
制御レジスタ２１が内蔵されている。この ＤＭＡ制御
レジスタ２１はそのビット構成を図２に示す如く、 Ｌ
ＳＢ側の３ビットの値によりマイクロコンピュータ９内
のいずれの周辺機能ブロックを選択するかを指定する。 たとえば、上述の３ビットの値が ”０００”であれば
ＤＭＡ転送の禁止を、 ”００１”であればタイマ０
を、 ”０１０”であればタイマ１を、 ”１００”で
あればタイマ３を、 ”１０１”であればＵＡＲＴ受信
を、”１１０”であればＵＡＲＴ送信を、”１１１”
であれば Ａ／Ｄ変換の機能ブロックをそれぞれ指定し
、該当する機能ブロックへ制御信号を出力する。
ップマイクロコンピュータのＤＭＡＣ２内には ＤＭＡ
制御レジスタ２１が内蔵されている。この ＤＭＡ制御
レジスタ２１はそのビット構成を図２に示す如く、 Ｌ
ＳＢ側の３ビットの値によりマイクロコンピュータ９内
のいずれの周辺機能ブロックを選択するかを指定する。 たとえば、上述の３ビットの値が ”０００”であれば
ＤＭＡ転送の禁止を、 ”００１”であればタイマ０
を、 ”０１０”であればタイマ１を、 ”１００”で
あればタイマ３を、 ”１０１”であればＵＡＲＴ受信
を、”１１０”であればＵＡＲＴ送信を、”１１１”
であれば Ａ／Ｄ変換の機能ブロックをそれぞれ指定し
、該当する機能ブロックへ制御信号を出力する。
【００３５】図３はデコーダ８の詳細な構成を示す回路
図である。デコーダ８は、アドレスデコーダ８０， イ
ンバータ８１， ＡＮＤゲート８２〜８６， ＯＲゲ
ート８７， ８８等にて構成されている。
図である。デコーダ８は、アドレスデコーダ８０， イ
ンバータ８１， ＡＮＤゲート８２〜８６， ＯＲゲ
ート８７， ８８等にて構成されている。
【００３６】アドレスデコーダ８０は入力されるアドレ
ス信号をデコードし、その結果が対応するレジスタ７を
指定している場合には ＡＮＤゲート８２の一方の入力
端子へハイレベル信号を出力する。
ス信号をデコードし、その結果が対応するレジスタ７を
指定している場合には ＡＮＤゲート８２の一方の入力
端子へハイレベル信号を出力する。
【００３７】ＷＲは書込み信号， ＲＤは読出し信号で
あり、ＤＭＡＣ２により ＤＭＡ転送が行われる際には
いずれかがハイレベルにされる。書込み信号ＷＲは Ａ
ＮＤゲート８３及び８５の一方の入力端子にそれぞれ入
力されており、読出し信号ＲＤは ＡＮＤゲート８４及
び８６の一方の入力端子にそれぞれ入力されている。
あり、ＤＭＡＣ２により ＤＭＡ転送が行われる際には
いずれかがハイレベルにされる。書込み信号ＷＲは Ａ
ＮＤゲート８３及び８５の一方の入力端子にそれぞれ入
力されており、読出し信号ＲＤは ＡＮＤゲート８４及
び８６の一方の入力端子にそれぞれ入力されている。
【００３８】Ｘは前述のＤＭＡＣ２内の ＤＭＡ制御レ
ジスタ２１によりしていされている周辺機能ブロックを
選択する信号であり、 ＤＭＡ転送中にその転送相手と
して指定されているレジスタ７に対応するデコーダ８へ
出力されている信号のみがハイレベルとなる。この信号
Ｘはインバータ８１を経由して ＡＮＤゲート８２の他
方の入力端子へ入力されている他、 ＡＮＤゲート８４
及び８５の他方の入力端子へも入力されている。
ジスタ２１によりしていされている周辺機能ブロックを
選択する信号であり、 ＤＭＡ転送中にその転送相手と
して指定されているレジスタ７に対応するデコーダ８へ
出力されている信号のみがハイレベルとなる。この信号
Ｘはインバータ８１を経由して ＡＮＤゲート８２の他
方の入力端子へ入力されている他、 ＡＮＤゲート８４
及び８５の他方の入力端子へも入力されている。
【００３９】なお、 ＡＮＤゲート８１の出力信号は
ＡＮＤゲート８３及び８６の他方の入力端子にそれぞれ
入力されている。
ＡＮＤゲート８３及び８６の他方の入力端子にそれぞれ
入力されている。
【００４０】従って、信号Ｘがハイレベルになると、
ＡＮＤゲート８２の出力信号はローレベルになるので、
アドレスデコーダ８０へ入力されるアドレス信号には無
関係に、たとえば書込み信号ＷＲがハイレベルであれば
ＡＮＤゲート８５の両入力がハイレベルとなってＯＲ
ゲート８８の出力がハイレベルになる。即ち、書込み信
号ＷＲがハイレベルであればスイッチ７ｂに与えられて
いる制御信号がハイレベルになってスイッチ７ｂがオン
する。一方、読出し信号ＲＤがハイレベルであれば Ａ
ＮＤゲート８４の両入力がハイレベルとなってＯＲゲー
ト８７の出力がハイレベルになる。即ち、読出し信号Ｒ
Ｄがハイレベルであればスイッチ７ａに与えられている
制御信号がハイレベルになってスイッチ７ａがオンする
。
ＡＮＤゲート８２の出力信号はローレベルになるので、
アドレスデコーダ８０へ入力されるアドレス信号には無
関係に、たとえば書込み信号ＷＲがハイレベルであれば
ＡＮＤゲート８５の両入力がハイレベルとなってＯＲ
ゲート８８の出力がハイレベルになる。即ち、書込み信
号ＷＲがハイレベルであればスイッチ７ｂに与えられて
いる制御信号がハイレベルになってスイッチ７ｂがオン
する。一方、読出し信号ＲＤがハイレベルであれば Ａ
ＮＤゲート８４の両入力がハイレベルとなってＯＲゲー
ト８７の出力がハイレベルになる。即ち、読出し信号Ｒ
Ｄがハイレベルであればスイッチ７ａに与えられている
制御信号がハイレベルになってスイッチ７ａがオンする
。
【００４１】なおここで注意すべき点は、読出し信号Ｒ
Ｄがハイレベルである場合は、記憶装置５から周辺機能
ブロック （具体的にはレジスタ７） へのデータ転送
であるため、通常はデータの書込み時にオンされるスイ
ッチ７ａがオンすることである。また逆に、書込み信号
ＷＲがハイレベルである場合は、周辺機能ブロック （
具体的にはレジスタ７） から記憶装置５へのデータ転
送であるため、通常はデータの読出し時にオンされるス
イッチ７ｂがオンすることである。
Ｄがハイレベルである場合は、記憶装置５から周辺機能
ブロック （具体的にはレジスタ７） へのデータ転送
であるため、通常はデータの書込み時にオンされるスイ
ッチ７ａがオンすることである。また逆に、書込み信号
ＷＲがハイレベルである場合は、周辺機能ブロック （
具体的にはレジスタ７） から記憶装置５へのデータ転
送であるため、通常はデータの読出し時にオンされるス
イッチ７ｂがオンすることである。
【００４２】このような構成の本発明のＤＭＡＣ内蔵型
ワンチップマイクロコンピュータにおける ＤＭＡ転送
時の動作について説明する。
ワンチップマイクロコンピュータにおける ＤＭＡ転送
時の動作について説明する。
【００４３】ＣＰＵ１とＤＭＡＣ２とは共にデータバス
３及びアドレスバス４を使用するが、ＤＭＡＣ２が Ｄ
ＭＡ転送を行うために両バス３， ４を使用する際には
ＣＰＵ１は両バス３， ４から切り離される。なお、本
実施例での ＤＭＡ転送方式は、ＣＰＵ１の記憶サイク
ルの終了を待ってあるいはその間隙を使用してデータ転
送を行う所謂サイクルスチール転送方式とし、一つの
ＤＭＡ転送要求に対して１バイト又は１ワードのデータ
転送を行うものとする。また、ここでは説明の便宜上、
レジスタ７はＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎ
ｃｈｒｏｎｏｕｓ ＲｅｃｅｉｖｅｒＴｒａｎｓｍｉｔ
ｔｅｒ） 受信バッファレジスタであるとする。
３及びアドレスバス４を使用するが、ＤＭＡＣ２が Ｄ
ＭＡ転送を行うために両バス３， ４を使用する際には
ＣＰＵ１は両バス３， ４から切り離される。なお、本
実施例での ＤＭＡ転送方式は、ＣＰＵ１の記憶サイク
ルの終了を待ってあるいはその間隙を使用してデータ転
送を行う所謂サイクルスチール転送方式とし、一つの
ＤＭＡ転送要求に対して１バイト又は１ワードのデータ
転送を行うものとする。また、ここでは説明の便宜上、
レジスタ７はＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎ
ｃｈｒｏｎｏｕｓ ＲｅｃｅｉｖｅｒＴｒａｎｓｍｉｔ
ｔｅｒ） 受信バッファレジスタであるとする。
【００４４】レジスタ７から記憶装置５への ＤＭＡ転
送時の動作は以下の如くである。
送時の動作は以下の如くである。
【００４５】最初に、 ＤＭＡ転送要求を受けたＤＭＡ
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。この際、ＤＭ
ＡＣ２内の ＤＭＡ制御レジスタ２１の ＬＳＢ側３ビ
ットにはＵＡＲＴ受信バッファレジスタ７を指定するた
めに ”１０１”が書き込まれている。
Ｃ２はＣＰＵ１の動作を一時的に停止させた上でデータ
バス３及びアドレスバス４から切り離す。この際、ＤＭ
ＡＣ２内の ＤＭＡ制御レジスタ２１の ＬＳＢ側３ビ
ットにはＵＡＲＴ受信バッファレジスタ７を指定するた
めに ”１０１”が書き込まれている。
【００４６】ＤＭＡ転送の実行に際してはＤＭＡＣ２か
ら制御信号が出力され、ＵＡＲＴ受信バッファレジスタ
７のデコーダ８からは読出し信号ＲＤが出力される。そ
して ＤＭＡ転送が開始されるとＤＭＡＣ２からＵＡＲ
Ｔ受信バッファレジスタ７を指定する信号Ｘが出力され
るので、前述の如くスイッチ７ｂがオンする。この結果
、ＵＡＲＴ受信バッファレジスタ７からスイッチ７ｂを
経由してデータバス３へデータが読出される。
ら制御信号が出力され、ＵＡＲＴ受信バッファレジスタ
７のデコーダ８からは読出し信号ＲＤが出力される。そ
して ＤＭＡ転送が開始されるとＤＭＡＣ２からＵＡＲ
Ｔ受信バッファレジスタ７を指定する信号Ｘが出力され
るので、前述の如くスイッチ７ｂがオンする。この結果
、ＵＡＲＴ受信バッファレジスタ７からスイッチ７ｂを
経由してデータバス３へデータが読出される。
【００４７】同時にＤＭＡＣ２からは記憶装置５のアド
レスがアドレスバス４へ出力されるので、ＵＡＲＴ受信
バッファレジスタ７からデータバス３上へ読み出されて
いるデータが記憶装置５の該当するアドレスに書き込ま
れる。
レスがアドレスバス４へ出力されるので、ＵＡＲＴ受信
バッファレジスタ７からデータバス３上へ読み出されて
いるデータが記憶装置５の該当するアドレスに書き込ま
れる。
【００４８】このように、本発明のＤＭＡＣ内蔵型ワン
チップマイクロコンピュータではデータの読出しのため
のバスサイクルのみでＵＡＲＴ受信バッファレジスタ７
から記憶装置５への ＤＭＡ転送が実行される。
チップマイクロコンピュータではデータの読出しのため
のバスサイクルのみでＵＡＲＴ受信バッファレジスタ７
から記憶装置５への ＤＭＡ転送が実行される。
【００４９】また、記憶装置５からレジスタ７への Ｄ
ＭＡ転送時の動作は以下の如くである。なお、ここでは
説明の便宜上、レジスタ７はＵＡＲＴ送信バッファレジ
スタであるとする。
ＭＡ転送時の動作は以下の如くである。なお、ここでは
説明の便宜上、レジスタ７はＵＡＲＴ送信バッファレジ
スタであるとする。
【００５０】最初に、 ＤＭＡ転送要求を受けたＤＭＡ
Ｃ２はＣＰＵ１の動作を一時的に停止させてデータバス
３及びアドレスバス４から切り離す。この際、ＤＭＡＣ
２内の ＤＭＡ制御レジスタ２１の ＬＳＢ側３ビット
にはＵＡＲＴ送信バッファレジスタ７を指定するために
”１１０”が書き込まれている。
Ｃ２はＣＰＵ１の動作を一時的に停止させてデータバス
３及びアドレスバス４から切り離す。この際、ＤＭＡＣ
２内の ＤＭＡ制御レジスタ２１の ＬＳＢ側３ビット
にはＵＡＲＴ送信バッファレジスタ７を指定するために
”１１０”が書き込まれている。
【００５１】次に、ＤＭＡＣ２から記憶装置５のアドレ
スがアドレスバス４へ出力され、記憶装置５の該当する
アドレスに格納されているデータが読み出されてデータ
バス３上へ出力される。
スがアドレスバス４へ出力され、記憶装置５の該当する
アドレスに格納されているデータが読み出されてデータ
バス３上へ出力される。
【００５２】同時に、 ＤＭＡ転送の実行に際してはＤ
ＭＡＣ２から制御信号が出力されてＵＡＲＴ送信バッフ
ァレジスタ７のデコーダ８からは書込み信号ＷＲが出力
される。そして ＤＭＡ転送が開始されるとＤＭＡＣ２
からＵＡＲＴ送信バッファレジスタ７を指定する信号Ｘ
が出力されるので、前述の如くスイッチ７ａがオンする
。この結果、記憶装置５からデータバス３上へ読出され
ているデータがＵＡＲＴ送信バッファレジスタ７へスイ
ッチ７ａを経由して書き込まれる。
ＭＡＣ２から制御信号が出力されてＵＡＲＴ送信バッフ
ァレジスタ７のデコーダ８からは書込み信号ＷＲが出力
される。そして ＤＭＡ転送が開始されるとＤＭＡＣ２
からＵＡＲＴ送信バッファレジスタ７を指定する信号Ｘ
が出力されるので、前述の如くスイッチ７ａがオンする
。この結果、記憶装置５からデータバス３上へ読出され
ているデータがＵＡＲＴ送信バッファレジスタ７へスイ
ッチ７ａを経由して書き込まれる。
【００５３】このように、本発明のＤＭＡＣ内蔵型ワン
チップマイクロコンピュータではデータの読出しのため
のバスサイクルのみで記憶装置５からＵＡＲＴ送信バッ
ファレジスタ７への ＤＭＡ転送が実行される。
チップマイクロコンピュータではデータの読出しのため
のバスサイクルのみで記憶装置５からＵＡＲＴ送信バッ
ファレジスタ７への ＤＭＡ転送が実行される。
【００５４】
【発明の効果】以上に詳述した如く本発明のＤＭＡＣ内
蔵型ワンチップマイクロコンピュータによれば、 ＤＭ
Ａ転送に際してマイクロコンピュータ内部の周辺機能ブ
ロックを強制的に選択する機能を付加したので、マイク
ロコンピュータ内部の周辺機能ブロックと内部又は外部
のメモリとの間の ＤＭＡ転送が高速実行される。
蔵型ワンチップマイクロコンピュータによれば、 ＤＭ
Ａ転送に際してマイクロコンピュータ内部の周辺機能ブ
ロックを強制的に選択する機能を付加したので、マイク
ロコンピュータ内部の周辺機能ブロックと内部又は外部
のメモリとの間の ＤＭＡ転送が高速実行される。
【図１】本発明に係るＤＭＡＣ内蔵型ワンチップマイク
ロコンピュータの構成を示すブロック図である。
ロコンピュータの構成を示すブロック図である。
【図２】本発明に係るＤＭＡＣ内蔵型ワンチップマイク
ロコンピュータのＤＭＡ制御レジスタの構成を示す模式
図である。
ロコンピュータのＤＭＡ制御レジスタの構成を示す模式
図である。
【図３】本発明に係るＤＭＡＣ内蔵型ワンチップマイク
ロコンピュータのデコーダの詳細な構成を示す回路図で
ある。
ロコンピュータのデコーダの詳細な構成を示す回路図で
ある。
【図４】従来のＤＭＡＣ内蔵型ワンチップマイクロコン
ピュータの要部の構成及びメモリマップにより配置され
ている外部メモリとの接続状態を示すブロック図である
。
ピュータの要部の構成及びメモリマップにより配置され
ている外部メモリとの接続状態を示すブロック図である
。
【図５】マイクロコンピュータの外部に Ｉ／Ｏマップ
されたＩ／Ｏ（入出力装置） とメモリとの間で高速に
ＤＭＡ転送可能な構成を示すブロック図である。
されたＩ／Ｏ（入出力装置） とメモリとの間で高速に
ＤＭＡ転送可能な構成を示すブロック図である。
１ ＣＰＵ
２ ＤＭＡＣ （ダイレクトメモリアクセスコン
トローラ）５ 記憶装置 ７ レジスタ ８ デコーダ ９ ワンチップマイクロコンピュータ２１
ＤＭＡ制御レジスタ
トローラ）５ 記憶装置 ７ レジスタ ８ デコーダ ９ ワンチップマイクロコンピュータ２１
ＤＭＡ制御レジスタ
Claims (1)
- 【請求項１】 メモリマップによりそれぞれアドレス
が割り付けられたメモリと複数の周辺機能ブロックとの
間でのダイレクトメモリアクセス転送を行うダイレクト
メモリアクセスコントローラを備えたワンチップマイク
ロコンピュータにおいて、前記ダイレクトメモリアクセ
スコントローラは、前記複数の周辺機能ブロックのいず
れかをダイレクトメモリアクセス転送の一方の対象とし
て直接指定する信号を記憶する記憶手段を有し、該記憶
手段に記憶されている信号にて前記複数の周辺機能ブロ
ックのいずれかを指定すると共に、アドレス信号にて前
記メモリを指定してダイレクトメモリアクセス転送を行
うべくなしてあることを特徴とするＤＭＡＣ内蔵型ワン
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033819A JPH04273358A (ja) | 1991-02-28 | 1991-02-28 | Ｄｍａｃ内蔵型ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3033819A JPH04273358A (ja) | 1991-02-28 | 1991-02-28 | Ｄｍａｃ内蔵型ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273358A true JPH04273358A (ja) | 1992-09-29 |
Family
ID=12397095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3033819A Pending JPH04273358A (ja) | 1991-02-28 | 1991-02-28 | Ｄｍａｃ内蔵型ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349787B1 (ko) * | 1993-09-17 | 2003-02-05 | 히다치 마이컴시스템가부시키가이샤 | 싱글칩마이크로컴퓨터 |
| JP2011060066A (ja) * | 2009-09-11 | 2011-03-24 | Renesas Electronics Corp | データ処理回路 |
-
1991
- 1991-02-28 JP JP3033819A patent/JPH04273358A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349787B1 (ko) * | 1993-09-17 | 2003-02-05 | 히다치 마이컴시스템가부시키가이샤 | 싱글칩마이크로컴퓨터 |
| JP2011060066A (ja) * | 2009-09-11 | 2011-03-24 | Renesas Electronics Corp | データ処理回路 |
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