JPH09106385A - データ転送制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサの内部動作周波数と外部動作周波
数との一致、不一致に係わらず、スループットを低下さ
せることなく、データの転送を制御する。 【解決手段】 ソフトウェアまたはハードウェアにより
設定可能なラッチＬ６を備え、前記ラッチＬ６の値によ
り内部データ線Ｂ１、Ｂ２と、外部データ線Ｃ１、Ｃ２
との間のデータ転送のモードが制御される。プロセッサ
の内部動作周波数と外部動作周波数とが一致している場
合、外部データ線Ｃ１がプロセッサに対する入力用とし
て、外部データ線Ｃ２がプロセッサからのデータ出力用
として使用される。また、外部動作周波数が内部動作周
波数の半分の場合、外部データ線Ｃ１、Ｃ２は、データ
転送方向を双方向として使用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御回
路に係り、特に、プロセッサと複数の情報処理装置との
間で、バス制御装置を介してデータ転送を行うために使
用して好適なデータ転送制御回路に関する。

【０００２】

【従来の技術】一般に、プロセッサとその他の情報処理
装置とにより構成されるデータ処理システムは、バス制
御装置が介在して相互間がバスにより接続されて構成さ
れており、プロセッサと他の情報処理装置とは、バス制
御装置を介して相互にデータの転送を行っている。

【０００３】以下、この種のシステム及びデータ転送制
御回路の従来技術を図面により説明する。

【０００４】図４は従来技術によるこの種のシステムの
構成例を示すブロック図、図５はプロセッサ内に設けら
れるデータ転送制御回路の構成例を示す図、図６はデー
タ転送の動作を説明するタイムチャートである。図４、
図５において、４０、４１はプロセッサ、４２はバス制
御装置、４３は主記憶装置（ＭＳ）、４５、４６は入出
力装置（Ｉ／Ｏ）、Ｌ１〜Ｌ５、Ｌ７、Ｌ８、Ｌ１０、
Ｌ１１はラッチ、Ｓ２はセレクタ、Ｇ１、Ｇ２はトライ
ステートバッファ、Ｇ５は排他的論理和ゲートである。

【０００５】図４に示す従来技術によるシステムの例
は、マルチプロセッサシステムの例であり、複数のプロ
セッサ４０、４１と、バス制御装置４２と、主記憶装置
４３と、複数の入出力装置４５、４６とにより構成され
る。そして、複数のプロセッサ４０、４１とバス制御装
置４２との間は、双方向の外部データ線Ｃ１、Ｃ２によ
り接続されると共に、各プロセッサに対するデータが有
効か否かを指示する信号線３、３’、４、４’により接
続されている。また、バス制御装置４２と、主記憶装置
４３、入出力装置４５、４６との間は、共通バス４７を
介して接続されている。なお、外部データ線Ｃ１、Ｃ２
は、所定のビット幅、例えば、１バイト８ビット幅を持
つ複数のデータ線により構成され、図５における太線の
部分は、全て、外部データ線Ｃ１、Ｃ２と同一のビット
幅を持つように構成されている。

【０００６】プロセッサ４０、４１内には、双方向の外
部データ線Ｃ１、Ｃ２、バス制御装置を介して入出力装
置等との間でデータの送受信を行うためのデータ転送制
御回路が設けられている。このデータ転送制御回路は、
図５に示すように、ラッチＬ１〜Ｌ５、Ｌ７、Ｌ８、Ｌ
１０、Ｌ１１、セレクタＳ２、トライステートバッファ
Ｇ１、Ｇ２、排他的論理和Ｇ５を備えて構成され、内部
データ線Ｂ１、Ｂ２、と双方向の外部データ線Ｃ１、Ｃ
２との間でデータの転送を行っている。また、図示デー
タ転送制御回路は、バス制御装置４２との間に、外部デ
ータが有効であるか否かを指示する信号線３、４を備え
ている。

【０００７】次に、前述のように構成されるデータ転送
制御回路のデータ転送時の動作を、図５に示す回路と図
６に示すタイムチャートを参照して具体的に説明する。
なお、以下の説明では、プロセッサ内部の動作周波数
は、外部装置としてのバス制御装置４２の動作周波数の
２倍であるとしている。図６の上部に示す数値は、プロ
セッサ内の動作サイクル値を示している。

【０００８】まず、プロセッサ内部からそのデータ線Ｂ
１に内部動作サイクル毎に送られてくるデータを外部デ
ータ線Ｃ１、Ｃ２に転送する動作を説明する。プロセッ
サ内部の動作周波数は、プロセッサ外部の周波数の２倍
となっているとしているので、ラッチＬ２〜Ｌ７、Ｌ１
０、Ｌ１１は倍周期のクロックによりデータ値がセット
される。

【０００９】図６において、第１サイクルで内部データ
線Ｂ１にあるデータ１は、第２サイクルでラッチＬ１に
セットされ、第３サイクルでラッチＬ２にセットされ、
第４サイクルまで保持される。第２サイクルで内部デー
タ線Ｂ１にあるデータ２は、第３サイクルでラッチＬ３
にセットされ、第４サイクルまで保持される。データ
１、２に対する出力イネーブル信号が、第３、第４サイ
クルに“１”とされ、この結果、トライステートバッフ
ァＧ１は、ラッチＬ２の値、すなわち、データ１の値を
第３、４サイクルの期間に外部データ線Ｃ２に出力す
る。また、トライステートバッファＧ２は、ラッチＬ３
の値、すなわち、データ２の値を第３、４サイクルの期
間に外部データ線Ｃ１に出力する。

【００１０】また、データ１、２が有効であることを示
す内部データ有効信号２が第１、第２サイクルに“１”
とされるので、これがラッチＬ１１にセットされ、デー
タ１、２が外部データ線Ｃ１、Ｃ２に出力される第３、
４サイクルの期間に、外部データ有効信号線４上の信号
が“１”とされ、バス制御装置４２に転送データが有効
であることを示す。

【００１１】前述と同様に、第３、４サイクルに内部デ
ータ線Ｂ１にあるデータ３、４は、第５、第６サイクル
の期間に、外部データ線Ｃ２にデータ３が、外部データ
線Ｃ１にデータ４が出力される。データ３、４が有効で
あることを示す内部データ有効信号２が第３、第４サイ
クルに“１”となるので、外部データ有効信号線４上の
信号が第５、第６サイクルの期間に“１”とされる。

【００１２】次に、外部データ線Ｃ１、Ｃ２に送られて
くるデータをプロセッサ内部のデータ線Ｂ２に、内部動
作サイクル毎に取り込む動作を説明する。

【００１３】図６において、いま、第９、第１０サイク
ルにおいて、外部データ線Ｃ２にデータ５、外部データ
線Ｃ１にデータ６が送られてきて、これらのデータをプ
ロセッサ内部の内部データ線Ｂ２に転送するものとす
る。この場合、外部データ線Ｃ２、Ｃ１上のデータ５、
データ６は、ラッチＬ４、Ｌ５にセットされ、これらの
データは、第１１、１２サイクルの期間保持される。

【００１４】ところで、ラッチＬ４、Ｌ５に保持されて
いるデータを内部データ線Ｂ２に出力するセレクタＳ２
の制御回路は、リセット付きのラッチＬ７とラッチＬ８
と排他的論理和ゲートＧ５により構成され、ラッチＬ７
に初期値“０”をセットすることにより、リセット後、
図６に示すように、内部動作サイクルの倍周期でその出
力を“０”と“１”とに交互に反転させる。この結果、
セレクタＳ２は、ラッチＬ４、Ｌ５をプロセッサの内部
動作サイクルに従って交互に選択するので、第１１サイ
クルにデータ５を、第１２サイクルにデータ６を内部デ
ータ線Ｂ２に出力することができる。

【００１５】また、データ５、６が有効であることを示
す外部データ有効信号線３が、第９、第１０サイクルに
“１”とされ、これがラッチＬ１０にセットされるの
で、データ５、６が内部データ線Ｂ２に出力される第１
１、１２サイクルの期間に、内部データ有効信号線１上
の出力が“１”とされ、プロセッサ側にそのデータが有
効であることを示す。

【００１６】前述と同様に、第１１、第１２サイクルに
外部データ線Ｃ２、Ｃ１に送られてくるデータ７、８
は、第１３サイクルにデータ７が、第１４サイクルにデ
ータ８が内部データ線Ｂ２に出力され、また、第１３、
第１４サイクルに内部データ有効信号線１上の出力が
“１”とされる。

【００１７】前述した従来技術は、外部データ線Ｃ１、
Ｃ２を双方向のデータ線として使用することにより、プ
ロセッサ内部の動作周波数がプロセッサ外部の動作周波
数と差がある場合にも、前述のようなデータ転送制御回
路を備えることにより、プロセッサ内部のデータ転送ピ
ッチとプロセッサ外部のデータ転送ピッチとを一致させ
て、データ転送のスループットを低下させないようにす
ることができるものである。

【００１８】

【発明が解決しようとする課題】前述した従来技術は、
プロセッサ内部の動作周波数とプロセッサ外部の動作周
波数、すなわち、バス制御装置の動作周波数とに差があ
る場合におけるプロセッサ内部のデータ転送制御回路に
関するものである。このようなプロセッサ内部に設けら
れるデータ転送制御回路は、プロセッサ内部の動作周波
数とプロセッサ外部の動作周波数とに合わせて設計され
る必要があり、システムの設計時に決定されてプロセッ
サ内に組み込まれるものである。

【００１９】従って、システム性能の向上のために、プ
ロセッサ内部の動作周波数とプロセッサ外部の動作周波
数とを等しくしたシステムを構成しようとする場合、デ
ータ転送を入力、出力共に毎サイクル行うことをが可能
なデータ転送制御回路を有する別のプロセッサを用意し
てシステムを構成しなければならない。また、一旦、外
部装置であるバス制御装置等の動作周波数がプロセッサ
の動作周波数より低いシステムを構築した後、システム
の性能向上のために、バス制御装置等の外部装置の動作
周波数をプロセッサの動作周波数と同一にしようとする
場合、バス制御装置の変更だけでなく、プロセッサのデ
ータ転送制御回路をも変更しなければならないことにな
る。

【００２０】すなわち、前述で説明した従来技術による
データ転送制御回路は、プロセッサ内部の動作周波数に
対して外部の動作周波数が半分である場合の単機能の回
路であり、システムの性能向上のために外部の動作周波
数をプロセッサ内部の動作周波数と同一としようとする
と、入出力するデータに衝突を生じ、同一サイクルにデ
ータの入力と出力とを同時に行うことができず、このよ
うな場合に使用することができないという問題点を有し
ている。

【００２１】本発明の目的は、前記従来技術の問題点を
解決し、プロセッサ内部の動作周波数とプロセッサ外部
の動作周波数とが同一の場合にも、また、プロセッサ外
部のの動作周波数がプロセッサ内部の動作周波数より低
い場合にも、データのスループットを低下させることな
く、データの転送を制御することのできるデータ転送制
御回路を提供することにある。

【００２２】

【課題を解決するための手段】本発明によれば前記目的
は、２組の外部データ線を介して行われるデータの転送
を制御するデータ転送制御回路において、前記外部デー
タ線に送出するデータを保持するラッチと、前記外部デ
ータ線から受信したデータを保持するラッチと、外部デ
ータ線の状態を保持するモードラッチと、該モードラッ
チの値により、データの送出を行うときの外部データ線
を選択するセレクタと、データの受信を行うときの外部
データ線を選択するセレクタとを備え、前記モードラッ
チの値により、前記２組の外部データ線の一方をデータ
送出用、他方をデータ受信用として使用するか、前記２
組の外部データ線の両者を双方向のデータ転送用として
使用するかを切り替えることにより達成される。

【００２３】本発明は、前述の構成をプロセッサ内に使
用することにより、少ないハードウェアの追加により、
スループットを低下させることなく、プロセッサの内部
動作周波数と外部動作周波数との一致、不一致に係わら
ず、同一の回路によりデータの転送を制御することがで
き、外部データ線のデータ転送方式毎にプロセッサを開
発する必要をなくすことができる。

【００２４】また、前記モードラッチの設定を、ハード
ウェアまたはソフトウェアにより行うことができるの
で、命令の実行によりプロセッサの外部データ線の状態
を保持するモードラッチのセットを行うことができない
場合でも、外部端子を１ピン増やすことによりモードラ
ッチのセットを行うことができる。

【００２５】

【発明の実施の形態】以下、本発明によるデータ転送制
御回路の一実施形態を図面ににより詳細に説明する。

【００２６】図１は本発明の一実施形態によるデータ転
送制御回路の構成例を示す図、図２はその動作を説明す
るタイムチャートである。図１において、Ｌ６はラッ
チ、Ｓ１はセレクタ、Ｇ３は論理和ゲート、Ｇ４、Ｇ６
は論理積ゲートであり、他の符号は図５の場合と同一で
ある。

【００２７】本発明が適用されるシステムは、プロセッ
サと他の装置との間でデータの授受を行うものであれば
どのようなものでもよく、例えば、図４により説明した
構成を備えたシステムであってよい。以下に説明する本
発明の実施形態は、図４に示すシステムにおけるプロセ
ッサとバス制御装置との間でデータ転送を行うものとし
て説明する。

【００２８】図１に示す本発明の一実施形態におけるデ
ータ転送制御回路は、プロセッサ内部に設けられるもの
であり、モードセット信号により、従来技術による場合
と同様に、プロセッサ内部の動作周波数に対して外部の
動作周波数がプロセッサ内部の動作周波数の半分である
場合の動作モードと、外部の動作周波数とプロセッサ内
部の動作周波数とを同一とした場合の動作モードとに切
り替え可能としたものである。

【００２９】この図１に示す本発明の一実施形態におけ
るデータ転送制御回路は、図５により説明した従来技術
の回路に対して、モード切り替え用のモードラッチＬ６
と、このラッチ６の信号により制御されるゲートＧ３、
Ｇ４、Ｇ６、及び、セレクタＳ１とが設けられて構成さ
れる。そして、プロセッサ内部の動作周波数に対して外
部の動作周波数がプロセッサ内部の動作周波数の半分で
ある動作モードの場合、外部データ線Ｃ１、Ｃ２が双方
向に使用され（双方向モード）、外部の動作周波数とプ
ロセッサ内部の動作周波数とを同一とした動作モードの
場合、外部データ線Ｃ１がプロセッサに対する入力用と
して、また、外部データ線Ｃ２がプロセッサからのデー
タ出力用として使用される（単方向モード）。

【００３０】次に、前述したような構成を備える本発明
一実施形態のデータ転送制御回路の動作を、外部データ
線Ｃ１、Ｃ２を双方向として使用する双方向モードの場
合について説明する。

【００３１】このモードの場合、プロセッサの内部動作
周波数は、外部動作周波数の２倍に設定されているもの
とする。そして、モードラッチＬ６は、双方向モード、
または、単方向モードを示す状態がモードセット信号と
して与えられて保持している。すなわち、モードラッチ
Ｌ６の値が“０”ならば単方向モードであることを示
し、“１”ならば双方向モードであることを示す。命令
の実行により、モードセット信号が、モードラッチＬ６
を“０”または“１”にセット可能である。以下に説明
する例では、双方向モードであるとしているので、モー
ドラッチＬ６は、“１”を保持している。

【００３２】そして、モードラッチＬ６が“１”を保持
していることにより、トライステートバッファＧ１、Ｇ
２には、出力イネーブル信号がゲートＧ３、Ｇ４を介し
て与えられることになり、セレクタＳ１には、ラッチＬ
２側を選択する状態に保持され、また、セレクタＳ２に
は、図４により説明したと同様に、リセット付きのラッ
チＬ７とラッチＬ８と排他的論理和ゲートＧ５により構
成される制御回路から、内部動作サイクルの倍周期でそ
の出力が“０”と“１”とに交互に反転される信号が印
加される。

【００３３】この結果、図１に示す本発明の一実施形態
によるデータ転送制御回路は、図４に示す従来技術の場
合と全く同一の回路構成として働くようにされ、データ
転送の制御は、図４の場合と同様に、図６に示すタイム
チャートに従って行われる。

【００３４】すなわち、第１サイクルで内部データ線Ｂ
１にあるデータ１は、第２サイクルでラッチＬ１にセッ
トされ、第３サイクルでラッチＬ２にセットされ、第４
サイクルまで保持される。第２サイクルで内部データ線
Ｂ１にあるデータ２は、第３サイクルでラッチＬ３にセ
ットされ、第４サイクルまで保持される。セレクタＳ１
は、モードラッチＬ６が“１”なので、常にラッチＬ２
を常に選択しており、また、データ１、２に対する出力
イネーブル信号が、第３、第４サイクルに“１”とされ
る。この出力イネーブル信号とモードラッチＬ６の反転
した値“０”との論理和をとるゲートＧ３の出力が
“１”となるので、トライステートバッファＧ１は、ラ
ッチＬ２の値、すなわち、データ１の値を第３、４サイ
クルの期間に外部データ線Ｃ２に出力する。また、トラ
イステートバッファＧ２は、出力イネーブル信号とモー
ドラッチＬ６との論理積をとるゲートＧ４の出力が
“１”となるので、ラッチＬ３の値、すなわち、データ
２の値を第３、４サイクルの期間に外部データ線Ｃ１に
出力する。

【００３５】また、データ１、２が有効であることを示
す内部データ有効信号２が第１、第２サイクルに“１”
とされるので、これがラッチＬ１１にセットされ、デー
タ１、２が外部データ線Ｃ１、Ｃ２に出力される第３、
４サイクルの期間に、外部データ有効信号線４上の信号
が“１”とされ、バス制御装置に転送データが有効であ
ることを示す。

【００３６】前述と同様に、第３、４サイクルに内部デ
ータ線Ｂ１にあるデータ３、４は、第５、第６サイクル
の期間に、外部データ線Ｃ２にデータ３が、外部データ
線Ｃ１にデータ４が出力される。データ３、４が有効で
あることを示す内部データ有効信号２が第３、第４サイ
クルに“１”となるので、外部データ有効信号線４上の
信号が第５、第６サイクルの期間に“１”とされる。

【００３７】また、第９、第１０サイクルにおいて、外
部データ線Ｃ１にデータ６、Ｃ２にデータ５が送られて
きたものとする。この場合、外部データ線Ｃ２、Ｃ１上
のデータ５、データ６は、ラッチＬ４、Ｌ５にセットさ
れ、これらのデータは、第１１、１２サイクルの期間保
持される。

【００３８】ラッチＬ４、Ｌ５に保持されているデータ
を内部データ線Ｂ２に出力するセレクタＳ２は、その制
御回路により、従来技術の場合に説明したように、ラッ
チＬ４、Ｌ５をプロセッサの内部動作サイクルに従って
交互に選択するので、第１１サイクルにデータ５を、第
１２サイクルにデータ６を内部データ線Ｂ２に出力する
ことができる。

【００３９】また、データ５、６が有効であることを示
す外部データ有効信号線３が、第９、第１０サイクルに
“１”とされ、これがラッチＬ１０にセットされるの
で、データ５、６が内部データ線Ｂ２に出力される第１
１、１２サイクルの期間に、内部データ有効信号線１上
の出力が“１”とされ、プロセッサ側にそのデータが有
効であることを示す。

【００４０】前述と同様に、第１１、第１２サイクルに
外部データ線Ｃ２、Ｃ１に送られてくるデータ７、８
は、第１３サイクルにデータ７が、第１４サイクルにデ
ータ８が内部データ線Ｂ２に出力され、また、第１３、
第１４サイクルに内部データ有効信号線１上の出力が
“１”とされる。

【００４１】前述したように、本発明の一実施形態によ
れば、従来技術の場合と同様に、プロセッサ内部の動作
周波数とプロセッサ外部の動作周波数が相違する場合に
も、外部データ線Ｃ１、Ｃ２を双方向のデータ線として
使用することにより、プロセッサ内部のデータ転送ピッ
チとプロセッサ外部のデータ転送ピッチとを一致させ
て、データ転送のスループットを低下させないようにす
ることができる。

【００４２】次に、本発明の一実施形態によるデータ転
送制御回路の外部データ線を単方向モードとして使用す
るときの動作を図２を参照して説明する。このとき、プ
ロセッサ内部の動作周波数は、外部動作周波数と等し
く、モードラッチＬ６は単方向モードを示す値“０”を
保持しており、命令の実行によりセットされる。

【００４３】第１サイクルに内部データ線Ｂ１にあるデ
ータ１は、第２サイクルにラッチＬ１にセットされる。
セレクタＳ１は、モードラッチＬ６が“０”とされてい
るので、常にラッチＬ１の出力を選択している。また、
出力イネーブル信号とモードラッチＬ６の値を反転した
信号との論理和を行うゲートＧ３の出力が“１”となる
ので、トライステートバッファＧ１は常にラッチＬ１の
値を外部データ線Ｃ２に出力する。すなわち、第２サイ
クルにデータ１が外部データ線Ｃ２に出力されることに
なる。同様に、第２サイクルに内部データ線Ｂ１にある
データ２が、第３サイクルに外部データ線Ｃ２に出力さ
れる。

【００４４】このとき、データ１、２が有効であること
を示す内部データ有効信号線２の信号が第１、２サイク
ルに“１”となるので、これがラッチＬ１１にセットさ
れ、データ１、２が外部データ線Ｃ２に出力されるのと
同一の第２、３サイクルの期間に、外部データ有効信号
線４が“１”となり、バス制御装置４２に転送データが
有効であることを示す。

【００４５】前述の外部データ線Ｃ２へのデータの出力
中、トライステートバッファＧ２は、論理和ゲートＧ４
の出力が常に“０”となっているので、イネーブルとな
ることはない。

【００４６】また、第５、第６サイクルにおいて、外部
データ線Ｃ１にデータ３、データ４が送られてきたもの
とする。この場合、第５サイクルにおいて、外部データ
線Ｃ１にあるデータ３は、第６サイクルにおいてラッチ
Ｌ５にセットされる。セレクタＳ２は、論理和ゲートＧ
６の出力が常に“０”とされているので、ラッチＬ５を
常に選択することになり、第６サイクルにおいてデータ
３が内部データ線Ｂ２に出力される。同様に、第６サイ
クルにおいて外部データ線Ｃ１にあるデータ４は、第７
サイクルに内部データ線Ｂ２へ出力される。

【００４７】データ３、４が有効であることを示す外部
データ有効信号線３上の信号が第５、６サイクルに
“１”となるので、これがラッチＬ１０にセットされ、
データ３、データ４が内部データ線Ｂ２に出力されるの
と同一の第６、７サイクルの期間に、内部データ有効信
号線１上の信号が“１”とされ、プロセッサ側にそのデ
ータが有効であることを示す。

【００４８】前述したように、本発明の一実施形態によ
れば、プロセッサ内部の動作周波数とプロセッサ外部の
動作周波数が一致する場合にも、外部データ線Ｃ２をプ
ロセッサからのデータ出力用に、また、外部データ線Ｃ
１をプロセッサへのデータ入力用に使用することによ
り、外部データ線のデータのスループットと、内部デー
タ線のデータのスループットとを等しくて、データ転送
のスループットを低下させないようにすることができ
る。

【００４９】本発明の一実施形態によれば、双方向モー
ド、単方向モードでのデータ転送の両方を満足させるこ
とができるので、システムの設計時、変更時にも、デー
タ転送制御回路の変更を行う必要をなくすことができ
る。

【００５０】図３は本発明の他の実施形態によるデータ
転送制御回路を示す図であり、図の符号は図１の場合と
同一である。

【００５１】この実施形態は、モードラッチＬ６のセッ
トをプロセッサの外部端子から行うようにしたものであ
り、外部端子を“０”に設定したとき外部データ線を単
方向とし、外部端子を“１”に設定したとき外部データ
線を双方向として使用して、図１に示す回路と全く同一
の動作を行わせることができるものである。

【００５２】前述した本発明の実施形態は、プロセッサ
とバス制御装置との間のデータ線の制御を行うものとし
て説明したが、本発明は、マルチプロセッサ構成を持つ
情報処理装置等における双方向のプロセッサ間通信のた
めのデータ線の制御に用いることができる。

【００５３】

【発明の効果】以上説明したように本発明によれば、少
ないハードウェアの追加により、スループットを低下さ
せることなく、プロセッサの内部動作周波数と外部動作
周波数との一致、不一致に係わらず、同一の回路により
データの転送を制御することができる。

【００５４】本発明は、これにより、プロセッサと接続
関係にある他の情報処理装置との動作周波数の差、デー
タ転送の方式を考慮した適切なモードを設定することに
より、データ転送制御回路の内部回路を変えることな
く、このような回路を備える１つのプロセッサを異なっ
たデータ制御方式のシステムに使用することが可能とな
り、開発コストの低減、開発期間の短縮を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるデータ転送制御回路
の構成例を示す図である。

【図２】図１におけるデータ転送動作を説明するタイム
チャートである。

【図３】本発明の他の実施形態によるデータ転送制御回
路の構成例を示す図である。

【図４】従来技術によるシステムの構成例を示すブロッ
ク図である。

【図５】プロセッサ内に設けられる従来技術によるデー
タ転送制御回路の構成例を示す図である。

【図６】図５におけるデータ転送の動作を説明するタイ
ムチャートである。

【符号の説明】

Ｌ１〜Ｌ８、Ｌ１０、Ｌ１１ ラッチ Ｂ１、Ｂ２ 内部データ線 Ｃ１、Ｃ２ 外部データ線 Ｓ１、Ｓ２ セレクタ Ｇ１、Ｇ２ トライステートバッファ Ｇ３ 論理和ゲート Ｇ４、Ｇ６ 論理積ゲート Ｇ５ 排他的論理和ゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２組の外部データ線を介して行われるデ
   ータの転送を制御するデータ転送制御回路において、前
   記外部データ線に送出するデータを保持するラッチと、
   前記外部データ線から受信したデータを保持するラッチ
   と、外部データ線の状態を保持するモードラッチと、該
   モードラッチの値により、データの送出を行うときの外
   部データ線を選択するセレクタと、データの受信を行う
   ときの外部データ線を選択するセレクタとを備え、前記
   モードラッチの値により、前記２組の外部データ線の一
   方をデータ送出用、他方をデータ受信用として使用する
   か、前記２組の外部データ線の両者を双方向のデータ転
   送用として使用するかが切り替えられることを特徴とす
   るデータ転送制御回路。
2. 【請求項２】 前記２組の外部データ線は、プロセッサ
   と他の装置との間でデータの転送を行うデータ線であ
   り、前記２組の外部データ線の一方をデータ送出用、他
   方をデータ受信用として使用する場合、前記プロセッサ
   内部のデータ転送速度と外部のデータ転送速度とが等し
   く、前記２組の外部データ線の両者を双方向のデータ転
   送用として使用する場合、前記プロセッサ内部のデータ
   転送速度が、外部のデータ転送速度の２倍であることを
   特徴とする請求項１記載のデータ転送制御回路。
3. 【請求項３】 前記モードラッチの設定は、ハードウェ
   アまたはソフトウェアにより行われること特徴とする請
   求項１または２記載のデータ転送制御回路。