JPH03231534A

JPH03231534A - データ伝送装置

Info

Publication number: JPH03231534A
Application number: JP2026132A
Authority: JP
Inventors: Yoshito Tobe; 戸辺　義人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-07
Filing date: 1990-02-07
Publication date: 1991-10-15
Anticipated expiration: 2013-03-18
Also published as: JP2728759B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はトークンの受渡しを基本として伝送スルーブツ
トの高いスキャン伝送を行なうデータ伝送装置に係り、
特にマイクロプロセッサの送受信処理を効率よく速やか
に行ない得るようにしたデータ伝送装置に関する。

（従来の技術）一般に、プラント制御用伝送システムにおいては、伝送
路に接続される機器同士は、相互に応答性の高いデータ
交換を必要とする。このため、伝送装置を意識せずにア
クセスできる仮想共有メモリ（以下、コモンメモリと称
する）による情報交換方式が採用されている。そして、
コモンメモリを実現するためには、伝送路上の各伝送装
置がサイクリックに同報通信を行なうスキャン伝送が有
効な手段として用いられてきており、その基本的な原理
については例えば“特願昭５５−００７３４１号″に開
示されている。

第５図は、この種のスキャン伝送を実現するための従来
のデータ伝送装置の構成例を示すブロック図である。第
５図において、電気ケーブル、光ケーブル等からなる伝
送路１には、伝送路接続部２を介して送受信制御回路３
が引込み線４により接続され、トークンフレームの送受
信およびスキャン伝送・送受信制御を行なうようになっ
ている。

また、内部には、スキャン伝送データの処理および送受
信制御回路３を制御する指令を与えるマイクロプロセッ
サ５と、受信したスキャン伝送データおよび送信すべき
スキャン伝送データを格納するコモンメモリ６と、受信
したスキャン伝送データを格納するブロックを選択する
ポインタ７と、外部からのコモンメモリ６のアクセスを
可能とする外部インタフェース８と、外部インタフェー
ス８で受取るアドレスバスの値をコモンメモリ６の値に
変換して出力するアドレス変換部９とを備えており、内
部のデータは内部バス１０を通して転送される。さらに
、コモンメモリ６に対しては、送受信制御回路３、マイ
クロプロセッサ５、外部インタフェース８からアクセス
が可能である。なお、１１は内部バスである。

次に、かかるデータ伝送装置において、送受信制御回路
３は、伝送路１からトークンフレームを受信すると送信
権を獲得し、あらかじめ送受信制御回路３に設定された
コモンメモリ６上のアドレスから送信動作を開始する。

また、データフレームを受信すると、ポインタ７が示す
受信データ領域中に受信したデータを書き込む。この時
、ポインタ７がコモンメモリ６のアドレスバスの上位数
ビット、送受信制御回路３が残りの下位ビットを出力す
る。ポインタ７の値は、マイクロプロセッサ５によって
書かれる。従って、ポインタ７の値をマイクロプロセッ
サ５がソフトウェアで管理する必要がある。

第６図は、受信バッファを３個取った場合のコモンメモ
リの構成例を示す図である。第６図において、受信バッ
ファの各ブロックを＃１、＃２、＃３とする。１ブロツ
クは、スキャン伝送の１サイクル、すなわち自ステーシ
ョンが送信を終了してトークンを送出してから、トーク
ンが巡回して自ステーションに戻り、次にトークンを送
出するまでの期間中に受信したデータを格納する領域と
する。従って、スキャン伝送の１サイクル毎に受信バッ
ファ・ブロックを切換える。そして、この切換えアルゴ
リズムを実現するために、ポインタを下記に示すような
３種類用意する。

Ｐｌ・・・・・・受信データを実際に格納するブロック
を指すポインタＰ２・・・・・・過去に受信したブロックの中で受信し
たデータフレームが全て有向である最新のブロックを指すポインタＰ３・・・・・・次のスキャン伝送サイクルにおいて受
信データを格納するブロックを指すポインタこれら３種類のポインタは、第７図に示すように制御し
ている。すなわち、同図中米中のあるところは、受信し
たデータ・フレーム中に誤りのあるフレームが有ること
を指す。従って、栗印の次のスキャン伝送の１サイクル
中には、ポインタＰ２を更新せずにホストコンピュータ
から正しいデータが読めるようにしておく。

第６図、第８図は、外部インタフェース８から見たコモ
ンメモリ６が実際のコモンメモリアドレス値に変換され
る過程を示す図である。第６図において、外部インタフ
ェース８から見た受信バッファ中のデータは、受信バッ
ファのブロック１、ブロック２、ブロック３のいずれか
の中に存在する。一方、第８図において、■、■、・・
・、■はフレームを表わす。■フレームまで受信処理が
完了したところを示すもので、■フレームは受信誤りが
有ったので、ポインタＰ２が指すブロック中のデータを
指すようにしている。また、■フレームはまだ受信が完
了していないので、同じくポインタＰ２中のデータを指
すようにしている。

しかしなから、上述したようなデータ伝送装置では、ソ
フトウェアすなわちマイクロプロセッサ５でポーインタ
ＰＩ、Ｐ２．Ｐ３を制御していることから、時間制約が
大きいマイクロプロセッサ５の送受信処理に大きな負担
がかかり、結果的にマイクロプロセッサ５の送受信処理
が遅くなることになる。

（発明が解決しようとする課題）以上のように、従来のデータ伝送装置においては、マイ
クロプロセッサの送受信処理が効率よく行なえないとい
う間問題があった。

本発明の目的は、マイクロプロセッサの送受信処理を効
率よく速やかに行なうことか可能な極めて信頼性の高い
データ伝送装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段）上記の目的を達成するために本発明では、伝送路接続部
を介して伝送路に接続され、トークンフレームの送受信
およびスキャン伝送・送受信制御を行なう送受信制御回
路と、受信したスキャン伝送データおよび送信すべきス
キャン伝送データを格納するコモンメモリと、スキャン
伝送データの処理および送受信制御回路を制御するマイ
クロプロセッサと、外部インタフェースからコモンメモ
リ中の正しいデータにアクセスを可能とするアドレス変
換部とから構成され、コモンメモリを送信バッファと受
信バッファとに分け、かつ当該受信バッファを少なくと
も３個以上の受信バッファ・ブロックに分割し、スキャ
ン伝送の１サイクルが終了する毎に受信バッファ・ブロ
ックを切換えるようにしたデータ伝送装置において、ス
キャン伝送の１サイクル中の全受信フレーム中に受信誤
りがあるフレームの有無に応じて、次のサイクルの受信
バッファ・ブロックを選択するための論理を生成すると
共に現在の受信バッファ・ブロックのポインタを与える
受信バッファ選択回路を備えて構成している。

（作用）従って、本発明のデータ伝送装置においては、ホストコ
ンピュータからアドレス変換を行なって正しい受信デー
タをアクセスできることを目的に、複数の受信バッファ
・ブロックを、受信バッファ選択回路でソフトウェアの
負担なしに（マイクロプロセッサに頼らずに）速やかに
切換えることにより、マイクロプロセッサの送受信処理
を効率よく行なうことができる。

（実施例）以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明によるデータ伝送装置の構成例を示す
ブロック図であり、第５図と同一要素には同一符号を付
してその説明を省略し、ここでは異なる部分についての
み述べる。

すなわち、本データ伝送装置は、第５図におけるコモン
メモリ６を受信バッファ１２と送信バッファ１３とに分
け、かつ当該受信バッファ１２を３個の受信バッファ・
ブロックに分割すると共に、スキャン伝送の１サイクル
が終了する毎に受信バッファ１３の各ブロックを切換え
るために、スキャン伝送の１サイクル中の全受信フレー
ム中に受信誤りがあるフレームの有無に応じて、次のサ
イクルの受信バッファ・ブロックを選択するための論理
を生成すると共に現在の受信バッファ・ブロックのポイ
ンタを与える受信バッファ選択回路１４を備える構成と
したものである。

次に、本データ伝送装置の具体例について、第２図ない
し第４図を用いて説明する。

第２図は、本実施例のデータ伝送装置の具体例を示すブ
ロック図である。第２図において、送受信制御回路は、
エンコーダ・デコーダ１７と、ＭＡＣコントローラ１８
と、データバスコントローラ１９と、バッファコントロ
ーラ２０とからなっている。すなわち、エンコーダ・デ
コーダ１７は、光フアイバ１５上で受けた光信号を光／
電気・電気／光変換部１６で変換したシリアル電気信号
を、伝送路上のクロックと伝送装置内のクロックとのず
れをＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏ
ｐ　）により補正した上で、並列データに変換してＭＡ
Ｃコントローラ１８に渡す。ＭＡＣコントローラ１８は
、受診したデータフレーム中の宛先アドレスが自ステー
ション宛てであるか、または受診したデータフレームが
同報通信フレームである場合に限り、そのデータフレー
ムをデータバスコントローラ１９を通してコモンメモリ
６に書込む。このコモンメモリ６への書込みアドレスは
バッファコントローラ２０が与える。

コモンメモリ６へのアクセスは、マイクロプロセッサ５
、外部インタフェース８からと、データバスコントロー
ラ１９から行なえる。ただし、データバスコントローラ
１９からアクセスする時は、アドレスはバッフアコ・ン
トローラ２０が発生する。

これらのアクセスはパスアービタ２１で調停され、コモ
ンメモリ６へのアドレスはアドレスマルチプレクサ２３
で選択される。また、データバスコントローラ１９から
コモンメモリ６へ書込む時、すなわち受信時には、１受
診バッファ・ブロック分のアドレスをバッフ７コントロ
ーラ２ｏが与え、受診バッファ・ブロック切換え用上位
アドレス（ブロックが３個の場合は２ビツト）は受診バ
ッファ選択回路１４が与える。なお、２４は受信バッフ
ァ選択線、２５はＲＢＣアドレスバス、２６はマイクロ
プロセッサ・アドレスバスである。

すなわち、第７図に示すようなポインタの切換えを行な
うには、第３図に示す遷移状態が必要である。そこで、
前述の受診バッファ選択回路１４ヲ第４図１．：示スヨ
ウな、Ｎ０Ｔ−ＡＮＤ−ＯＲとレジスタＲからなる回路
（実際にはＰＬＤ１個）により実現する。第４図におい
て、ＰＩＨ。

ＰＩＬはそれぞれＰｌの上位ビット、下位ビットであり
、Ｐ２Ｈ，Ｐ２ＬおよびＰ３Ｈ％Ｐ３ＬはそれぞれＰ２
およびＰ３の上位ビット、下位ビットである。また、Ｈ
ＳＬはそれぞれ論理“１”論理“０”をそれぞれ表わす
。初期設定を行なうには、ＩＮＩＴをアサートしてＡＬ
Ｔパルスを入力する。逆に、異常フレームが存在した時
には、ＡＢをアサートしてＡＬＴパルスを入力する。

上述したように、本実施例のデータ伝送装置は、受診し
たスキャン伝送データおよび送信すべきスキャン伝送デ
ータを格納するコモンメモリを、受信バッファ１２と送
信バッファ１３とに分け、かつ受信バッファ１２を３個
の受信バッファ・ブロックに分割すると共に、スキャン
伝送の１サイクルが終了する毎に受信バッファ１３の各
ブロックを切換えるために、スキャン伝送の１サイクル
中の全受信フレーム中に受信誤りがあるフレームの有無
に応じて、次のサイクルの受信バッファ１３のブロック
を選択するための論理を生成すると共に現在の受信バッ
ファ・ブロックのポインタＰＩＦ２．Ｐ３を与える受信
バッファ選択回路１４を備えて構成したものである。

従って、受信バッファ・ブロックのポインタＰｉ、Ｐ２
．Ｐ３の制御が専用の受信バッファ選択回路１４で行な
われる、すなわちソフトウェアの負担なしに（マイクロ
プロセッサ５に頼らずに）速やかにポインタＰＩ、Ｐ２
．Ｐ３が切換えられるため、時間制約が大きいマイクロ
プロセッサ５の送受信処理を軽減して、マイクロプロセ
ッサ５の送受信処理を極めて効率よく行なうことが可能
となる。

尚、上記実施例では受信バッファ１２を３個の受信バッ
ファ・ブロックに分割する場合について述べたが、これ
に限らず受信バッファ１２を４個以上の受信バッファ・
ブロックに分割する場合についても、本発明を同様に適
用できるものである。

〔発明の効果〕

以上説明したように本発明によれば、スキャン伝送の１
サイクル中の全受信フレーム中に受信誤りがあるフレー
ムの有無に応じて、次のサイクルの受信バッファ・ブロ
ックを選択するための論理を生成すると共に現在の受信
バッファ・ブロックのポインタを与える受信バッファ選
択回路を備えて、ポインタの制御を行なうようにしたの
で、マイクロプロセッサの送受信処理を効率よく速やか
に行なうことが可能な極めて信頼性の高いデータ伝送装
置が提供できる。

【図面の簡単な説明】

第１図は本発明によるデータ伝送装置の構成例を示すブ
ロック図、第２図は本発明のデータ伝送装置の一実施例
を示すブロック図、第３図は同実施例における受信バッ
ファ選択回路の状態遷移図、第４図は同実施例における
受信バッファ選択回路の構成例を示すブロック図、第５
図は従来のデータ伝送装置の構成例を示すブロック図、
第６図は受信バッファを３個取った場合のコモンメモリ
の構成例を示す図、第７図は受信バッファ選択の制御方
法を示す概念図、第８図は受信バッファ中のアドレスの
対応を示す図である。１・・・伝送路、２・・・伝送路接続部、３・・・送受
信制御回路、４・・・引込み線、５・・・マイクロプロ
セッサ、６・・・コモンメモリ、７・・・ポインタ、８
・・・外部インタフェース、９・・・アドレス変換部、
１０・・・内部バス、１１・・・内部バス、１２・・・
受信バッファ、１３・・・送信バッファ、１４・・・受
信バッファ選択回路、１５・・・先ファイバ、１６・・
・光／電気・電気／光変換部、１７・・・エンコーダ・
デコーダ、１８・・・ＭＡＣコントローラ、１９・・・
データバスコントローラ、２０・・・バッファコントロ
ーラ、２１・・・バスアービタ、２２・・・ゲート、２
３・・・アドレスマルチプレクサ、２４・・・受信バッ
ファ選択線、５・・・ＲＢＣアドレスバス、６・・・マイクロプロセッサアドレスバス。

Claims

【特許請求の範囲】

伝送路接続部を介して伝送路に接続され、トークンフレ
ームの送受信およびスキャン伝送・送受信制御を行なう
送受信制御回路と、受信したスキャン伝送データおよび
送信すべきスキャン伝送データを格納するコモンメモリ
と、前記スキャン伝送データの処理および送受信制御回
路を制御するマイクロプロセッサと、外部インタフェー
スから前記コモンメモリ中の正しいデータにアクセスを
可能とするアドレス変換部とから構成され、前記コモン
メモリを送信バッファと受信バッファとに分け、かつ当
該受信バッファを少なくとも３個以上の受信バッファ・
ブロックに分割し、スキャン伝送の１サイクルが終了す
る毎に前記受信バッファ・ブロックを切換えるようにし
たデータ伝送装置において、前記スキャン伝送の１サイ
クル中の全受信フレーム中に受信誤りがあるフレームの
有無に応じて、次のサイクルの受信バッファ・ブロック
を選択するための論理を生成すると共に現在の受信バッ
ファ・ブロックのポインタを与える受信バッファ選択回
路を備えて成ることを特徴とするデータ伝送装置。