JP2728759B2 - データ伝送装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はトークンの受渡しを基本として伝送スループ
ットの高いスキャン伝送を行なうデータ伝送装置に係
り、特にマイクロプロセッサの送受信処理を効率よく速
やかに行ない得るようにしたデータ伝送装置に関する。

（従来の技術） 一般に、ププント制御用伝送システムにおいては、伝
送路に接続される機器同士は、相互に応答性の高いデー
タ交換を必要とする。このため、伝送装置を意識せずに
アクセスできる仮想共有メモリ（以下、コモンメモリと
称する）による情報交換方式が採用されている。そし
て、コモンメモリを実現するためには、伝送路上の各伝
送装置がサイクリックに同報通信を行なうスキャン伝送
が有効な手段として用いられてきており、その基本的な
原理については例えば、“特願昭55−007341号”に開示
されている。

第５図は、この種のスキャン伝送を実現するための従
来のデータ伝送装置の構成例を示すブロック図である。
第５図において、電気ケーブル，光ケーブル等からなる
伝送路１には、伝送路接続部２を介して送受信制御回路
３が引込み線４により接続され、トークンフレームの送
受信およびスキャン伝送・送受信制御を行なうようにな
っている。また、内部には、スキャン伝送データの処理
および送受信制御回路３を制御する指令を与えるマイク
ロプロセッサ５と、受信したスキャン伝送データおよび
送信すべきスキャン伝送データを格納するコモンメモリ
６と、受信したスキャン伝送データを格納するブロック
を選択するポインタ７と、外部からのコモンメモリ６の
アクセスを可能とする外部インタフェース８と、外部イ
ンタフェース８で受取るアドレスバスの値をコモンメモ
リ６の値に変換して出力するアドレス変換部９とを備え
ており、内部のデータは内部バス10を通して転送され
る。さらに、コモンメモリ６に対しては、送受信制御回
路３、マイクロプロセッサ５、外部インタフェース８か
らアクセスが可能である。なお、11は内部バスである。

次に、かかるデータ伝送装置において、送受信制御回
路３は、伝送路１からトークンフレームを受信すると送
信権を獲得し、あらかじめ送受信制御回路３に設定され
たコモンメモリ６上のアドレスから送信動作を開始す
る。また、データフレームを受信すると、ポインタ７が
示す受信データ領域中に受信したデータを書き込む。こ
の時、ポインタ７がコモンメモリ６のアドレスバスの上
位数ビット、送受信制御回路３が残りの下位ビットを出
力する。ポインタ７の値は、マイクロプロセッサ５によ
って書かれる。従って、ポインタ７の値をマイクロプロ
セッサ５がソフトウェアで管理する必要がある。

第６図は、受信バッファを３個取った場合のコモンメ
モリの構成例を示す図である。第６図において、受信バ
ッファの各ブロックを＃１、＃２、＃３とする。１ブロ
ックは、スキャン伝送の１サイクル、すなわち自ステー
ションが送信を終了してトークンを送出してから、トー
クンが巡回して自ステーションに戻り、次にトークンを
送出するまでの期間中に受信したデータを格納する領域
とする。従って、スキャン伝送の１サイクル毎に受信バ
ッファ・ブロックを切換える。そして、この切換えアル
ゴリズムを実現するために、ポインタを下記に示すよう
な３種類用意する。

P1……受信データを実際に格納するブロックを指す
ポインタ P2……過去に受信したブロックの中で受信したデー
タフレームが全て有向である最新のブロックを指すポイ
ンタ P3……次のスキャン伝送サイクルにおいて受信デー
タを格納するブロックを指すポインタ これら３種類のポインタは、第７図に示すように制御
している。すなわち、同図中※印のあるところは、受信
したデータ・フレーム中に誤りのあるフレームが有るこ
とを指す。従って、※印の次のスキャン伝送の１サイク
ル中には、ポインタP2を更新せずにホストコンピュータ
から正しいデータが読めるようにしておく。

第６図、第８図は、外部インタフェース８から見たコ
モンメモリ６が実際のコモンメモリアドレス値に変換さ
れる過程を示す図である。第６図において、外部インタ
フェース８から見た受信バッファ中のデータは、受信バ
ッファのブロック１、ブロック２、ブロック３のいずれ
かの中に存在する。一方、第８図において、，，
…，はフレームを表わす。フレームまで受信処理が
完了したところを示すもので、フレームは受信誤りが
有ったので、ポインタP2が指すブロック中のデータを指
すようにしている。また、フレームはまだ受信が完了
していないので、同じくポインタP2中のデータを指すよ
うにしている。

しかしながら、上述したようなデータ伝送装置では、
ソフトウェアすなわちマイクロプロセッサ５でポインタ
P1,P2,P3を制御していることから、時間制約が大きいマ
イクロプロセッサ５の送受信処理に大きな負担がかか
り、結果的にマイクロプロセッサ５の送受信処理が遅く
なることになる。

（発明が解決しようとする課題） 以上のように、従来のデータ伝送装置においては、マ
イクロプロセッサの送受信処理が効率よく行なえないと
いう問題があった。

本発明の目的は、マイクロプロセッサの送受信処理を
効率よく速やかに行なうことが可能な極めて信頼性の高
いデータ伝送装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記の目的を達成するために本発明では、伝送路接続
部を介して伝送路に接続され、トークンフレームの送受
信およびスキャン伝送・送受信制御を行なう送受信制御
回路と、受信したスキャン伝送データおよび送信すべき
スキャン伝送データを格納するコモンメモリと、スキャ
ン伝送データの処理および送受信制御回路を制御するマ
イクロプロセッサと、外部インタフェースからコモンメ
モリ中の正しいデータにアクセスを可能とするアドレス
変換部とから構成され、コモンメモリを送信バッファと
受信バッファとに分け、かつ当該受信バッファを少なく
とも３個以上の受信バッファ・ブロックに分割し、スキ
ャン伝送の１サイクルが終了する毎に受信バッファ・ブ
ロックを切換えるようにしたデータ伝送装置において、
スキャン伝送の１サイクル中の全受信フレーム中に受信
誤りがあるフレームの有無に応じて、次のサイクルの受
信バッファ・ブロックを選択するための論理を生成する
と共に現在の受信バッファ・ブロックのポインタを与え
る受信バッファ選択回路を備えて構成している。

（作用） 従って、本発明のデータ伝送装置においては、ホスト
コンピュータからアドレス変換を行なって正しい受信デ
ータをアクセスできることを目的に、複数の受信バッフ
ァ・ブロックを、受信バッファ選択回路でソフトウェア
の負担なしに（マイクロプロセッサに頼らずに）速やか
に切換えることにより、マイクロプロセッサの送受信処
理を効率よく行なうことができる。

（実施例） 以下、本発明の一実施例について図面を参照して説明
する。

第１図は、本発明によるデータ伝送装置の構成例を示
すブロック図であり、第５図と同一要素には同一符号を
付してその説明を省略し、ここでは異なる部分について
のみ述べる。

すなわち、本データ伝送装置は、第５図におけるコモ
ンメモリ６を受信バッファ12と送信バッファ13とに分
け、かつ当該受信バッファ12を３個の受信バッファ・ブ
ロックに分割すると共に、スキャン伝送の１サイクルが
終了する毎に受信バッファ13の各ブロックを切換えるた
めに、スキャン伝送の１サイクル中の全受信フレーム中
に受信誤りがあるフレームの有無に応じて、次のサイク
ルの受信バッファ・ブロックを選択するための論理を生
成すると共に現在の受信バッファ・ブロックのポインタ
を与える受信バッファ選択回路14を備える構成としたも
のである。

次に、本データ伝送装置の具体例について、第２図な
いし第４図を用いて説明する。

第２図は、本実施例のデータ伝送装置の具体例を示す
ブロック図である。第２図において、送受信制御回路
は、エンコーダ・デコーダ17と、MACコントローラ18
と、データパスコントローラ19と、バッファコントロー
ラ20とからなっている。すなわち、エンコーダ・デコー
ダ17は、光ファイバ15上で受けた光信号を光／電気・電
気／光変換部16で変換したシリアル電気信号を、伝送路
上のクロックと伝送装置内のクロックとのずれをPLL（P
hase Locked Loop）により補正した上で、並列データに
変換してMACコントローラ18に渡す。MACコントローラ18
は、受診したデータフレーム中の宛先アドレスが自ステ
ーション宛てであるか、または受診したデータフレーム
が同報通信フレームである場合に限り、そのデータフレ
ームをデータパスコントローラ19を通してコモンメモリ
６に書込む。このコモンメモリ６への書込みアドレスは
バッファコントローラ20が与える。

コモンメモリ６へのアクセスは、マイクロプロセッサ
５、外部インタフェース８からと、データパスコントロ
ーラ19から行なえる。ただし、データパスコントローラ
19からアクセスする時は、アドレスはバッファコントロ
ーラ20が発生する。これらのアクセスはバスアービタ21
で調停され、コモンメモリ６へのアドレスはアドレスマ
ルチプレクサ23で選択される。また、データパスコント
ローラ19からコモンメモリ６へ書込む時、すなわち受信
時には、１受診バッファ・ブロック分のアドレスをバッ
ファコントローラ20が与え、受診バッファ・ブロック切
換え用上位アドレス（ブロックが３個の場合は２ビッ
ト）は受診バッファ選択回路14が与える。なお、24は受
信バッファ選択線、25はRBCアドレスバス、26はマイク
ロプロセッサ・アドレスバスである。

すなわち、第７図に示すようなポインタの切換えを行
なうには、第３図に示す遷移状態が必要である。そこ
で、前述の受診バッファ選択回路14を第４図に示すよう
な、NOT−AND−ORとレジスタＲからなる回路（実際には
PLD1個）により実現する。第４図において、P1H、P1Lは
それぞれP1の上位ビット、下位ビットであり、P2H、P2L
およびP3H、P3LはそれぞれP2およびP3の上位ビット、下
位ビットである。また、Ｈ、Ｌはそれぞれ論理“1"、論
理“0"をそれぞれ表わす。初期設定を行なうには、INIT
をアサートしてALTパルスを入力する。逆に、異常フレ
ームが存在した時には、ABをアサートしてALTパルスを
入力する。

上述したように、本実施例のデータ伝送装置は、受診
したスキャン伝送データおよび送信すべきスキャン伝送
データを格納するコモンメモリを、受信バッファ12と送
信バッファ13とに分け、かつ受信バッファ12を３個の受
信バッファ・ブロックに分割すると共に、スキャン伝送
の１サイクルが終了する毎に受信バッファ13の各ブロッ
クを切換えるために、スキャン伝送の１サイクル中の全
受信フレーム中に受信誤りがあるフレームの有無に応じ
て、次のサイクルの受信バッファ13のブロックを選択す
るための論理を生成すると共に現在の受信バッファ・ブ
ロックのポインタP1,P2,P3を与える受信バッファ選択回
路14を備えて構成したものである。

従って、受信バッファ・ブロックのポインタP1,P2,P3
の制御が専用の受信バッファ選択回路14で行なわれる、
すなわちソフトウェアの負担なしに（マイクロプロセッ
サ５に頼らずに）速やかにポインタP1,P2,P3が切換えら
れるため、時間制約が大きいマイクロプロセッサ５の送
受信処理を軽減して、マイクロプロセッサ５の送受信処
理を極めて効率よく行なうことが可能となる。

尚、上記実施例では受信バッファ12を３個の受信バッ
ファ・ブロックに分割する場合について述べたが、これ
に限らず受信バッファ12を４個以上の受信バッファ・ブ
ロックに分解する場合についても、本発明を同様に適用
できるものである。

〔発明の効果〕

以上説明したように本発明によれば、スキャン伝送の
１サイクル中の全受信フレーム中に受信誤りがあるフレ
ームの有無に応じて、次のサイクルの受信バッファ・ブ
ロックを選択するための論理を生成すると共に現在の受
信バッファ・ブロックのポインタを与える受信バッファ
選択回路を備えて、ポインタの制御を行なうようにした
ので、マイクロプロセッサの送受信処理を効率よく速や
かに行なうことが可能な極めて信頼性の高いデータ伝送
装置が提供できる。

【図面の簡単な説明】

第１図は本発明によるデータ伝送装置の構成例を示すブ
ロック図、第２図は本発明のデータ伝送装置の一実施例
を示すブロック図、第３図は同実施例における受信バッ
ファ選択回路の状態遷移図、第４図は同実施例における
受信例バッファ選択回路の構成例を示すブロック図、第
５図は従来のデータ伝送装置の構成例を示すブロック
図、第６図は受信バッファを３個取った場合のコモンメ
モリの構成例を示す図、第７図は受信バッファ選択の制
御方法を示す概念図、第８図は受信バッファ中のアドレ
スの対応を示す図である。 １……伝送路、２……伝送路接続部、３……送受信制御
回路、４……引込み線、５……マイクロプロセッサ、６
……コモンメモリ、７……ポインタ、８……外部インタ
フェース、９……アドレス変換部、10……内部バス、11
……内部バス、12……受信バッファ、13……送信バッフ
ァ、14……受信バッファ選択回路、15……光ファイバ、
16……光／電気・電気／光変換部、17……エンコーダ・
デコーダ、18……MACコントローラ、19……データパス
コントローラ、20……バッファコントローラ、21……バ
スアービタ、22……ゲート、23……アドレスマルチプレ
クサ、24……受信バッファ選択線、25……RBCアドレス
バス、26……マイクロプロセッサ・アドレスバス。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】伝送路接続部を介して伝送路に接続され、
   トークンフレームの送受信およびスキャン伝送・送受信
   制御を行なう送受信制御回路と、受信したスキャン伝送
   データおよび送信すべきスキャン伝送データを格納する
   コモンメモリと、前記スキャン伝送データの処理および
   送受信制御回路を制御するマイクロプロセッサと、外部
   インタフェースから前記コモンメモリ中の正しいデータ
   にアクセスを可能とするアドレス変換部とから構成さ
   れ、前記コモンメモリを送信バッファと受信バッファと
   に分け、かつ当該受信バッファを少なくとも３個以上の
   受信バッファ・ブロックに分割し、スキャン伝送の１サ
   イクルが終了する毎に前記受信バッファ・ブロックを切
   換えるようにしたデータ伝送装置において、前記スキャ
   ン伝送の１サイクル中の全受信フレーム中に受信誤りが
   あるフレームの有無に応じて、次のサイクルの受信バッ
   ファ・ブロックを選択するための論理を生成すると共に
   現在の受信バッファ・ブロックのポインタを与える受信
   バッファ選択回路を備えて成ることを特徴とするデータ
   伝送装置。