JPS63113646A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ制御方式に関し、特にある決められたメ
モリ領域をリードする場合に限り、メモリのアクセスタ
イムを短縮することを可能とするメモリ制御方式に関す
る。

従来技術 メモリの大集積化に伴ない、画像処理システム等におけ
るメモリの使用度（容量）は増加の傾向を辿っている。

例えば、第４図に示す如く、イメージメモリ、フレーム
バッファ、ページバッファとして、各１ペ一ジ分、ある
いはそれ以上の容量を持つ場合が多い。イメージバッフ
ァに格納された画像データは、画像処理部による処理あ
るいはダイレクトメモリアクセス（ＤＭＡ）により、ペ
ージバッファ、フレームバッファに転送される。

この転送は、システムバス経由で実行されるので、ＣＰ
Ｕの効率を高めるためにも、できる限り短時間で完了す
ることが望ましい。転送時間の大半は、メモリのアクセ
スタイムによって決定されるが、従来のメモリ制御方式
では、メモリリード要求が発生してから、メモリに対し
制御信号を発生していたため、各サイクル毎に同じサイ
クルタイムを必要とするという問題があった。

アクセスタイムを短くするには、高速のメモリデバイス
を使用すれば良いが、これではコスト高になるという別
の問題が発生してしまう。

ところで、一般に、画像処理システムにおけるメモリの
アドレッシングは、第５図（ａ）、（ｂ）に示す如く、
連続して配列される場合（ａ）、あるいは、ブロックで
連続している場合（ｂ）等、システムにより異なりはす
るが、規則的に配列されているのが普通である。従って
、メモリへのアクセスも、ある規則に基づいて連続した
番地に対して実行される場合が多くなることがわかる。

目　　　　　的 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリ制御方式における上述の如
き問題を解消し、ある決められたメモリ領域をリードす
る場合に限り、メモリのアクセスタイムを短縮すること
を可能とするメモリ制御方式を提供することにある。

構　　　成 本発明の上述の目的は、システムバスに接続されるメモ
リ装置の制御方式において、前記システムバスからの前
回のメモリリード番地の一部および該番地に対応する複
数のデータをラッチしておき、次のリード要求が前記ラ
ッチしたアドレスと一致する場合には、ラッチしておい
たアドレスの残部をデコードして選択したアドレスに対
応するデータを、前記ラッチしたデータ中から選択して
出力することを特徴とするメモリ制御方式によって達成
される。

以下１本発明の構成を、実施例に基づいてより詳細に説
明する。

第１図は本発明の一実施例を示すメモリリードサイクル
説明図である。図において、１はアドレスラッチ、２は
アドレスバッファ、３はアドレスコンパレータ、４はメ
モリコントローラ、５はメモリ、６はデータラッチ、７
はマルチプレクサ、８はデータバッファ、また、９はシ
ステムバスを示している。

本実施例の動作の概要は、システムバス９がらメモリリ
ードされた場合、そのときのアドレスおよびそのア、ド
レス付近の連続した４番地分、６４ビツトのデータをラ
ッチしておき１次のリード番地がラッチしておいた上記
４番地内の場合は、即座にシステムバスにデータ読出し
終了を知らせ、内部ではアドレスの下位２ビツトをデコ
ードして、上記４番地のうちの対応する番地のデータを
システムバスに出力するというものである。

以下、詳細に説明する。なお、以下の説明においては、
ＤＭＡコントローラおよび画像処理部のデータ処理単位
を１６ビツト、システムバス９からのアドレスを２３ビ
ツト（ワードアドレス）とする。

システムバス９から送られるメモリリードアドレスは、
アドレスバッファ２を通過してアドレスコンパレータ（
比較器）３に入力される。アドレスコンパレータ３では
、予め、アドレスラッチ１にラッチしておいた前回のリ
ード番地と、今回アクセスのアドレスとを、上位２１（
＝２３−２）ビットについて比較する。

比較の結果が一致する場合には、マルチプレクサ７に対
して起動（アウトプットイネーブル）をがける。上記マ
ルチプレクサ７の内容は、第２図に示す如く、ｘｘｘｘ
ｏ番地〜ＸＸＸＸ３番地のデータがデータラッチ６から
入力されている。

・　上記マルチプレクサ７にアドレスコンパレータ３か
ら起動がかかると、アドレスの下位２ビツトをデコード
し、対応する番地のデータ１６ビツトがデータバッファ
８を通してシステムバス９に出力される。

なお、システムバス９からのリード要求番地が前回アク
セス番地付近の４番地以外である場合には、アドレスコ
ンパレータ３がらメモリコントローラ４に対し起動かが
かり、通常のリードサイクルが実行される。

第３図（ａ）、（ｂ）は本実施例の効果を説明するため
の図であり、（ａ）は従来技術によるメモリリードのタ
イムチャート、（ｂ）は本実施例によるタイムチャート
である。

本実施例においては、互いに隣接した４番地のデータを
連続してリードするものとすると、仮にメモリのアクセ
スタイムを２００　ｎｓとすれば、前記ｘｘｘｘｏ番地
リード時は２００　ｎｓ要するが、ＸＸＸＸＩ〜ＸＸＸ
Ｘ３番地アクセス時には、リード要求発生とほぼ同時に
アクセスが完了するため、平均アクセスタイムは２００
ｎｓ　／　４　＝　５０ｎｓとなり。

通常のメモリシステムの約４倍の高速化が達成されるこ
とになる。

ラッチされるデータ幅が４倍以上になった場合（例えば
、８倍、１６倍、・・・・）、これに相当する高速化が
実現できることは言うまでもない。

上記実施例に示した各手段は、−例として示したもので
あり、本発明はこれに限定されるべきものではない。例
えば、上記マルチプレクサ７は、これと同様の機能を有
する他の選択手段を用いることができるという如きもの
である。

効　　　果 以上述べた如く、本発明によれば、システムバスに接続
されるメモリ装置の制御方式において、前記システムバ
スからの前回のメモリリード番地の一部および該番地に
対応する複数のデータをラッチしておき、次のリード要
求が前記ラッチしたアドレスと一致する場合には、ラッ
チしておいたアドレスの残部をデコードして選択したア
ドレスに対応するデータを、前記ラッチしたデータ中か
ら選択して出力するようにしたので、ある決められたメ
モリ領域をリードする場合に限り、メモリのアクセスタ
イムを短縮することを可能とするメモリ制御方式を実現
できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリリードサイクル
説明図、第２図はマルチプレクサの内容の一例を示す図
、第３図（ａ）、（ｂ）は従来技術と本実施例の効果を
説明するためタイムチャート、第４図は画像処理システ
ム等におけるメモリの使用状況を示す図、第５図（ａ）
、（ｂ）は画像処理システムにおけるメモリのアドレッ
シングの例を示す図である。 １ニアドレスラツチ、２ニアドレスバツフア、３ニアド
レスコンパレータ、４：メモリコントローラ、５：メモ
リ、６：データラッチ、７：マルチプレクサ、８：デー
タバッファ、９ニジステムバス。 第　　　　　１　　　　　図 ト＝Δに ト価へ１ヘム 第　　　　　牛　　　　　図

Claims (2)

【特許請求の範囲】
1. （１）システムバスに接続されるメモリ装置の制御方式
   において、前記システムバスからの前回のメモリリード
   番地の一部および該番地に対応する複数のデータをラッ
   チしておき、次のリード要求が前記ラッチしたアドレス
   と一致する場合には、ラッチしておいたアドレスの残部
   をデコードして選択したアドレスに対応するデータを、
   前記ラッチしたデータ中から選択して出力することを特
   徴とするメモリ制御方式。
2. （２）前記前回のメモリリード番地の一部が上位ビット
   であることを特徴とする特許請求の範囲第１項記載のメ
   モリ制御方式。