JP2849115B2 - 半導体メモリデバイス，通信制御ｌｓｉ及び通信制御システム - Google Patents
半導体メモリデバイス，通信制御ｌｓｉ及び通信制御システムInfo
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- JP2849115B2 JP2849115B2 JP1149241A JP14924189A JP2849115B2 JP 2849115 B2 JP2849115 B2 JP 2849115B2 JP 1149241 A JP1149241 A JP 1149241A JP 14924189 A JP14924189 A JP 14924189A JP 2849115 B2 JP2849115 B2 JP 2849115B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータを先入れ先出し形式で一時的に蓄積す
るFIFOメモリ（ファーストイン・ファーストアウトメモ
リ）に関し、例えば通信制御用LSIに適用して有効な技
術に関するものである。
るFIFOメモリ（ファーストイン・ファーストアウトメモ
リ）に関し、例えば通信制御用LSIに適用して有効な技
術に関するものである。
データの処理速度や転送速度が相違する複数の装置や
機能モジュール間でデータ受渡しを行う場合にそのよう
な能力や速度の相違などを吸収するために、FIFOメモリ
などをバッファメモリとして利用することができる。例
えば通信制御用LSIにおいては、通信回線とする間でデ
ータの送受信を行う回線制御部と上位装置と接続される
バスインタフェース部との間に送信FIFOメモリや受信FI
FOメモリが配置されている。受信FIFOメモリは回線制御
部で受信されたデータを順番に蓄えられていき、蓄えら
れたデータはバスインタフェース部を介して上位装置が
順番に読み出してデータ転送やデータ処理に供される。
上記送信FIFOはバスインタフェース部を介して上位装置
から供給される送信データを順番に蓄えていき、蓄えら
れたデータは回線制御部によって順番に読出されて送信
に供される。
機能モジュール間でデータ受渡しを行う場合にそのよう
な能力や速度の相違などを吸収するために、FIFOメモリ
などをバッファメモリとして利用することができる。例
えば通信制御用LSIにおいては、通信回線とする間でデ
ータの送受信を行う回線制御部と上位装置と接続される
バスインタフェース部との間に送信FIFOメモリや受信FI
FOメモリが配置されている。受信FIFOメモリは回線制御
部で受信されたデータを順番に蓄えられていき、蓄えら
れたデータはバスインタフェース部を介して上位装置が
順番に読み出してデータ転送やデータ処理に供される。
上記送信FIFOはバスインタフェース部を介して上位装置
から供給される送信データを順番に蓄えていき、蓄えら
れたデータは回線制御部によって順番に読出されて送信
に供される。
ところで上記受信FIFOメモリや送信FIFOメモリにおい
ては、受信データのオーバーラン防止などという観点の
外に、上位システムとの間でのデータ転送のためのオー
バーヘッド低減や上位システムのデータ処理能力との関
係でデータの蓄積数を自由に制御したり、さらにはデー
タ蓄積数をリアルタイムで上位装置に知らせたりするこ
との必要性を本発明者は見出した。このとき、FIFOメモ
リのデータ蓄積数を得るための技術としては、例えば特
開昭62−225050号公報に記載されているように、FIFOメ
モリに書き込み動作が指示される毎にインクリメントさ
れ、読み出し動作が指示される毎にディクリメントされ
る専用カウンタを用いる技術が提供されている。
ては、受信データのオーバーラン防止などという観点の
外に、上位システムとの間でのデータ転送のためのオー
バーヘッド低減や上位システムのデータ処理能力との関
係でデータの蓄積数を自由に制御したり、さらにはデー
タ蓄積数をリアルタイムで上位装置に知らせたりするこ
との必要性を本発明者は見出した。このとき、FIFOメモ
リのデータ蓄積数を得るための技術としては、例えば特
開昭62−225050号公報に記載されているように、FIFOメ
モリに書き込み動作が指示される毎にインクリメントさ
れ、読み出し動作が指示される毎にディクリメントされ
る専用カウンタを用いる技術が提供されている。
また、データ送受信におけるフレーム若しくはキャラ
クタは８ビットを最小単位としてやりとりされることが
普通であるため、従来の送信FIFOメモリや受信FIFOメモ
リは、回線制御部との間でデータを８ビット単位でやり
とりするようになっている。従来はこれに呼応して、送
受信FIFOメモリとバスインタフェース部も夫々８ビット
のバス１本で接続されているだけであった。このような
FIFOメモリのバス構造について記載された文献の例とし
ては、米国インテル社:82586（1984年３月刊、ラン コ
ンポーネンツ ユーザーズマニュアル 2.13節;LAN Co
mpornents Users Manual 2.13）がある。
クタは８ビットを最小単位としてやりとりされることが
普通であるため、従来の送信FIFOメモリや受信FIFOメモ
リは、回線制御部との間でデータを８ビット単位でやり
とりするようになっている。従来はこれに呼応して、送
受信FIFOメモリとバスインタフェース部も夫々８ビット
のバス１本で接続されているだけであった。このような
FIFOメモリのバス構造について記載された文献の例とし
ては、米国インテル社:82586（1984年３月刊、ラン コ
ンポーネンツ ユーザーズマニュアル 2.13節;LAN Co
mpornents Users Manual 2.13）がある。
しかしながら、FIFOメモリのデータ蓄積数を得るため
に書込み毎にインクリメントされ且つ読出し毎にディク
リメントされる一つの専用カウンタを用いたのでは、書
込みと読出しが同時に発生したような場合にインクリメ
ント動作とディクリメント動作は正確に行われ難く、蓄
積データ数の取得に正確を期し難いという問題点があ
る。
に書込み毎にインクリメントされ且つ読出し毎にディク
リメントされる一つの専用カウンタを用いたのでは、書
込みと読出しが同時に発生したような場合にインクリメ
ント動作とディクリメント動作は正確に行われ難く、蓄
積データ数の取得に正確を期し難いという問題点があ
る。
さらに、本発明者は上位装置から送信FIFOメモリに転
送されて残っている送信データの蓄積データ数に基づい
て上位装置に送信データの転送を要求する技術について
検討したところ、従来は蓄積データの残数に従ってデー
タ転送を要求するだけに着目され、上記装置から送信FI
FOメモリに転送されるデータ数を制御する点については
何ら考慮されていなかった。このため、多チャンネルを
サポートする回線制御部の各チャンネルに対応して多数
の送信FIFOメモリが設けられている場合には、動作上多
数の送信FIFOメモリから上位装置にデータ転送が要求さ
れる場合があり、そのようなときに送信FIFOメモリへの
転送要求のネゲート条件を自由に設定できない従来の構
成では、送信FIFOへのデータ転送のために無制限にバス
が占有され、上位装置によるその他必要な処理が阻まれ
る虞があった。
送されて残っている送信データの蓄積データ数に基づい
て上位装置に送信データの転送を要求する技術について
検討したところ、従来は蓄積データの残数に従ってデー
タ転送を要求するだけに着目され、上記装置から送信FI
FOメモリに転送されるデータ数を制御する点については
何ら考慮されていなかった。このため、多チャンネルを
サポートする回線制御部の各チャンネルに対応して多数
の送信FIFOメモリが設けられている場合には、動作上多
数の送信FIFOメモリから上位装置にデータ転送が要求さ
れる場合があり、そのようなときに送信FIFOメモリへの
転送要求のネゲート条件を自由に設定できない従来の構
成では、送信FIFOへのデータ転送のために無制限にバス
が占有され、上位装置によるその他必要な処理が阻まれ
る虞があった。
また、通信制御装置におけるバスインタフェース部が
16ビットのようなビット構成のバスを介して上位装置と
接続可能になっている場合に、上位装置とバスインタフ
ェース部との間でデータを16ビット単位でやりとりして
も、従来のように送信FIFOメモリや受信FIFOメモリとそ
のバスインタフェース部とが夫々８ビットバスで接続さ
れていると、送信FIFOメモリや受信FIFOメモリとバスイ
ンタフェースとの間では複数回に分けてデータ転送を行
わなければならず、これによって、FIFOメモリと上位装
置との間でのデータ転送効率が低下してしまうという問
題があった。
16ビットのようなビット構成のバスを介して上位装置と
接続可能になっている場合に、上位装置とバスインタフ
ェース部との間でデータを16ビット単位でやりとりして
も、従来のように送信FIFOメモリや受信FIFOメモリとそ
のバスインタフェース部とが夫々８ビットバスで接続さ
れていると、送信FIFOメモリや受信FIFOメモリとバスイ
ンタフェースとの間では複数回に分けてデータ転送を行
わなければならず、これによって、FIFOメモリと上位装
置との間でのデータ転送効率が低下してしまうという問
題があった。
本発明の目的は外部とのデータ転送効率を向上させる
ことができるFIFOメモリを提供することにある。
ことができるFIFOメモリを提供することにある。
また本発明の別の目的は蓄積データ数を正確に把握す
ることができるFIFOメモリを提供することにある。
ることができるFIFOメモリを提供することにある。
また本発明のさらに別の目的は、蓄積データ数を自由
に設定可能なFIFOメモリを提供することにある。
に設定可能なFIFOメモリを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、データの並列読出しビット数と並列書込み
ビット数が相互に２以上の整数倍の関係を持つようにデ
ータの入力信号線と出力信号線をビットセルアレイに含
まれる夫々のビットセルに接続してFIFOメモリを構成す
るものである。
ビット数が相互に２以上の整数倍の関係を持つようにデ
ータの入力信号線と出力信号線をビットセルアレイに含
まれる夫々のビットセルに接続してFIFOメモリを構成す
るものである。
このときFIFOメモリとデータ転送を行う回路ブロック
に対する汎用性を考慮するなら、データの並列読出しビ
ット数と並列書込みビット数との関係を等倍又は２以上
の整数倍に選択制御する制御回路を設けておくとよい。
に対する汎用性を考慮するなら、データの並列読出しビ
ット数と並列書込みビット数との関係を等倍又は２以上
の整数倍に選択制御する制御回路を設けておくとよい。
FIFOメモリの蓄積データ数を取得するためには、例え
ばライトカウンタの値とリードカウンタの値との比較に
より、ライトカウンタの値の方が大きいときには、ライ
トカウンタの値からリードカウンタの値を減じた値を蓄
積データ数として算出し、また、上記比較手段によりリ
ードカウンタの値の方が大きいときには、ライトカウン
タの値に単位記憶領域の総数を加えた値からリードカウ
ンタの値を減じた値を蓄積データ数として算出する演算
手段を設けてFIFOメモリを構成する。
ばライトカウンタの値とリードカウンタの値との比較に
より、ライトカウンタの値の方が大きいときには、ライ
トカウンタの値からリードカウンタの値を減じた値を蓄
積データ数として算出し、また、上記比較手段によりリ
ードカウンタの値の方が大きいときには、ライトカウン
タの値に単位記憶領域の総数を加えた値からリードカウ
ンタの値を減じた値を蓄積データ数として算出する演算
手段を設けてFIFOメモリを構成する。
上記蓄積データ数取得のための構成においてライトポ
インタの値が一循して初期値に戻された以降の大小判別
を容易化するには、例えば上記リードカウンタ及びライ
トカウンタに計数値が初期値に戻る度に反転するステー
タスを設けると共に、双方のカウンタのステータスに対
する状態比較結果が一致しているときにはライトカウン
タの値からリードカウンタの値を減じた値を蓄積データ
数として算出し、また、状態が不一致のときにはライト
カウンタの値に単位記憶領域の総数を加えた値からリー
ドカウンタの値を減じた値を蓄積データ数として算出す
る演算手段を設けてFIFOメモリを構成するとよい。
インタの値が一循して初期値に戻された以降の大小判別
を容易化するには、例えば上記リードカウンタ及びライ
トカウンタに計数値が初期値に戻る度に反転するステー
タスを設けると共に、双方のカウンタのステータスに対
する状態比較結果が一致しているときにはライトカウン
タの値からリードカウンタの値を減じた値を蓄積データ
数として算出し、また、状態が不一致のときにはライト
カウンタの値に単位記憶領域の総数を加えた値からリー
ドカウンタの値を減じた値を蓄積データ数として算出す
る演算手段を設けてFIFOメモリを構成するとよい。
FIFOメモリの単位記憶領域の数即ち記憶段数が比較的
少ない場合には、上記蓄積データ数取得のために、単位
記憶領域に１対１対応するフラグを設けると共に、ライ
トカウンタが指す位置に応ずるフラグをセット状態にす
ると共にリードカウンタが指す位置に応ずるフラグをリ
セット状態に制御する制御手段と、各フラグの状態から
ビットセルアレイの蓄積データ数を取得するための論理
ゲートアレイとを設けて構成することができる。
少ない場合には、上記蓄積データ数取得のために、単位
記憶領域に１対１対応するフラグを設けると共に、ライ
トカウンタが指す位置に応ずるフラグをセット状態にす
ると共にリードカウンタが指す位置に応ずるフラグをリ
セット状態に制御する制御手段と、各フラグの状態から
ビットセルアレイの蓄積データ数を取得するための論理
ゲートアレイとを設けて構成することができる。
上記蓄積データ数はそのまま外部に与えることもでき
るが、内部で取得された蓄積データ数を利用して、ビッ
トセルアレイに蓄積されるデータ数を自由に設定できる
ようにするには、言い換えるならビットセルアレイに蓄
積されるデータ数との関係で外部にデータ転送を指示す
るタイミングを自由に設定できるようにするには、外部
にデータ転送を指示するための転送レディー信号のアサ
ート条件を任意に設定可能なレジスタの設定値と内部で
取得される蓄積データ数との比較結果に基づいてアサー
トタイミングを決定するように転送レディー信号を生成
するとよい。
るが、内部で取得された蓄積データ数を利用して、ビッ
トセルアレイに蓄積されるデータ数を自由に設定できる
ようにするには、言い換えるならビットセルアレイに蓄
積されるデータ数との関係で外部にデータ転送を指示す
るタイミングを自由に設定できるようにするには、外部
にデータ転送を指示するための転送レディー信号のアサ
ート条件を任意に設定可能なレジスタの設定値と内部で
取得される蓄積データ数との比較結果に基づいてアサー
トタイミングを決定するように転送レディー信号を生成
するとよい。
このとき、FIFOメモリへのデータ転送によるバス占有
期間が長くなって不都合な場合には、転送レディー信号
のネゲート条件を任意に設定可能なレジスタの設定値と
の比較に基づいて、転送レディー信号のネゲートタイミ
ングをも自由に制御できるようにしてもよい。
期間が長くなって不都合な場合には、転送レディー信号
のネゲート条件を任意に設定可能なレジスタの設定値と
の比較に基づいて、転送レディー信号のネゲートタイミ
ングをも自由に制御できるようにしてもよい。
上記手段の態様の詳細は以下の通りである。
〔１〕まず、FIFOメモリ型式の半導体メモリデバイスに
おける読み出しポートの並列データビット数が書込みポ
ートの並列データビット数の２以上の整数倍を採り得る
構成を説明する。
おける読み出しポートの並列データビット数が書込みポ
ートの並列データビット数の２以上の整数倍を採り得る
構成を説明する。
複数のビットセルをマトリクス配置したビットセルア
レイ（13）を有するFIFO型式の半導体メモリデバイス
は、前記ビットセルアレイに書き込まれるべきデータの
書込み位置を選択するための書込み手段（20,21）と、
前記ビットセルアレイにおける単一の読み出し位置と複
数の読み出し位置から一つを選択し、選択された一つは
前記ビットセルアレイに書き込まれたデータを読み出し
可能にするものとする読み出し手段（22,23,40）と、前
記ビットセルに結合された入力信号線と、前記ビットセ
ルに結合された出力信号線と、第１及び第２の信号状態
を出力し、前記第１の信号状態（LDS,LDHの何れか一方
はハイレベルの状態）は、前記単一の読み出し位置から
単一データの読み出し動作を読み出し手段に指示し、前
記第２の信号状態（LDS,LDHの双方がハイレベル）は複
数の読み出し位置から複数のデータの読み出し動作を前
記読み出し手段に指示し、前記単一のデータは前記読み
出し手段が前記第１の信号状態を受け取ったとき前記出
力信号線を通して並列形態で前記ビットセルアレイから
出力され、前記複数のデータは前記読み出し手段が前記
第２の信号状態を受け取ったとき前記出力信号線を通し
て並列状態で前記ビットセルアレイから出力されるもの
とする読み出し制御手段（５）と、を含んで成る。
レイ（13）を有するFIFO型式の半導体メモリデバイス
は、前記ビットセルアレイに書き込まれるべきデータの
書込み位置を選択するための書込み手段（20,21）と、
前記ビットセルアレイにおける単一の読み出し位置と複
数の読み出し位置から一つを選択し、選択された一つは
前記ビットセルアレイに書き込まれたデータを読み出し
可能にするものとする読み出し手段（22,23,40）と、前
記ビットセルに結合された入力信号線と、前記ビットセ
ルに結合された出力信号線と、第１及び第２の信号状態
を出力し、前記第１の信号状態（LDS,LDHの何れか一方
はハイレベルの状態）は、前記単一の読み出し位置から
単一データの読み出し動作を読み出し手段に指示し、前
記第２の信号状態（LDS,LDHの双方がハイレベル）は複
数の読み出し位置から複数のデータの読み出し動作を前
記読み出し手段に指示し、前記単一のデータは前記読み
出し手段が前記第１の信号状態を受け取ったとき前記出
力信号線を通して並列形態で前記ビットセルアレイから
出力され、前記複数のデータは前記読み出し手段が前記
第２の信号状態を受け取ったとき前記出力信号線を通し
て並列状態で前記ビットセルアレイから出力されるもの
とする読み出し制御手段（５）と、を含んで成る。
前記読み出し制御手段は、例えば、CPU（９）からの
制御信号（BL,BH）に応答して前記第１の信号状態又は
第２の信号状態の一方を出力する。
制御信号（BL,BH）に応答して前記第１の信号状態又は
第２の信号状態の一方を出力する。
また、複数のビットセルがマトリクス配置されFIFO形
式で利用されるビットセルアレイ（13）を有する通信制
御LSIは、前記ビットセルアレイに書き込まれるべきデ
ータの書込み位置を選択するための書込み手段（20,2
1）と、前記ビットセルアレイにおける単一の読み出し
位置と複数の読み出し位置から一つを選択し、選択され
た一つは前記ビットセルアレイに書き込まれたデータを
読み出し可能にするものとする読み出し手段（22,23,4
0）と、前記ビットセルに結合された入力信号線と、前
記ビットセルに結合された出力信号線と、第１及び第２
の信号状態を出力し、前記第１の信号状態は、前記単一
の読み出し位置から単一データの読み出し動作を読み出
し手段に指示し、前記第２の信号状態は複数の読み出し
位置から複数のデータの読み出し動作を前記読み出し手
段に指示し、前記単一のデータは読み出し手段が前記第
１の信号状態を受け取ったとき前記出力信号線を通して
並列形態で前記ビットセルアレイから出力され、前記複
数のデータは前記読み出し手段が前記第２の信号状態を
受け取ったとき前記出力信号線を通して並列形態で前記
ビットセルアレイから出力されるものとする読み出し制
御手段（５）と、前記書込み手段が保有する値と読み出
し手段が保有する値とを比較して、その比較結果を出力
する比較手段（50）と、前記読出み手段が保有する計数
値、前記読み出し手段が保有する計数値、及び前記ビッ
トセルアレイの単位記憶領域の総数を用いて前記ビット
セルアレイに格納されているデータ数を、前記比較手段
による比較結果に従って計算する演算手段（51,52）
と、外部から値が設定可能にされたレジスタ手段（70）
と、前記レジスタ手段と前記演算手段に結合され、前記
演算手段の演算結果とレジスタ手段の値を比較し、その
比較結果に従って、前記ビットセルアレイに書き込まれ
たデータを外部に転送要求するタイミング信号（DREQ
1）を生成するタイミング信号生成手段（72）と、を含
んで成る。
式で利用されるビットセルアレイ（13）を有する通信制
御LSIは、前記ビットセルアレイに書き込まれるべきデ
ータの書込み位置を選択するための書込み手段（20,2
1）と、前記ビットセルアレイにおける単一の読み出し
位置と複数の読み出し位置から一つを選択し、選択され
た一つは前記ビットセルアレイに書き込まれたデータを
読み出し可能にするものとする読み出し手段（22,23,4
0）と、前記ビットセルに結合された入力信号線と、前
記ビットセルに結合された出力信号線と、第１及び第２
の信号状態を出力し、前記第１の信号状態は、前記単一
の読み出し位置から単一データの読み出し動作を読み出
し手段に指示し、前記第２の信号状態は複数の読み出し
位置から複数のデータの読み出し動作を前記読み出し手
段に指示し、前記単一のデータは読み出し手段が前記第
１の信号状態を受け取ったとき前記出力信号線を通して
並列形態で前記ビットセルアレイから出力され、前記複
数のデータは前記読み出し手段が前記第２の信号状態を
受け取ったとき前記出力信号線を通して並列形態で前記
ビットセルアレイから出力されるものとする読み出し制
御手段（５）と、前記書込み手段が保有する値と読み出
し手段が保有する値とを比較して、その比較結果を出力
する比較手段（50）と、前記読出み手段が保有する計数
値、前記読み出し手段が保有する計数値、及び前記ビッ
トセルアレイの単位記憶領域の総数を用いて前記ビット
セルアレイに格納されているデータ数を、前記比較手段
による比較結果に従って計算する演算手段（51,52）
と、外部から値が設定可能にされたレジスタ手段（70）
と、前記レジスタ手段と前記演算手段に結合され、前記
演算手段の演算結果とレジスタ手段の値を比較し、その
比較結果に従って、前記ビットセルアレイに書き込まれ
たデータを外部に転送要求するタイミング信号（DREQ
1）を生成するタイミング信号生成手段（72）と、を含
んで成る。
例えば、前記書込み手段及び読み出し手段は、それぞ
れの計数値が初期値に戻る度に状態が反転される状態指
示手段（RSTSw,RSTSr）を有し、前記比較手段（50）
は、前記書込み手段と読み出し手段のそれぞれの状態指
示手段の状態が一致で有るか不一致であるかを比較し、
その比較結果を受ける前記演算手段は、前記書込み手段
と読み出し手段のそれぞれにおける計数値の大小関係を
前記比較結果に基づいて識別するものとすることができ
る。
れの計数値が初期値に戻る度に状態が反転される状態指
示手段（RSTSw,RSTSr）を有し、前記比較手段（50）
は、前記書込み手段と読み出し手段のそれぞれの状態指
示手段の状態が一致で有るか不一致であるかを比較し、
その比較結果を受ける前記演算手段は、前記書込み手段
と読み出し手段のそれぞれにおける計数値の大小関係を
前記比較結果に基づいて識別するものとすることができ
る。
また、シリアル伝送されたデータを蓄えるためにFIFO
形式で利用される複数の単位記憶領域から成るビットセ
ルアレイ（13）を有する通信制御LSI（１）と、CPU
（９）と、ダイレクトメモリアクセスコントローラ（1
0）とを含む通信制御システムは、前記ビットセルアレ
イに書き込まれるべきデータの書込み位置を選択するた
めの書込み手段（20,21）と、前記ビットセルアレイに
おける単一の読み出し位置と複数の読み出し位置から一
つを選択し、選択された一つは前記ビットセルアレイに
書き込まれたデータを読み出し可能にするものとする読
み出し手段（22,23,40）と、前記ビットセルに結合され
た入力信号線と、前記ビットセルに結合された出力信号
線と、前記CPUからの制御信号に応答して、第１の信号
状態又は第２の信号状態を出力し、前記第１の信号状態
は前記単一の読み出し位置から単一データの読み出し動
作を読み出し手段に指示し、前記第２の信号状態は複数
の読み出し位置から複数のデータの読み出し動作を前記
読み出し手段に指示し、前記単一のデータは前記読み出
し手段が前記第１の信号状態を受け取ったとき前記出力
信号線を通して並列形態で前記ビットセルアレイから出
力され、前記複数のデータは前記読み出し手段が前記第
２の信号状態を受け取ったとき前記出力信号線を通して
並列形態で前記ビットセルアレイから出力されるものと
する読み出し制御手段（５）と、前記書込み手段が保有
する値と読み出し手段が保有する値とを比較して、その
比較結果を出力する比較手段（50）と、前記書込み手段
が保有する計数値、前記読み出し手段が保有する計数
値、及び前記ビットセルアレイの単位記憶領域の総数を
用いて前記ビットセルアレイに格納されているデータ数
を、前記比較手段による比較結果に従って計算する演算
手段（51,52）と、外部から値が設定可能にされたレジ
スタ手段（70）と、前記レジスタ手段と前記演算手段に
結合され、前記演算手段の演算結果とレジスタ手段の値
を比較し、その比較結果に従って、前記ビットセルアレ
イに書き込まれたデータを外部に転送要求するタイミン
グ信号（DREQ1）を前記ダイレクトメモリアクセスコン
トローラに出力するタイミング信号生成手段（72）と、
を含んで成る。
形式で利用される複数の単位記憶領域から成るビットセ
ルアレイ（13）を有する通信制御LSI（１）と、CPU
（９）と、ダイレクトメモリアクセスコントローラ（1
0）とを含む通信制御システムは、前記ビットセルアレ
イに書き込まれるべきデータの書込み位置を選択するた
めの書込み手段（20,21）と、前記ビットセルアレイに
おける単一の読み出し位置と複数の読み出し位置から一
つを選択し、選択された一つは前記ビットセルアレイに
書き込まれたデータを読み出し可能にするものとする読
み出し手段（22,23,40）と、前記ビットセルに結合され
た入力信号線と、前記ビットセルに結合された出力信号
線と、前記CPUからの制御信号に応答して、第１の信号
状態又は第２の信号状態を出力し、前記第１の信号状態
は前記単一の読み出し位置から単一データの読み出し動
作を読み出し手段に指示し、前記第２の信号状態は複数
の読み出し位置から複数のデータの読み出し動作を前記
読み出し手段に指示し、前記単一のデータは前記読み出
し手段が前記第１の信号状態を受け取ったとき前記出力
信号線を通して並列形態で前記ビットセルアレイから出
力され、前記複数のデータは前記読み出し手段が前記第
２の信号状態を受け取ったとき前記出力信号線を通して
並列形態で前記ビットセルアレイから出力されるものと
する読み出し制御手段（５）と、前記書込み手段が保有
する値と読み出し手段が保有する値とを比較して、その
比較結果を出力する比較手段（50）と、前記書込み手段
が保有する計数値、前記読み出し手段が保有する計数
値、及び前記ビットセルアレイの単位記憶領域の総数を
用いて前記ビットセルアレイに格納されているデータ数
を、前記比較手段による比較結果に従って計算する演算
手段（51,52）と、外部から値が設定可能にされたレジ
スタ手段（70）と、前記レジスタ手段と前記演算手段に
結合され、前記演算手段の演算結果とレジスタ手段の値
を比較し、その比較結果に従って、前記ビットセルアレ
イに書き込まれたデータを外部に転送要求するタイミン
グ信号（DREQ1）を前記ダイレクトメモリアクセスコン
トローラに出力するタイミング信号生成手段（72）と、
を含んで成る。
〔２〕次に、FIFOメモリ形式の半導体メモリデバイスに
おける書き込みポートの並列データビット数が読み出し
ポートの並列データビット数の２以上の整数倍を採り得
る構成を説明する。
おける書き込みポートの並列データビット数が読み出し
ポートの並列データビット数の２以上の整数倍を採り得
る構成を説明する。
複数のビットセルをマトリクス配置したビットセルア
レイ（113）を有するFIFO形式の半導体メモリデバイス
は、前記ビットセルアレイから読み出されるべきデータ
の読み出し位置を選択するための読み出し手段（122,12
3）と、前記ビットセルアレイにおける単一の書込み位
置と複数の書込み位置から一つを選択する書込み手段
（120,121,140）と、前記ビットセルに結合された入力
信号線と、前記ビットセルに結合された出力信号線と、
第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の書込み位置に単一データを書込む動作を書
込み手段に指示し、前記第２の信号状態は複数の書込み
位置に複数のデータを書込む動作を前記書込み手段に指
示、前記単一のデータは前記書込み手段が前記第１の信
号状態を受け取ったとき前記入力信号線を通して並列形
態で前記ビットセルアレイに供給され、前記複数のデー
タは前記書込み手段が前記第２の信号状態を受け取った
とき前記入力信号線を通して並列形態で前記ビットセル
アレイに供給されるものとする書込み制御手段（５）
と、を含んで成る。
レイ（113）を有するFIFO形式の半導体メモリデバイス
は、前記ビットセルアレイから読み出されるべきデータ
の読み出し位置を選択するための読み出し手段（122,12
3）と、前記ビットセルアレイにおける単一の書込み位
置と複数の書込み位置から一つを選択する書込み手段
（120,121,140）と、前記ビットセルに結合された入力
信号線と、前記ビットセルに結合された出力信号線と、
第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の書込み位置に単一データを書込む動作を書
込み手段に指示し、前記第２の信号状態は複数の書込み
位置に複数のデータを書込む動作を前記書込み手段に指
示、前記単一のデータは前記書込み手段が前記第１の信
号状態を受け取ったとき前記入力信号線を通して並列形
態で前記ビットセルアレイに供給され、前記複数のデー
タは前記書込み手段が前記第２の信号状態を受け取った
とき前記入力信号線を通して並列形態で前記ビットセル
アレイに供給されるものとする書込み制御手段（５）
と、を含んで成る。
例えば前記書込み制御手段は、CPUからの制御信号（B
L,BH）に応答して前記第１の信号状態又は第２の信号状
態の一方を出力する。
L,BH）に応答して前記第１の信号状態又は第２の信号状
態の一方を出力する。
また、シリアル伝送されるべきデータを蓄えるために
FIFO形式で利用される複数の単位記憶領域から成るビッ
トセルアレイ（113）を有する通信制御LSI（１）は、前
記ビットセルアレイから読出されるべきデータの読み出
し位置を選択するための読み出し手段（122,123）と、
前記ビットセルアレイにおける単一の書込みし位置と複
数の書込み位置から一つを選択する書込み手段（120,12
1,140）と、前記ビットセルに結合された入力信号線
と、前記ビットセルに結合された出力信号線と、第１及
び第２の信号状態を出力し、前記第１の信号状態は、前
記単一の書込み位置に単一データの書込み動作を前記書
込み手段に指示し、前記第２の信号状態は複数の書込み
位置に複数のデータの書込み動作を前記書込み手段に指
示し、前記単一のデータは前記書込み手段が前記第１の
信号状態を受け取ったとき前記入力信号線を通して並列
形態で前記ビットセルアレイに供給され、前記複数のデ
ータは前記書込み手段が前記第２の信号状態を受け取っ
たとき前記入力信号線を通して並列形態で前記ビットセ
ルアレイに供給されるものとする書込み制御手段（５）
と、前記書込み手段が保有する値と読み出し手段が保有
する値とを比較して、その比較結果を出力する比較手段
（150）と、前記書込み手段が保有する計数値、前記読
み出し手段が保有する計数値、及び前記ビットセルアレ
イの単位記憶領域の総数を用いて前記ビットセルアレイ
に格納されているデータ数を、前記比較手段による比較
結果に従って計算する演算手段（151,152）と、外部か
ら値が設定可能にされた第１及び第２のレジスタ手段
（170,173）と、前記第１及び第２のレジスタ手段と前
記演算手段に結合され、前記演算手段の演算結果と第１
及び第２のレジスタ手段の値とをそれぞれ比較し、その
比較結果に従って、前記ビットセルアレイに対するデー
タの書き込みを要求し、また、その要求を解除する、タ
イミング信号（DREQ2）を生成するタイミング信号生成
手段（172）と、を含んで成る。
FIFO形式で利用される複数の単位記憶領域から成るビッ
トセルアレイ（113）を有する通信制御LSI（１）は、前
記ビットセルアレイから読出されるべきデータの読み出
し位置を選択するための読み出し手段（122,123）と、
前記ビットセルアレイにおける単一の書込みし位置と複
数の書込み位置から一つを選択する書込み手段（120,12
1,140）と、前記ビットセルに結合された入力信号線
と、前記ビットセルに結合された出力信号線と、第１及
び第２の信号状態を出力し、前記第１の信号状態は、前
記単一の書込み位置に単一データの書込み動作を前記書
込み手段に指示し、前記第２の信号状態は複数の書込み
位置に複数のデータの書込み動作を前記書込み手段に指
示し、前記単一のデータは前記書込み手段が前記第１の
信号状態を受け取ったとき前記入力信号線を通して並列
形態で前記ビットセルアレイに供給され、前記複数のデ
ータは前記書込み手段が前記第２の信号状態を受け取っ
たとき前記入力信号線を通して並列形態で前記ビットセ
ルアレイに供給されるものとする書込み制御手段（５）
と、前記書込み手段が保有する値と読み出し手段が保有
する値とを比較して、その比較結果を出力する比較手段
（150）と、前記書込み手段が保有する計数値、前記読
み出し手段が保有する計数値、及び前記ビットセルアレ
イの単位記憶領域の総数を用いて前記ビットセルアレイ
に格納されているデータ数を、前記比較手段による比較
結果に従って計算する演算手段（151,152）と、外部か
ら値が設定可能にされた第１及び第２のレジスタ手段
（170,173）と、前記第１及び第２のレジスタ手段と前
記演算手段に結合され、前記演算手段の演算結果と第１
及び第２のレジスタ手段の値とをそれぞれ比較し、その
比較結果に従って、前記ビットセルアレイに対するデー
タの書き込みを要求し、また、その要求を解除する、タ
イミング信号（DREQ2）を生成するタイミング信号生成
手段（172）と、を含んで成る。
例えば、前記書込み手段及び読み出し手段は、それぞ
れの計数値が初期値に戻る度に状態が反転される状態指
示手段（TSTSr,TSTSw）を有し、前記比較手段は、前記
書込み手段と読み出し手段のそれぞれの状態指示手段の
状態が一致で有るか不一致であるかを比較し、その比較
結果を受ける前記演算手段は、前記書込み手段と読み出
し手段のそれぞれにおける計数値の大小関係を前記比較
結果に基づいて識別するものである。
れの計数値が初期値に戻る度に状態が反転される状態指
示手段（TSTSr,TSTSw）を有し、前記比較手段は、前記
書込み手段と読み出し手段のそれぞれの状態指示手段の
状態が一致で有るか不一致であるかを比較し、その比較
結果を受ける前記演算手段は、前記書込み手段と読み出
し手段のそれぞれにおける計数値の大小関係を前記比較
結果に基づいて識別するものである。
例えば前記タイミング信号は転送レディー信号（DREQ
2）であり、前記第１のレジスタ手段（170）は前記ビッ
トセルアレイへのデータ転送を開始するための転送レデ
ィー信号のアサート条件を決定する値が設定され、前記
第２のレジスタ手段（173）は前記データ転送を停止す
るための前記転送レディー信号のネゲート条件を決定す
る値が設定され、前記タイミング信号生成手段は、前記
演算手段による演算結果と前記第１のレジスタ手段の値
との比較結果に従って前記転送レディー信号をアサート
し、前記演算手段による演算結果と前記第２のレジスタ
手段の値との比較結果に従って前記転送レディー信号を
ネゲートするものである。
2）であり、前記第１のレジスタ手段（170）は前記ビッ
トセルアレイへのデータ転送を開始するための転送レデ
ィー信号のアサート条件を決定する値が設定され、前記
第２のレジスタ手段（173）は前記データ転送を停止す
るための前記転送レディー信号のネゲート条件を決定す
る値が設定され、前記タイミング信号生成手段は、前記
演算手段による演算結果と前記第１のレジスタ手段の値
との比較結果に従って前記転送レディー信号をアサート
し、前記演算手段による演算結果と前記第２のレジスタ
手段の値との比較結果に従って前記転送レディー信号を
ネゲートするものである。
また、シリアル伝送されるべきデータを蓄えるものに
FIFO形式で利用される複数の単位記憶領域から成るビッ
トセルアレイを有する通信制御LSI（１）と、CPU（９）
と、ダイレクトメモリアクセスコントローラ（10）とを
含む通信制御システムは、前記ビットセルアレイから読
出されるべきデータの読み出し位置を選択するための読
み出し手段（122,123）と、前記ビットセルアレイにお
ける単一の書込み位置との複数の書込み位置から一つを
選択する書込み手段（120,121,140）と、前記ビットセ
ルに結合された入力信号線と、前記ビットセルに結合さ
れた出力信号線と、CPUからの制御信号に応答して、第
１の信号状態又は第２の信号状態を出力し、前記第１の
信号状態は前記単一の書込み位置に単一データを書込む
動作を前記書込み手段に指示し、前記第２の信号状態は
複数の書込み位置に複数のデータを書込む動作を前記書
込み手段に指示し、前記単一のデータは前記書込み手段
が前記第１の信号状態を受け取ったとき前記入力信号線
を通して並列形態で前記ビットセルアレイに供給され、
前記複数のデータは前記書込み手段が前記第２の信号状
態を受け取ったとき前記入力信号線を通して並列形態で
前記ビットセルアレイに供給されるものとする書込み制
御手段（５）と、前記書込み手段が保有する値と読み出
し手段が保有する値とを比較して、その比較結果を出力
する比較手段（150）と、前記書込み手段が保有する計
数値、前記読み出し手段が保有する計数値、及び前記ビ
ットセルアレイの単位記憶領域の総数を用いて前記ビッ
トセルアレイに格納されているデータ数を、前記比較手
段による比較結果に従って計算する演算手段（151,15
2）と、外部から値が設定可能にされた第１及び第２の
レジスタ手段（170,173）と、前記第１及び第２のレジ
スタ手段と前記演算手段に結合され、前記演算手段の演
算結果と第１及び第２のレジスタ手段の値をそれぞれ比
較し、その比較結果に従って、前記ビットセルアレイに
対するデータの書き込みを前記ダイレクトメモリアクセ
スコントローラに要求し、また、その要求を解除する、
タイミング信号（DREQ2）を生成するタイミング信号生
成手段（172）と、を含んで成る。
FIFO形式で利用される複数の単位記憶領域から成るビッ
トセルアレイを有する通信制御LSI（１）と、CPU（９）
と、ダイレクトメモリアクセスコントローラ（10）とを
含む通信制御システムは、前記ビットセルアレイから読
出されるべきデータの読み出し位置を選択するための読
み出し手段（122,123）と、前記ビットセルアレイにお
ける単一の書込み位置との複数の書込み位置から一つを
選択する書込み手段（120,121,140）と、前記ビットセ
ルに結合された入力信号線と、前記ビットセルに結合さ
れた出力信号線と、CPUからの制御信号に応答して、第
１の信号状態又は第２の信号状態を出力し、前記第１の
信号状態は前記単一の書込み位置に単一データを書込む
動作を前記書込み手段に指示し、前記第２の信号状態は
複数の書込み位置に複数のデータを書込む動作を前記書
込み手段に指示し、前記単一のデータは前記書込み手段
が前記第１の信号状態を受け取ったとき前記入力信号線
を通して並列形態で前記ビットセルアレイに供給され、
前記複数のデータは前記書込み手段が前記第２の信号状
態を受け取ったとき前記入力信号線を通して並列形態で
前記ビットセルアレイに供給されるものとする書込み制
御手段（５）と、前記書込み手段が保有する値と読み出
し手段が保有する値とを比較して、その比較結果を出力
する比較手段（150）と、前記書込み手段が保有する計
数値、前記読み出し手段が保有する計数値、及び前記ビ
ットセルアレイの単位記憶領域の総数を用いて前記ビッ
トセルアレイに格納されているデータ数を、前記比較手
段による比較結果に従って計算する演算手段（151,15
2）と、外部から値が設定可能にされた第１及び第２の
レジスタ手段（170,173）と、前記第１及び第２のレジ
スタ手段と前記演算手段に結合され、前記演算手段の演
算結果と第１及び第２のレジスタ手段の値をそれぞれ比
較し、その比較結果に従って、前記ビットセルアレイに
対するデータの書き込みを前記ダイレクトメモリアクセ
スコントローラに要求し、また、その要求を解除する、
タイミング信号（DREQ2）を生成するタイミング信号生
成手段（172）と、を含んで成る。
上記手段によれば、データの並列読出しビット数と並
列書込みビット数との間に２以上の整数倍の関係を持つ
ことは、所定の複数ビットを１単位とするデータを取扱
う場合に、FIFOメモリの一方のポートは他方のポートに
比べて複数倍の単位データをまとめてやりとり可能に働
き、これによって外部とのデータ転送効率の向上を達成
する。例えばFIFOメモリが通信制御装置の回線制御部と
バスインタフェース部との間に配置される場合、FIFOメ
モリは、オクテット単位で回線制御部とデータをやりと
りする一方において、その複数倍の単位でバスインタフ
ェース部とデータをやりとりする。
列書込みビット数との間に２以上の整数倍の関係を持つ
ことは、所定の複数ビットを１単位とするデータを取扱
う場合に、FIFOメモリの一方のポートは他方のポートに
比べて複数倍の単位データをまとめてやりとり可能に働
き、これによって外部とのデータ転送効率の向上を達成
する。例えばFIFOメモリが通信制御装置の回線制御部と
バスインタフェース部との間に配置される場合、FIFOメ
モリは、オクテット単位で回線制御部とデータをやりと
りする一方において、その複数倍の単位でバスインタフ
ェース部とデータをやりとりする。
また、ビットセルアレイにおける単位記憶領域の位置
を指す相互に異なるリードカウンタとライトカウンタ
は、同時に読出し書込みが起きても別々に動作して夫々
の計数値を演算手段又はフラグの制御手段に与え、この
ようにして双方のカウンタから別々に与えられる値を演
算手段が処理することにより、蓄積データ数の正確な取
得を可能にする。
を指す相互に異なるリードカウンタとライトカウンタ
は、同時に読出し書込みが起きても別々に動作して夫々
の計数値を演算手段又はフラグの制御手段に与え、この
ようにして双方のカウンタから別々に与えられる値を演
算手段が処理することにより、蓄積データ数の正確な取
得を可能にする。
（通信制御装置） 第１図には本発明の一実施例である通信制御LSI（以
下単に通信制御装置とも記す）１が示されている。この
通信制御装置１は、特に制限されないが公知の半導体集
積回路製造技術によりシリコンのような１個の半導体基
板に形成されている。
下単に通信制御装置とも記す）１が示されている。この
通信制御装置１は、特に制限されないが公知の半導体集
積回路製造技術によりシリコンのような１個の半導体基
板に形成されている。
この通信制御装置１は、特に制限されないが、受信回
路RTからビットシリアルに伝送されてくる受信データを
受け取ってオクテット単位（８ビット単位）でシリアル
／パラレル変換したりする受信回路２や、送信すべきパ
ラレルデータをオクテット単位でパラレル／シリアル変
換して送信回路TLに送り出す送信回路３などを含んだ回
線制御部４と、上位装置とインタフェースされるバスイ
ンタフェース部５を持つ。このバスインタフェース部５
と受信回路２との間には、パラレル変換された受信デー
タをオクテット単位で順次一時的に蓄えていく受信FIFO
メモリ６が配置され、また、バスインタフェース部５と
送信回路３との間には、送信すべきデータをオクテット
単位で順次一時的に蓄える送信FIFOメモレ７が設けれら
ている。尚、回線制御部４でシリアル・パラレル変換さ
れる単位は８ビット長に限定されず、有限長で一定であ
れば何ビットでもよい。また、シリアルデータ列の最後
の区切りは、単位ビット数ちょうどであっても、余って
も、どちらでもよい。シリアルデータの最初及び最後の
認識は、あらかじめ定められた手順に従って受信回路２
が行う。同様に送信回路３は、送信データの最初や最後
を認識可能にするための情報を付加する。これらの制御
手順は通信制御装置がサポートするプロトコルに従って
決定され、その具体的な内容は限定されない。
路RTからビットシリアルに伝送されてくる受信データを
受け取ってオクテット単位（８ビット単位）でシリアル
／パラレル変換したりする受信回路２や、送信すべきパ
ラレルデータをオクテット単位でパラレル／シリアル変
換して送信回路TLに送り出す送信回路３などを含んだ回
線制御部４と、上位装置とインタフェースされるバスイ
ンタフェース部５を持つ。このバスインタフェース部５
と受信回路２との間には、パラレル変換された受信デー
タをオクテット単位で順次一時的に蓄えていく受信FIFO
メモリ６が配置され、また、バスインタフェース部５と
送信回路３との間には、送信すべきデータをオクテット
単位で順次一時的に蓄える送信FIFOメモレ７が設けれら
ている。尚、回線制御部４でシリアル・パラレル変換さ
れる単位は８ビット長に限定されず、有限長で一定であ
れば何ビットでもよい。また、シリアルデータ列の最後
の区切りは、単位ビット数ちょうどであっても、余って
も、どちらでもよい。シリアルデータの最初及び最後の
認識は、あらかじめ定められた手順に従って受信回路２
が行う。同様に送信回路３は、送信データの最初や最後
を認識可能にするための情報を付加する。これらの制御
手順は通信制御装置がサポートするプロトコルに従って
決定され、その具体的な内容は限定されない。
上記バスインタフェース部５は、特に制限されないが
16ビットのデータバスやアドレスバスなどを含むシステ
ムバス８を介して、システム全体の制御を司るCPU（セ
ントラル・プロセッシング・ユニット）９、シングルア
ドレシングモードやデュアルモードでデータのブロック
転送制御を行い得るDMAC（ダイレクト・メモリ・アクセ
ス・コントローラ）10、及びデータの格納領域やCPU9の
ワーク領域などに利用されるRAM（ランダム・アクセス
・メモリ）11などの上位装置に結合されている。バスイ
ンタフェース部５には、上位装置のCPU9やDMAC10などの
バスマスタモジュールから出力されるバス制御信号、例
えばデータ転送方向を示すリードライト信号R/、シス
テムバス８に含まれるデータバス上のデータが有効であ
ることを示すデータストローブ信号DS、16ビットデータ
バスの上位８ビットが有効であることを示すバスハイ信
号BH、16ビットデータバスの下位８ビットが有効である
ことを示すバスロー信号BLなどが供給される。
16ビットのデータバスやアドレスバスなどを含むシステ
ムバス８を介して、システム全体の制御を司るCPU（セ
ントラル・プロセッシング・ユニット）９、シングルア
ドレシングモードやデュアルモードでデータのブロック
転送制御を行い得るDMAC（ダイレクト・メモリ・アクセ
ス・コントローラ）10、及びデータの格納領域やCPU9の
ワーク領域などに利用されるRAM（ランダム・アクセス
・メモリ）11などの上位装置に結合されている。バスイ
ンタフェース部５には、上位装置のCPU9やDMAC10などの
バスマスタモジュールから出力されるバス制御信号、例
えばデータ転送方向を示すリードライト信号R/、シス
テムバス８に含まれるデータバス上のデータが有効であ
ることを示すデータストローブ信号DS、16ビットデータ
バスの上位８ビットが有効であることを示すバスハイ信
号BH、16ビットデータバスの下位８ビットが有効である
ことを示すバスロー信号BLなどが供給される。
受信回路２がデータを受信すると、その受信データは
順番に受信FIFOメモリ６に書込まれていく。受信FIFOメ
モリ６の蓄積データ数が所定数に達すると、受信FIFOメ
モリ６は、上位装置側に受信FIFOメモリ６のリード・ア
クセスを指示する転送レディー信号、例えばDMA転送要
求信号DREQ1をDMAC10の所定チャネルにアサートする。
これによりDMACは、受信FIFOメモリ６の格納データをシ
ングルアドレシングモードでRAM11に転送制御する。RAM
11に転送されたデータはCPU9による所定のプロトコル処
理などに供される。
順番に受信FIFOメモリ６に書込まれていく。受信FIFOメ
モリ６の蓄積データ数が所定数に達すると、受信FIFOメ
モリ６は、上位装置側に受信FIFOメモリ６のリード・ア
クセスを指示する転送レディー信号、例えばDMA転送要
求信号DREQ1をDMAC10の所定チャネルにアサートする。
これによりDMACは、受信FIFOメモリ６の格納データをシ
ングルアドレシングモードでRAM11に転送制御する。RAM
11に転送されたデータはCPU9による所定のプロトコル処
理などに供される。
送信回路３は送信FIFOメモリ７に蓄えられているデー
タを所定の手順に従って順次送信していくが、送信FIFO
メモリ７に残っているデータ数が減ってくると、送信FI
FOメモリ７は、上位装置側に送信すべきデータの書込み
を指示するための転送レディー信号、例えばDMA転送要
求信号DREQ2をDMAC10の所定チャネルにアサートする。
これによりDMAC10は、RAM11に格納されている送信すべ
きデータをシングルアドレシングモードで送信FIFOメモ
リ７に転送制御する。
タを所定の手順に従って順次送信していくが、送信FIFO
メモリ７に残っているデータ数が減ってくると、送信FI
FOメモリ７は、上位装置側に送信すべきデータの書込み
を指示するための転送レディー信号、例えばDMA転送要
求信号DREQ2をDMAC10の所定チャネルにアサートする。
これによりDMAC10は、RAM11に格納されている送信すべ
きデータをシングルアドレシングモードで送信FIFOメモ
リ７に転送制御する。
通信制御装置１に内蔵されている各種制御用レジスタ
は、特に限定されないが、CPU9によって直接アクセス可
能になっている。即ち、CPU9からバスインタフェース部
５にアドレス信号が供給されると、そのアドレス信号を
デコードするレジスタ選択回路が当該アドレスに対応す
るレジスタを選択し、このようにして選択されたレジス
タに対してCPU9が制御データの初期設定などを行う。
は、特に限定されないが、CPU9によって直接アクセス可
能になっている。即ち、CPU9からバスインタフェース部
５にアドレス信号が供給されると、そのアドレス信号を
デコードするレジスタ選択回路が当該アドレスに対応す
るレジスタを選択し、このようにして選択されたレジス
タに対してCPU9が制御データの初期設定などを行う。
（受信FIFOメモリ） 上記受信FIFOメモリ６は、特に制限されないが、８ビ
ット分のビットセルを１単位とする複数の単位記憶領域
REo〜REmを含むビットセルアレイ13、単位記憶領域の選
択制御などを行うFIFO制御部14、ビットセルアレイ13に
蓄積されているデータ数を演算するための演算部15、演
算部15で取得された蓄積データ数を利用して上記DMA転
送要求信号DREQ1を生成する転送レディー生成部16など
を含む。
ット分のビットセルを１単位とする複数の単位記憶領域
REo〜REmを含むビットセルアレイ13、単位記憶領域の選
択制御などを行うFIFO制御部14、ビットセルアレイ13に
蓄積されているデータ数を演算するための演算部15、演
算部15で取得された蓄積データ数を利用して上記DMA転
送要求信号DREQ1を生成する転送レディー生成部16など
を含む。
上記ビットセルアレイ13は、特に制限されないが、第
２図に示されるように、ビットセルBCをｎ行８列でマト
リクス配置されて成り、各行８個のビットセルが夫々８
ビット分の単位記憶領域REo〜REmを構成する。
２図に示されるように、ビットセルBCをｎ行８列でマト
リクス配置されて成り、各行８個のビットセルが夫々８
ビット分の単位記憶領域REo〜REmを構成する。
ビットセルアレイ13へのデータ書込み動作における単
位記憶領域の指定はライトカウンタ20が行い、その計数
データRCOUNTwをライトアドレスデコーダ21が解読する
ことにより一つの単位記憶領域が選択される。データ読
出し動作における単位記憶領域の指定はリードカウンタ
22が行い、その計数データRCONTrをリードアドレスデコ
ーダ23が解読することにより所定の単位記憶領域が選択
される。受信FIFOメモリ６の初期状態において上記ライ
トカウンタ20及びリードカウンタ22の値は零に初期化さ
れる。
位記憶領域の指定はライトカウンタ20が行い、その計数
データRCOUNTwをライトアドレスデコーダ21が解読する
ことにより一つの単位記憶領域が選択される。データ読
出し動作における単位記憶領域の指定はリードカウンタ
22が行い、その計数データRCONTrをリードアドレスデコ
ーダ23が解読することにより所定の単位記憶領域が選択
される。受信FIFOメモリ６の初期状態において上記ライ
トカウンタ20及びリードカウンタ22の値は零に初期化さ
れる。
（受信FIFOメモリ…ライトカウンタ） ライトカウンタ20は書き込み可能な先頭の単位記憶領
域の位置を指し、その情報はライトアドレスデコーダ21
に向けて出力されている。受信回路２から受信データが
ビットセルアレイ13に出力されると、これに呼応して受
信回路２はストローブ信号RWSをアサートする。このス
トローブ信号RWSがゲート25を通過すると、最初にライ
トアドレスデコーダ21がそのストローブ信号RWSのアサ
ートタイミングに同期してライトカウンタ20の値をデコ
ードして、単位記憶領域を選択し、選択された単位記憶
領域に受信データが書込まれる。次いでそのストローブ
信号RWSのネゲートタイミングに同期してライトカウン
タ20がインクリメントされ、これによってライトカウン
タ20は次の書込み位置を保有する。
域の位置を指し、その情報はライトアドレスデコーダ21
に向けて出力されている。受信回路２から受信データが
ビットセルアレイ13に出力されると、これに呼応して受
信回路２はストローブ信号RWSをアサートする。このス
トローブ信号RWSがゲート25を通過すると、最初にライ
トアドレスデコーダ21がそのストローブ信号RWSのアサ
ートタイミングに同期してライトカウンタ20の値をデコ
ードして、単位記憶領域を選択し、選択された単位記憶
領域に受信データが書込まれる。次いでそのストローブ
信号RWSのネゲートタイミングに同期してライトカウン
タ20がインクリメントされ、これによってライトカウン
タ20は次の書込み位置を保有する。
尚、全ての単位記憶領域REo〜REmに読出し前のデータ
が書込まれているフル状態、即ち、ビットセルアレイ13
の蓄積データ数が単位記憶領域の数（記憶段数）に等し
くされている状態では最早新たな受信データを書込むこ
とができない。斯る状態において書込みを阻止するた
め、上記演算部15で演算された蓄積データ数を受けてビ
ットセルアレイ13がフル状態であるかを判定するフル状
態検出回路26が設けられ、この検出結果信号RFSが上記
ゲート25に与えられることにより、フル状態のときには
ストローブ信号RWSがライトカウンタ20及びライトアド
レスデコーダ21に伝達されないようになっている。
が書込まれているフル状態、即ち、ビットセルアレイ13
の蓄積データ数が単位記憶領域の数（記憶段数）に等し
くされている状態では最早新たな受信データを書込むこ
とができない。斯る状態において書込みを阻止するた
め、上記演算部15で演算された蓄積データ数を受けてビ
ットセルアレイ13がフル状態であるかを判定するフル状
態検出回路26が設けられ、この検出結果信号RFSが上記
ゲート25に与えられることにより、フル状態のときには
ストローブ信号RWSがライトカウンタ20及びライトアド
レスデコーダ21に伝達されないようになっている。
（受信FIFOメモリ…リードカウンタ） 上記リードカウンタ22は、読出し可能な先頭の単位記
憶領域の位置を指し、その情報はリードアドレスデコー
ダ23に向けて出力されている。上位装置から出力される
データストローブ信号DS、リード・ライト信号R/、バ
スロー信号BL、バスハイ信号BHにより受信FIFOメモリ６
の読出し動作が指示されると、バスインタフェース部５
は、リード・ライト信号R/がハイレベルのような読出
し動作指示レベルにされているときにデータストローブ
信号DSがハイレベルにアサートされるタイミングに同期
してストローブ信号RRSをアサートする。このアサート
タイミングに同期してリードアドレスデコーダ23がリー
ドカウンタ22の値をデコードして単位記憶領域から受信
データが読み出される。そして上記ストローブ信号のネ
ゲートタイミングに同期してカウンタコントローラ27が
リードカウンタ22をインクリメントし、これによってリ
ードカウンタ22は次の読出し位置を保有する。カウンタ
コントローラ27によるリードカウンタのインクリメント
動作は、バスロー信号BL及びバスハイ信号BHのレベルに
従ったステート信号LDS,HDSによって決定される。即
ち、バスロー信号BL及びバスハイ信号BHが共にハイレベ
ルにアサートされて双方のステート信号LDS,HDSがハイ
レベルにされているとき、言い換えるなら、16ビットデ
ータバスの下位８ビット及び上位８ビットの双方を用い
てデータ転送を行うことが指示されている状態では、カ
ウンタコントローラ27はカウントクロックRRC1、RRC2を
用いてリードカウンタ22を２回インクリメント（２カウ
ントアップ）する。上位装置により16ビット単位でデー
タが読出されるときには同時に２個の単位記憶領域が選
択されるようになっているからである。また、バスロー
信号BLとバスハイ信号BHの何れか一方だけがアサートさ
れているとき、言い換えるなら、16ビットデータバスの
下位８ビット又は上位８ビットの何れか一方を用いてデ
ータ転送を行うことが指示されている状態では、カウン
タコントローラ27はカウントクロックRRC1又はRRC2の一
方を用いてリードカウンタを１回インクリメント（１カ
ウントアップ）する。
憶領域の位置を指し、その情報はリードアドレスデコー
ダ23に向けて出力されている。上位装置から出力される
データストローブ信号DS、リード・ライト信号R/、バ
スロー信号BL、バスハイ信号BHにより受信FIFOメモリ６
の読出し動作が指示されると、バスインタフェース部５
は、リード・ライト信号R/がハイレベルのような読出
し動作指示レベルにされているときにデータストローブ
信号DSがハイレベルにアサートされるタイミングに同期
してストローブ信号RRSをアサートする。このアサート
タイミングに同期してリードアドレスデコーダ23がリー
ドカウンタ22の値をデコードして単位記憶領域から受信
データが読み出される。そして上記ストローブ信号のネ
ゲートタイミングに同期してカウンタコントローラ27が
リードカウンタ22をインクリメントし、これによってリ
ードカウンタ22は次の読出し位置を保有する。カウンタ
コントローラ27によるリードカウンタのインクリメント
動作は、バスロー信号BL及びバスハイ信号BHのレベルに
従ったステート信号LDS,HDSによって決定される。即
ち、バスロー信号BL及びバスハイ信号BHが共にハイレベ
ルにアサートされて双方のステート信号LDS,HDSがハイ
レベルにされているとき、言い換えるなら、16ビットデ
ータバスの下位８ビット及び上位８ビットの双方を用い
てデータ転送を行うことが指示されている状態では、カ
ウンタコントローラ27はカウントクロックRRC1、RRC2を
用いてリードカウンタ22を２回インクリメント（２カウ
ントアップ）する。上位装置により16ビット単位でデー
タが読出されるときには同時に２個の単位記憶領域が選
択されるようになっているからである。また、バスロー
信号BLとバスハイ信号BHの何れか一方だけがアサートさ
れているとき、言い換えるなら、16ビットデータバスの
下位８ビット又は上位８ビットの何れか一方を用いてデ
ータ転送を行うことが指示されている状態では、カウン
タコントローラ27はカウントクロックRRC1又はRRC2の一
方を用いてリードカウンタを１回インクリメント（１カ
ウントアップ）する。
尚、単位記憶領域Eo〜Emに格納されているデータが全
て読出されたエンプティー状態即ちビットセルアレイ13
の蓄積データ数が零の状態では最早読出すべき情報が存
在しない。斯る状態において読出しを阻止するため、上
記演算部15で演算された蓄積データ数を受けてビットセ
ルアレイ13がエンプティー状態であるか否かを判定する
エンプティー状態検出回路29が設けられ、この検出結果
信号RESがリードアドレスデコーダ23及びカウンタコン
トローラ27に与えられることにより、ストローブ信号RR
Sの変化が無視されるようになっている。
て読出されたエンプティー状態即ちビットセルアレイ13
の蓄積データ数が零の状態では最早読出すべき情報が存
在しない。斯る状態において読出しを阻止するため、上
記演算部15で演算された蓄積データ数を受けてビットセ
ルアレイ13がエンプティー状態であるか否かを判定する
エンプティー状態検出回路29が設けられ、この検出結果
信号RESがリードアドレスデコーダ23及びカウンタコン
トローラ27に与えられることにより、ストローブ信号RR
Sの変化が無視されるようになっている。
（受信FIFOメモリ…２バイト並列リード） ビットセルアレイ13から１バイト（８ビット）単位の
受信データを並列して２個づつ読出し可能にするため、
各ビットセルBCは、特に制限されないが、第８図に示さ
れるようにＤ型フリップフロップのようなラッチ回路30
のデータ入力端子ｄに選択スイッチ31を介して１本の書
込みデータ線Dwi（ｉ＝０〜７）が結合され、またラッ
チ回路30のデータ出力端子Ｑには夫々選択スイッチ32,3
3を介して上位読出しデータ線HDriと下位読出しデータ
線LDriが共通接続されている。上記選択スイッチ31の選
択端子は書込みワード線Wwj（ｊ＝０〜ｍ）に結合さ
れ、選択スイッチ32,33の選択端子は上位読出しワード
線HWrj,下位読出しワード線LWrjに別々に接続されてい
る。第２図に示されるように上記書込みワード線Wwj、
上位読出しワード線HWrj、下位読出しワード線LWrjは、
一つの単位記憶領域を構成する１行８個のビットセルBC
に共通接続され、また、書込みデータ線Dwi、上位読出
しデータ線HDri、下位読出しデータ線LDriは、１列ｎ個
のビットセルBCに共通接続されている。
受信データを並列して２個づつ読出し可能にするため、
各ビットセルBCは、特に制限されないが、第８図に示さ
れるようにＤ型フリップフロップのようなラッチ回路30
のデータ入力端子ｄに選択スイッチ31を介して１本の書
込みデータ線Dwi（ｉ＝０〜７）が結合され、またラッ
チ回路30のデータ出力端子Ｑには夫々選択スイッチ32,3
3を介して上位読出しデータ線HDriと下位読出しデータ
線LDriが共通接続されている。上記選択スイッチ31の選
択端子は書込みワード線Wwj（ｊ＝０〜ｍ）に結合さ
れ、選択スイッチ32,33の選択端子は上位読出しワード
線HWrj,下位読出しワード線LWrjに別々に接続されてい
る。第２図に示されるように上記書込みワード線Wwj、
上位読出しワード線HWrj、下位読出しワード線LWrjは、
一つの単位記憶領域を構成する１行８個のビットセルBC
に共通接続され、また、書込みデータ線Dwi、上位読出
しデータ線HDri、下位読出しデータ線LDriは、１列ｎ個
のビットセルBCに共通接続されている。
上記書込みデータ線Dw0〜Dw7は第１図に示される８ビ
ットの内部バス35を介して受信回路２のデータ出力端子
に結合される。上記下位読出しデータ線LDr0〜LDr7は第
１図に示される８ビットの内部バス36を介し、また上位
読出しデータ線HDr0〜HDr7は８ビットの内部バス37を介
して、夫々バスインタフェース部５に接続され、これを
通してシステムバス８の16ビットデータバスの下位８ビ
ット、上位８ビットに夫々インタフェース可能になって
いる。
ットの内部バス35を介して受信回路２のデータ出力端子
に結合される。上記下位読出しデータ線LDr0〜LDr7は第
１図に示される８ビットの内部バス36を介し、また上位
読出しデータ線HDr0〜HDr7は８ビットの内部バス37を介
して、夫々バスインタフェース部５に接続され、これを
通してシステムバス８の16ビットデータバスの下位８ビ
ット、上位８ビットに夫々インタフェース可能になって
いる。
上記書込みワード線Ww0〜Wwmは、ライトカウンタ20か
ら与えられる計数値をデコードして選択信号RSw0〜RSwm
を形成するライトアドレスデコーダ21の出力端子に順番
に接続され、ライトカウンタ20から与えられる計数値の
デコード結果に従って所定の１本がハイレベルのような
選択レベルに制御される。１本の書込みワード線Wwjが
選択レベルにされると、これに接続する１行８個のビッ
トセルBCから成る単位記憶領域Ejに、書込みデータ線Dw
0〜Dwmから与えられる８ビットの受信データが書込まれ
る。書込みタイミングはラッチ回路30のクロック入力端
子CKに供給される信号のクロック変化又はレベルに従っ
て決定され、例えば書込みワード線Wwjの信号をそのま
まクロック入力端子CKに与えてもよい。
ら与えられる計数値をデコードして選択信号RSw0〜RSwm
を形成するライトアドレスデコーダ21の出力端子に順番
に接続され、ライトカウンタ20から与えられる計数値の
デコード結果に従って所定の１本がハイレベルのような
選択レベルに制御される。１本の書込みワード線Wwjが
選択レベルにされると、これに接続する１行８個のビッ
トセルBCから成る単位記憶領域Ejに、書込みデータ線Dw
0〜Dwmから与えられる８ビットの受信データが書込まれ
る。書込みタイミングはラッチ回路30のクロック入力端
子CKに供給される信号のクロック変化又はレベルに従っ
て決定され、例えば書込みワード線Wwjの信号をそのま
まクロック入力端子CKに与えてもよい。
上記下位読出しワード線LWr0〜LWrm、上位読出しワー
ド線HWr0〜HWrmの選択動作は、リードアドレスデコーダ
23から出力される選択信号RSr0〜RSrmを受ける選択制御
回路40が行う。リードアドレスデコーダ23はリードカウ
ンタ22から与えられる計数値のデコード結果に従って選
択信号RSr0〜RSrmのうちの一つをハイレベルのような選
択レベルにする。
ド線HWr0〜HWrmの選択動作は、リードアドレスデコーダ
23から出力される選択信号RSr0〜RSrmを受ける選択制御
回路40が行う。リードアドレスデコーダ23はリードカウ
ンタ22から与えられる計数値のデコード結果に従って選
択信号RSr0〜RSrmのうちの一つをハイレベルのような選
択レベルにする。
上記選択制御回路40は、リードアドレスデコーダ23に
よる１回の選択動作で２バイトのデータを並列読出し可
能に制御するものであり、単位記憶領域RE0〜REm毎に設
けられたセレクタRSEL0〜RSELmによって構成される。
よる１回の選択動作で２バイトのデータを並列読出し可
能に制御するものであり、単位記憶領域RE0〜REm毎に設
けられたセレクタRSEL0〜RSELmによって構成される。
上記セレクタRSEL0〜RSELmは相互に同一の論理ゲート
を含み、例えばセレクタRSELjは、第４図に示されるよ
うに、バスロー信号BLに対応するバスローステート信号
LDSと選択信号RSrjを２入力して論理積を採りその結果
を下位読出しワード線LWrjに出力するアンドゲート40、
インバータ41から出力されるバスローステート信号LDS
信号の反転レベル信号とバスハイ信号BHに対応するバス
ハイステート信号HDSと選択信号RSrjとを３入力して論
理積を採るアンドゲート42、上記バスハイステート信号
HDSとバスローステート信号LDSと前段の選択信号RSrj−
1とを３入力して論理積を採るアンドゲート43、上記２
個のアンドゲート42,43の出力を２入力して論理和を採
りその結果を上位読出しワード線HWrjに出力するオアゲ
ート44から成る。
を含み、例えばセレクタRSELjは、第４図に示されるよ
うに、バスロー信号BLに対応するバスローステート信号
LDSと選択信号RSrjを２入力して論理積を採りその結果
を下位読出しワード線LWrjに出力するアンドゲート40、
インバータ41から出力されるバスローステート信号LDS
信号の反転レベル信号とバスハイ信号BHに対応するバス
ハイステート信号HDSと選択信号RSrjとを３入力して論
理積を採るアンドゲート42、上記バスハイステート信号
HDSとバスローステート信号LDSと前段の選択信号RSrj−
1とを３入力して論理積を採るアンドゲート43、上記２
個のアンドゲート42,43の出力を２入力して論理和を採
りその結果を上位読出しワード線HWrjに出力するオアゲ
ート44から成る。
受信データを２バイト並列読出しするときにはバスロ
ーステート信号LDS及びバスハイステート信号HDSはとも
にハイレベルにされる。このとき、例えばリードカウン
タ22が単位記憶領域REjを指し、これによって選択信号R
Srjが選択レベルにされるなら、この選択信号RSrjを受
けるセレクタRSELjのアンドゲート40と、次段セレクタR
SELj＋1のアンドゲート43がハイレベルの信号を出力
し、この結果、第6A図に示されるように単位記憶領域RE
jの受信データが上記読出しデータ線HDr0〜HDr7に読出
されると共に、単位記憶領域REj＋1の受信データが下位
読出しデータ線LDr0〜LDr7に読出される。
ーステート信号LDS及びバスハイステート信号HDSはとも
にハイレベルにされる。このとき、例えばリードカウン
タ22が単位記憶領域REjを指し、これによって選択信号R
Srjが選択レベルにされるなら、この選択信号RSrjを受
けるセレクタRSELjのアンドゲート40と、次段セレクタR
SELj＋1のアンドゲート43がハイレベルの信号を出力
し、この結果、第6A図に示されるように単位記憶領域RE
jの受信データが上記読出しデータ線HDr0〜HDr7に読出
されると共に、単位記憶領域REj＋1の受信データが下位
読出しデータ線LDr0〜LDr7に読出される。
受信データをバイト単位で上位読出しデータ線HDr0〜
HDr7に読出すときはバスハイステート信号HDSがハイレ
ベルにされる。このとき、例えばリードカウンタ22が単
位記憶領域REjを指しているなら、選択レベルの選択信
号RSrjなど全ての入力信号がハイレベルにされるセレク
タRSELjのアンドゲート42がハイレベルの信号を出力し
て、第6B図に示されるように単位記憶領域REjから上位
読出しデータ線HDr0〜HDr7に１バイトのデータが読出さ
れる。
HDr7に読出すときはバスハイステート信号HDSがハイレ
ベルにされる。このとき、例えばリードカウンタ22が単
位記憶領域REjを指しているなら、選択レベルの選択信
号RSrjなど全ての入力信号がハイレベルにされるセレク
タRSELjのアンドゲート42がハイレベルの信号を出力し
て、第6B図に示されるように単位記憶領域REjから上位
読出しデータ線HDr0〜HDr7に１バイトのデータが読出さ
れる。
受信データをバイト単位で下位読出しデータ線LDr0〜
LDr7に読出すときにはバスローステート信号LDSがハイ
レベルにされる。このとき、例えばリードカウンタ22が
単位記憶領域REjを指しているなら、選択レベルの選択
信号RSrjなど全ての入力信号がハイレベルにされるセレ
クタRSELjのアンドゲート40がハイレベルの信号を出し
て、第6C図に示されるように単位記憶領域REjから下位
読出しデータ線LDr0〜LDr7に１バイトのデータが読出さ
れる。
LDr7に読出すときにはバスローステート信号LDSがハイ
レベルにされる。このとき、例えばリードカウンタ22が
単位記憶領域REjを指しているなら、選択レベルの選択
信号RSrjなど全ての入力信号がハイレベルにされるセレ
クタRSELjのアンドゲート40がハイレベルの信号を出し
て、第6C図に示されるように単位記憶領域REjから下位
読出しデータ線LDr0〜LDr7に１バイトのデータが読出さ
れる。
（受信FIFOメモリ…蓄積データ数演算） 上記演算部15はライトカウンタ21及びリードカウンタ
22の計数動作に基づいて受信FIFOメモリ６の蓄積データ
数を演算する。リードカウンタ22及びライトカウンタ20
は、計数値RCOUNTr,RCOUNTwが０のリセット状態を起点
に、読出し，書込み動作に従ってカウントアップを繰返
し、ｎ−1（ｎは受信FIFOメモリ６の記憶手段即ち単位
記憶領域RE0〜REmの数）までカウントアップした後、再
び０に戻る。このライトカウンタ20及びリードカウンタ
22は、特に制限されないが、計数値RCOUNTw,RCOUNTrが
０に戻る度に反転するステータスRSTSw,RSTSrを持つ。
このステータスRSTSw,RSTSrは初期状態において０にリ
セットされ、計数値RCOUNTw,RCOUNTrが０に戻る毎に０
から１、１から０に反転する。例えばライトカウンタ2
0,リードカウンタ22がバイナリカウンタで構成され、記
憶段数ｎが２のべき乗に等しいとき、ステータスRSTSw,
RSTSrは、計数値RCOUNTr,RCOUNTwの最上位ビットの次の
上位桁ビットに相当する。
22の計数動作に基づいて受信FIFOメモリ６の蓄積データ
数を演算する。リードカウンタ22及びライトカウンタ20
は、計数値RCOUNTr,RCOUNTwが０のリセット状態を起点
に、読出し，書込み動作に従ってカウントアップを繰返
し、ｎ−1（ｎは受信FIFOメモリ６の記憶手段即ち単位
記憶領域RE0〜REmの数）までカウントアップした後、再
び０に戻る。このライトカウンタ20及びリードカウンタ
22は、特に制限されないが、計数値RCOUNTw,RCOUNTrが
０に戻る度に反転するステータスRSTSw,RSTSrを持つ。
このステータスRSTSw,RSTSrは初期状態において０にリ
セットされ、計数値RCOUNTw,RCOUNTrが０に戻る毎に０
から１、１から０に反転する。例えばライトカウンタ2
0,リードカウンタ22がバイナリカウンタで構成され、記
憶段数ｎが２のべき乗に等しいとき、ステータスRSTSw,
RSTSrは、計数値RCOUNTr,RCOUNTwの最上位ビットの次の
上位桁ビットに相当する。
第10図には書込み，読出し動作に従って変化するライ
トカウンタ20,リードカウンタ22の値の遷移状態の一例
が示される。第10図に示される状態は受信FIFOメモリ６
の記憶段数が４段の場合であり、このときライトカウン
タ20,リードカウンタ22は夫々３ビットのバイナリカウ
ンタによって構成される。第10図から明らかなように、
ステータスRSTSwとRSTSrが一致している場合にはライト
カウンタ20の計数値RCOUNTwからリードカウンタ22の計
数値RCOUNTrを減算した値が蓄積データバイト数にな
り、また、ステータスRSTSwとRSTSrが不一致の場合には
ライトカウンタ20の計数値RCOUNTwに記憶段数を加算し
た値からリードカウンタ22の計数値RCOUNTrを減算した
値が蓄積データバイト数になる。
トカウンタ20,リードカウンタ22の値の遷移状態の一例
が示される。第10図に示される状態は受信FIFOメモリ６
の記憶段数が４段の場合であり、このときライトカウン
タ20,リードカウンタ22は夫々３ビットのバイナリカウ
ンタによって構成される。第10図から明らかなように、
ステータスRSTSwとRSTSrが一致している場合にはライト
カウンタ20の計数値RCOUNTwからリードカウンタ22の計
数値RCOUNTrを減算した値が蓄積データバイト数にな
り、また、ステータスRSTSwとRSTSrが不一致の場合には
ライトカウンタ20の計数値RCOUNTwに記憶段数を加算し
た値からリードカウンタ22の計数値RCOUNTrを減算した
値が蓄積データバイト数になる。
第１図に示される演算部15はそのような手法を採用し
て蓄積データ数を演するものであり、上記ステータスRS
TSwとRSTSrとの一致、不一致を判定する比較器50と、こ
の比較器50によって一致が検出されたときにはライトカ
ウンタ20の計数値RCOUNTwをそのまま出力し、不一致が
検出されたときにはその計数値RCOUNTwに記憶段数ｎを
加算して出力する加算器51と、この加算器51の出力値か
らリードカウンタ22の計数値を減算して蓄積データ数を
出力する減算器52とによって構成される。尚、上記比較
器50は、２入力形式の排他的ORゲート又は排他的NORゲ
ートなどによって構成することができ、前者の場合には
２入力の一致でローレベルを出力し、後者の場合には２
入力の一致でハイレベルを出力する。
て蓄積データ数を演するものであり、上記ステータスRS
TSwとRSTSrとの一致、不一致を判定する比較器50と、こ
の比較器50によって一致が検出されたときにはライトカ
ウンタ20の計数値RCOUNTwをそのまま出力し、不一致が
検出されたときにはその計数値RCOUNTwに記憶段数ｎを
加算して出力する加算器51と、この加算器51の出力値か
らリードカウンタ22の計数値を減算して蓄積データ数を
出力する減算器52とによって構成される。尚、上記比較
器50は、２入力形式の排他的ORゲート又は排他的NORゲ
ートなどによって構成することができ、前者の場合には
２入力の一致でローレベルを出力し、後者の場合には２
入力の一致でハイレベルを出力する。
第11A図、第11B図には上記加算器51を定数加算回路で
構成する場合の一例が示されている。第11A図に示され
る構成は、算術論理演算回路53の一方の入力側にライト
カウンタ20の計数値RCOUNTwが供給され、他方の入力側
には受信FIFOメモリ６の記憶段数ｎを指定するデータが
マルチプレクサ54を介して選択的に供給可能になってい
る。上記マルチプレクサ54は、記憶段数ｎ指定データの
各ビット対応で２個のアンドゲート55,56と１個のオア
ゲート57から成る復合ゲートを持ち、例えば排他的NOR
ゲートにて構成されている比較器50の出力がローレベル
のときには記憶段数ｎの指定データを算術論理演算器53
に出力し、ハイレベルの場合には全ビット０を供給す
る。第11B図に示される構成は第11A図の構成に対してマ
ルチプレクサ54を算術論理演算器53の出力側に配置し、
比較器50の出力に応じて、ライトカウンタ20の計数値又
は算術論理演算器53の出力値を選択するようになってい
る。
構成する場合の一例が示されている。第11A図に示され
る構成は、算術論理演算回路53の一方の入力側にライト
カウンタ20の計数値RCOUNTwが供給され、他方の入力側
には受信FIFOメモリ６の記憶段数ｎを指定するデータが
マルチプレクサ54を介して選択的に供給可能になってい
る。上記マルチプレクサ54は、記憶段数ｎ指定データの
各ビット対応で２個のアンドゲート55,56と１個のオア
ゲート57から成る復合ゲートを持ち、例えば排他的NOR
ゲートにて構成されている比較器50の出力がローレベル
のときには記憶段数ｎの指定データを算術論理演算器53
に出力し、ハイレベルの場合には全ビット０を供給す
る。第11B図に示される構成は第11A図の構成に対してマ
ルチプレクサ54を算術論理演算器53の出力側に配置し、
比較器50の出力に応じて、ライトカウンタ20の計数値又
は算術論理演算器53の出力値を選択するようになってい
る。
第11C図には算術論理演算器を用いないで構成した加
算器51の例が示される。斯る構成は、受信FIFOメモリ６
の記憶段数が２のべき乗に等しいときにライトカウンタ
20がバイナリカウンタで構成され、そのライトカウンタ
20の計数値RCOUNTwをフルデコードして単位記憶領域の
指定に用いる場合に適用されるものであり、ライトカウ
ンタ20から出力される計数値RCOUNTwの最上位ビットの
次に上位桁ビットCuを追加し、比較器50の出力に従って
その追加ビットCuの値をマルチプレクサ58でビット０又
はビット１に選択制御するようになっている。この構成
において追加ビットCuにビット１を与えることは、計数
値RCOUNTwに記憶段数を加算したことに等しい。したが
って、算術論理演算器を用いる場合に比べて加算器51の
構成を簡単にすることができる。尚、マルチプレクサ58
は、２個のアンドゲート59,60と１個のオアゲート61か
ら成り、例えば排他的NORゲートにて構成されている比
較器50の出力がローレベルのときは追加ビットCuに１を
与え、ハイレベルの場合には０を与える。減算器52にお
ける追加ビットCuの意義はその減算器52の回路構成によ
り相違され、例えばキャリーとして利用することもでき
る。
算器51の例が示される。斯る構成は、受信FIFOメモリ６
の記憶段数が２のべき乗に等しいときにライトカウンタ
20がバイナリカウンタで構成され、そのライトカウンタ
20の計数値RCOUNTwをフルデコードして単位記憶領域の
指定に用いる場合に適用されるものであり、ライトカウ
ンタ20から出力される計数値RCOUNTwの最上位ビットの
次に上位桁ビットCuを追加し、比較器50の出力に従って
その追加ビットCuの値をマルチプレクサ58でビット０又
はビット１に選択制御するようになっている。この構成
において追加ビットCuにビット１を与えることは、計数
値RCOUNTwに記憶段数を加算したことに等しい。したが
って、算術論理演算器を用いる場合に比べて加算器51の
構成を簡単にすることができる。尚、マルチプレクサ58
は、２個のアンドゲート59,60と１個のオアゲート61か
ら成り、例えば排他的NORゲートにて構成されている比
較器50の出力がローレベルのときは追加ビットCuに１を
与え、ハイレベルの場合には０を与える。減算器52にお
ける追加ビットCuの意義はその減算器52の回路構成によ
り相違され、例えばキャリーとして利用することもでき
る。
（受信FIFOメモリ…転送レディー制御） 上記転送レディー生成部16は、特に制限されないが、
DMA転送要求信号DREQ1のアサートタイミングを決定する
ための情報がCPU9によって任意に設定可能なコントロー
ルレジスタ70と、上記演算部15から出力される蓄積デー
タ数がコントロールレジスタ70の設定値を超えたか否か
を判定する比較器71と、上記エンプティー状態検出回路
29と、比較器71の出力がセット端子Ｓに与えられると共
にエンプティー状態検出回路29の出力がリセット端子Ｒ
に与えられ、出力端子ＱからDMA転送要求信号DREQ1を出
力するセット・リセット型のRSフリップフロップ72とを
含んで構成される。受信FIFOメモリ６の蓄積データ数が
コントロールレジスタに設定されている値を超えると比
較器71の出力によってRSフリップフロップ72がセット状
態にされ、これによってDMA転送要求信号DREQ1がアサー
トされる。DMAコントローラ10がこれを受付けると、バ
スインタフェース部５を介して受信FIFOメモリ６をアク
セスし、順次シングルアドレシングモードで受信データ
を読出して転送する。このデータ読出しにより蓄積デー
タ数が０になると、エンプティー状態検出回路29が、RS
フリップフロップ72をリセットしてDMA転送要求信号DRE
Q1をネゲートする。DMA転送要求信号DREQ1がネゲートさ
れると、DMAC10は当該データ転送チャネルにおけるデー
タ転送制御を中断し、このときまでのデータ転送語数が
必要な語数に達していない場合には再びDMA転送要求信
号DREQ1がアサートされるのを待って残りのデータ転送
制御を再開することになる。DMA転送要求信号DREQ1のア
サートタイミングはコントロールレジスタ70に設定され
る条件値に従って決定される。したがって、コントロー
ルレジスタ70の設定値を変更することにより見掛上受信
FIFOメモリ６の記憶段数が可変になり、これによって、
上位システムのデータ処理能力又はデータ処理状況に応
じてシステムの動作効率を適化したり、さらにはDMA転
送起動のためのオーバーヘッドを少なくしたりすること
が可能になる。
DMA転送要求信号DREQ1のアサートタイミングを決定する
ための情報がCPU9によって任意に設定可能なコントロー
ルレジスタ70と、上記演算部15から出力される蓄積デー
タ数がコントロールレジスタ70の設定値を超えたか否か
を判定する比較器71と、上記エンプティー状態検出回路
29と、比較器71の出力がセット端子Ｓに与えられると共
にエンプティー状態検出回路29の出力がリセット端子Ｒ
に与えられ、出力端子ＱからDMA転送要求信号DREQ1を出
力するセット・リセット型のRSフリップフロップ72とを
含んで構成される。受信FIFOメモリ６の蓄積データ数が
コントロールレジスタに設定されている値を超えると比
較器71の出力によってRSフリップフロップ72がセット状
態にされ、これによってDMA転送要求信号DREQ1がアサー
トされる。DMAコントローラ10がこれを受付けると、バ
スインタフェース部５を介して受信FIFOメモリ６をアク
セスし、順次シングルアドレシングモードで受信データ
を読出して転送する。このデータ読出しにより蓄積デー
タ数が０になると、エンプティー状態検出回路29が、RS
フリップフロップ72をリセットしてDMA転送要求信号DRE
Q1をネゲートする。DMA転送要求信号DREQ1がネゲートさ
れると、DMAC10は当該データ転送チャネルにおけるデー
タ転送制御を中断し、このときまでのデータ転送語数が
必要な語数に達していない場合には再びDMA転送要求信
号DREQ1がアサートされるのを待って残りのデータ転送
制御を再開することになる。DMA転送要求信号DREQ1のア
サートタイミングはコントロールレジスタ70に設定され
る条件値に従って決定される。したがって、コントロー
ルレジスタ70の設定値を変更することにより見掛上受信
FIFOメモリ６の記憶段数が可変になり、これによって、
上位システムのデータ処理能力又はデータ処理状況に応
じてシステムの動作効率を適化したり、さらにはDMA転
送起動のためのオーバーヘッドを少なくしたりすること
が可能になる。
（送信FIFOメモリ） 上記送信FIFOメモリ７は、特に制限されないが、８ビ
ット分のビットセルを１単位とする複数の単位記憶領域
を含むビットセルアレイ113、単位記憶領域の選択制御
などを行うFIFO制御部114、ビットセルアレイ13に蓄積
されているデータ数を演算するための演算部115、演算
部115で取得された蓄積データ数を利用して上記DMA転送
要求信号DREQ2を生成する転送レディー生成部116などを
含む。
ット分のビットセルを１単位とする複数の単位記憶領域
を含むビットセルアレイ113、単位記憶領域の選択制御
などを行うFIFO制御部114、ビットセルアレイ13に蓄積
されているデータ数を演算するための演算部115、演算
部115で取得された蓄積データ数を利用して上記DMA転送
要求信号DREQ2を生成する転送レディー生成部116などを
含む。
上記ビットセルアレイ113は、特に制限されないが、
受信FIFOメモリ６と同様に、ビットセルBCをｎ行８列で
マトリクス配置されて成り、各行８個のビットセルが夫
々８ビット分の単位記憶領域TE0〜TEmを構成する。
受信FIFOメモリ６と同様に、ビットセルBCをｎ行８列で
マトリクス配置されて成り、各行８個のビットセルが夫
々８ビット分の単位記憶領域TE0〜TEmを構成する。
ビットセルアレイ113へのデータ書込み動作における
単位記憶領域の指定はライトカウンタ20が行い、その計
数データTCOUNTwをライトアドレスデコータダ121が解読
することにより所定の単位記憶領域が選択される。デー
タ読出し動作における単位記憶領域の指定はリードカウ
ンタ122が行い、その計数データTCOUNTrをリードアドレ
スデコーダ123が解読することにより一つの単位記憶領
域が選択される。送信FIFOメモリ７の初期状態において
上記ライトカウンタ120及びリードカウンタ122の値は零
に初期化される。
単位記憶領域の指定はライトカウンタ20が行い、その計
数データTCOUNTwをライトアドレスデコータダ121が解読
することにより所定の単位記憶領域が選択される。デー
タ読出し動作における単位記憶領域の指定はリードカウ
ンタ122が行い、その計数データTCOUNTrをリードアドレ
スデコーダ123が解読することにより一つの単位記憶領
域が選択される。送信FIFOメモリ７の初期状態において
上記ライトカウンタ120及びリードカウンタ122の値は零
に初期化される。
（送信FIFOメモリ…ライトカウンタ） 上記ライトカウンタ120は、書込み可能な先頭の単位
記憶領域の位置を指し、その情報はライトアドレスデコ
ーダ121に向けて出力されている。上位装置から出力さ
れるデータストローブ信号DS、リードライト信号R/、
バスロー信号BL、バスハイ信号BHにより送信FIFOメモリ
７の書込み動作が指定されると、バスインタフェース部
５は、リードライト信号R/がローレベルのような書込
み動作指示レベルにされているときにデータストローブ
信号DSがハイレベルにアサートされるタイミングに同期
してストローブ信号TWSをアサートする。このアサート
タイミングに同期してライトアドレスデコーダ121がラ
イトカウンタ120の値をデコードして単位記憶領域を選
択し、選択された単位記憶領域に送信すべきデータが書
込まれる。そして上記ストローブ信号TWSのネゲートタ
イミングに同期してカウンタコントローラ127がライト
カウンタ120をインクリメントし、これによってライト
カウンタ120は次の書込み位置を保有する。カウンタコ
ントローラ127によるライトカウンタ120のインクリメン
ト動作は、受信FIFO6と同様バスロー信号BL及びバスハ
イ信号BHのレベルに従ったステート信号LDS,HDSによっ
て決定される。即ち、バスロー信号BL及びバスハイ信号
BHが共にハイレベルにアサートされて双方のステート信
号LDS,HDSがハイレベルにされているとき、言い換える
なら、16ビットデータバスの下位８ビット及び上位８ビ
ットの双方を用いてデータ転送を行うことが指示されて
いる状態では、カウンタコントローラ127はカンウトク
ロックTWC1、TWC2を用いてライトカウンタ120を２回イ
ンクリメント（２カウントアップ）する。上位装置によ
り16ビット単位でデータが書込まれるときには同時に２
個の単位記憶領域が選択されるようになっているからで
ある。また、バスロー信号BLとバスハイ信号BHの何れか
一方だけがアサートされているとき、言い換えるなら、
16ビットデータバスの下位８ビット又は上位８ビットの
何れか一方を用いてデータ転送を行うことが指示されて
いる状態では、カウンタコントローラ127はカウントク
ロックTWC1又はTWC2の一方を用いてライトカウンタ120
を１回インクリメント（１カウントアップ）する。
記憶領域の位置を指し、その情報はライトアドレスデコ
ーダ121に向けて出力されている。上位装置から出力さ
れるデータストローブ信号DS、リードライト信号R/、
バスロー信号BL、バスハイ信号BHにより送信FIFOメモリ
７の書込み動作が指定されると、バスインタフェース部
５は、リードライト信号R/がローレベルのような書込
み動作指示レベルにされているときにデータストローブ
信号DSがハイレベルにアサートされるタイミングに同期
してストローブ信号TWSをアサートする。このアサート
タイミングに同期してライトアドレスデコーダ121がラ
イトカウンタ120の値をデコードして単位記憶領域を選
択し、選択された単位記憶領域に送信すべきデータが書
込まれる。そして上記ストローブ信号TWSのネゲートタ
イミングに同期してカウンタコントローラ127がライト
カウンタ120をインクリメントし、これによってライト
カウンタ120は次の書込み位置を保有する。カウンタコ
ントローラ127によるライトカウンタ120のインクリメン
ト動作は、受信FIFO6と同様バスロー信号BL及びバスハ
イ信号BHのレベルに従ったステート信号LDS,HDSによっ
て決定される。即ち、バスロー信号BL及びバスハイ信号
BHが共にハイレベルにアサートされて双方のステート信
号LDS,HDSがハイレベルにされているとき、言い換える
なら、16ビットデータバスの下位８ビット及び上位８ビ
ットの双方を用いてデータ転送を行うことが指示されて
いる状態では、カウンタコントローラ127はカンウトク
ロックTWC1、TWC2を用いてライトカウンタ120を２回イ
ンクリメント（２カウントアップ）する。上位装置によ
り16ビット単位でデータが書込まれるときには同時に２
個の単位記憶領域が選択されるようになっているからで
ある。また、バスロー信号BLとバスハイ信号BHの何れか
一方だけがアサートされているとき、言い換えるなら、
16ビットデータバスの下位８ビット又は上位８ビットの
何れか一方を用いてデータ転送を行うことが指示されて
いる状態では、カウンタコントローラ127はカウントク
ロックTWC1又はTWC2の一方を用いてライトカウンタ120
を１回インクリメント（１カウントアップ）する。
尚、全ての単位記憶領域TE0〜TEmに送信すべきデータ
が書込まれたフル状態、即ちビットセルアレイ113の蓄
積データ数が単位記憶領域の数に等しくされている状態
では最早新たに送信すべきデータを書込むことができな
い。斯る状態において書込みを阻止するため、上記演算
部115で演算された蓄積データ数を受けてビットセルア
レイ13がフル状態であるか否かを判定するフル状態検出
回路126が設けられ、この検出結果信号TESがライトアド
レスデコーダ121及びカウンタコントローラ127に与えら
れることにより、ストローブ信号TWSの変化が無視され
るようになっている。
が書込まれたフル状態、即ちビットセルアレイ113の蓄
積データ数が単位記憶領域の数に等しくされている状態
では最早新たに送信すべきデータを書込むことができな
い。斯る状態において書込みを阻止するため、上記演算
部115で演算された蓄積データ数を受けてビットセルア
レイ13がフル状態であるか否かを判定するフル状態検出
回路126が設けられ、この検出結果信号TESがライトアド
レスデコーダ121及びカウンタコントローラ127に与えら
れることにより、ストローブ信号TWSの変化が無視され
るようになっている。
（送信FIFOメモリ…リードカウンタ） リードカウンタ122は読出し可能な先頭の単位記憶領
域の位置を指し、その情報はリードアドレスデコーダ12
3に向けて出力されている。送信回路３はデータを送信
しようとするときストローブ信号TRSをアサートする。
このストローブ信号TRSがゲート125を通過すると、最初
にリードアドレスデコーダ123がそのストローブ信号TRS
のアサートタイミングに同期してリードカウンタ122の
値をデコードし、このデコード結果によって選択された
単位記憶領域から送信すべきデータが読出される。次い
でそのストローブ信号TRSのネゲートタイミングに同期
してリードカウンタ122がインクリメントされ、これに
よってリードカウンタ122は次の読出し位置を保有す
る。
域の位置を指し、その情報はリードアドレスデコーダ12
3に向けて出力されている。送信回路３はデータを送信
しようとするときストローブ信号TRSをアサートする。
このストローブ信号TRSがゲート125を通過すると、最初
にリードアドレスデコーダ123がそのストローブ信号TRS
のアサートタイミングに同期してリードカウンタ122の
値をデコードし、このデコード結果によって選択された
単位記憶領域から送信すべきデータが読出される。次い
でそのストローブ信号TRSのネゲートタイミングに同期
してリードカウンタ122がインクリメントされ、これに
よってリードカウンタ122は次の読出し位置を保有す
る。
尚、全ての単位記憶領域TE0〜TEmからデータが読出さ
れたエンプティー状態では最早新たな送信すべきデータ
を読出すことができない。斯る状態において送信FIFOメ
モリ７の読出し動作、さらには送信器３による送信動作
を阻止するため、上記演算部115で演算された蓄積デー
タ数を受けてビットセルアレイ113がエンプティー状態
であるかを判定するエンプティー状態検出回路129が設
けられ、この検出結果信号TESが上記ゲート125に与えら
れることにより、エンプティー状態のときにはストロー
ブ信号TRSがリードカウンタ122及びリードアドレスデコ
ーダ123に伝達されないようになっている。さらにエン
プティー状態検出回路129から出力される信号TESと実質
的に同一信号が送信回路３にも与えられるようになって
おり、送信FIFOメモリ７のエンプティー状態に呼応して
送信回路３の動作もディスエーブルされるようになって
いる。
れたエンプティー状態では最早新たな送信すべきデータ
を読出すことができない。斯る状態において送信FIFOメ
モリ７の読出し動作、さらには送信器３による送信動作
を阻止するため、上記演算部115で演算された蓄積デー
タ数を受けてビットセルアレイ113がエンプティー状態
であるかを判定するエンプティー状態検出回路129が設
けられ、この検出結果信号TESが上記ゲート125に与えら
れることにより、エンプティー状態のときにはストロー
ブ信号TRSがリードカウンタ122及びリードアドレスデコ
ーダ123に伝達されないようになっている。さらにエン
プティー状態検出回路129から出力される信号TESと実質
的に同一信号が送信回路３にも与えられるようになって
おり、送信FIFOメモリ７のエンプティー状態に呼応して
送信回路３の動作もディスエーブルされるようになって
いる。
（送信FIFOメモリ…２バイト並列ライト） ビットセルアレイ113に１バイト（８ビット）単位の
送信データを並列して２個づつ書込み可能にするため、
各ビットセルBCは、特に制限されないが、第９図に示さ
れるようにＤ型フリップフロップのようなラッチ回路13
0のデータ出力端子Ｑに選択スイッチ131を介して１本の
読出しデータ線Dri（ｉ＝0〜7）が結合され、またラッ
チ回路130のデータ入力端子Ｄには夫々選択スイッチ13
2,133を介して上位書込みデータ線HDwiと下位書込みデ
ータ線LDwiが共通接続されている。上記選択スイッチ13
1の選択端子は読出しワード線Wrj（ｊ＝0〜ｍ）に結合
され、選択スイッチ132,133の選択端子は上位書込みワ
ード線HWj,下位書込みワード線LWwjに別々に接続されて
いる。第３図に示されるように上記読出しワード線Wrj,
上位書込みワード線HWwj,下位書込みワード線LWwjは、
一つの単位記憶領域を構成する１行８個のビットセルBC
に共通接続され、また、読出しデータ線Dri、上位書込
みデータ線HDwi、下位書込みデータ線LDwiは、１列ｎ個
のビットセルBCに共通接続されている。上記読出しデー
タ線Dr0〜Dr7は第１に示される８ビットの内部バス135
を介して送信回路３のデータ入力端子に結合される。上
記下位書込みデータ線LDw0〜LDw7は第１図に示される８
ビットの内部バス36を介し、また上位書込みデータ線HD
w0〜HDw7は８ビットの内部バス37を介して、夫々バスイ
ンタフェース部５に接続され、これを通してシステムバ
ス８に含まれる16ビットデータバスの下位８ビット、上
位８ビットに夫々インタフェース可能になっている。
送信データを並列して２個づつ書込み可能にするため、
各ビットセルBCは、特に制限されないが、第９図に示さ
れるようにＤ型フリップフロップのようなラッチ回路13
0のデータ出力端子Ｑに選択スイッチ131を介して１本の
読出しデータ線Dri（ｉ＝0〜7）が結合され、またラッ
チ回路130のデータ入力端子Ｄには夫々選択スイッチ13
2,133を介して上位書込みデータ線HDwiと下位書込みデ
ータ線LDwiが共通接続されている。上記選択スイッチ13
1の選択端子は読出しワード線Wrj（ｊ＝0〜ｍ）に結合
され、選択スイッチ132,133の選択端子は上位書込みワ
ード線HWj,下位書込みワード線LWwjに別々に接続されて
いる。第３図に示されるように上記読出しワード線Wrj,
上位書込みワード線HWwj,下位書込みワード線LWwjは、
一つの単位記憶領域を構成する１行８個のビットセルBC
に共通接続され、また、読出しデータ線Dri、上位書込
みデータ線HDwi、下位書込みデータ線LDwiは、１列ｎ個
のビットセルBCに共通接続されている。上記読出しデー
タ線Dr0〜Dr7は第１に示される８ビットの内部バス135
を介して送信回路３のデータ入力端子に結合される。上
記下位書込みデータ線LDw0〜LDw7は第１図に示される８
ビットの内部バス36を介し、また上位書込みデータ線HD
w0〜HDw7は８ビットの内部バス37を介して、夫々バスイ
ンタフェース部５に接続され、これを通してシステムバ
ス８に含まれる16ビットデータバスの下位８ビット、上
位８ビットに夫々インタフェース可能になっている。
上記読出しワード線Wr0〜Wrmは、リードカウンタ122
から与えられる計数値をデコードして選択信号TSr0〜TS
rmを形成するリードアドレスデコーダ123の出力端子に
順番に接続され、リードカウンタ122から与えられる計
数値のデコード結果に従って所定の１本がハイレベルの
ような選択レベルに制御される。１本の読出しワード線
Wrjが選択レベルにされると、これに接続する１行８個
のビットセルBCから成る単位記憶領域TEjから８ビット
の送信データが読出しデータ線Dr0〜Dr7に出力される。
から与えられる計数値をデコードして選択信号TSr0〜TS
rmを形成するリードアドレスデコーダ123の出力端子に
順番に接続され、リードカウンタ122から与えられる計
数値のデコード結果に従って所定の１本がハイレベルの
ような選択レベルに制御される。１本の読出しワード線
Wrjが選択レベルにされると、これに接続する１行８個
のビットセルBCから成る単位記憶領域TEjから８ビット
の送信データが読出しデータ線Dr0〜Dr7に出力される。
上記下位書込みワード線LWw0〜LWwmと上位書込みワー
ド線HWw0〜HWwmの選択動作は、ライトアドレスデコーダ
121から出力される選択信号TSw0〜TSwmを受ける選択制
御回路140が行う。ライトアドレスデコーダ121はライト
カウンタ120から与えられる計数値のデコード結果に従
って選択信号TSw0〜TSwmのうちの一つをハイレベルのよ
うな選択レベルにする。
ド線HWw0〜HWwmの選択動作は、ライトアドレスデコーダ
121から出力される選択信号TSw0〜TSwmを受ける選択制
御回路140が行う。ライトアドレスデコーダ121はライト
カウンタ120から与えられる計数値のデコード結果に従
って選択信号TSw0〜TSwmのうちの一つをハイレベルのよ
うな選択レベルにする。
上記選択制御回路140は、ライトアドレスデコーダ121
による１回の選択動作で２バイトのデータを並列書込み
可能に制御するものであり、単位記憶領域TE7〜TEm毎に
設けられたセレクタTSEL0〜TSELmによって構成される。
による１回の選択動作で２バイトのデータを並列書込み
可能に制御するものであり、単位記憶領域TE7〜TEm毎に
設けられたセレクタTSEL0〜TSELmによって構成される。
上記セレクタTSEL0〜TSELmは相互に同一の論理ゲート
を含み、例えばセレクタTSELjは、第５図に示すよう
に、バスロー信号BLに対応するバスローステート信号LD
Sと選択信号TSrjを２入力して論理積を採りその結果を
下位書込みワード線LWwjに出力するアンドゲート140、
インバータ141から出力されるバスローステート信号LDS
の反転レベル信号とバスハイ信号BHに対応するバスハイ
ステート信号HDSと選択信号TSrjとを３入力して論理積
を採るアンドゲート142、上記バスハイステート信号HDS
とバスローステート信号LDSと前段の選択信号TSri−1と
を３入力して論理積を採るアンドゲート143、上記２個
のアンドゲート142,143の出力を２入力して論理和を採
りその結果を上位読出しワード線HWwiに出力するオアゲ
ート144から成る。
を含み、例えばセレクタTSELjは、第５図に示すよう
に、バスロー信号BLに対応するバスローステート信号LD
Sと選択信号TSrjを２入力して論理積を採りその結果を
下位書込みワード線LWwjに出力するアンドゲート140、
インバータ141から出力されるバスローステート信号LDS
の反転レベル信号とバスハイ信号BHに対応するバスハイ
ステート信号HDSと選択信号TSrjとを３入力して論理積
を採るアンドゲート142、上記バスハイステート信号HDS
とバスローステート信号LDSと前段の選択信号TSri−1と
を３入力して論理積を採るアンドゲート143、上記２個
のアンドゲート142,143の出力を２入力して論理和を採
りその結果を上位読出しワード線HWwiに出力するオアゲ
ート144から成る。
受信データを２バイト並列書込みするときにはバスロ
ーステート信号LDS及びバスハイステート信号HDSはとも
にハイレベルにされる。このとき、例えばライトカウン
タ120が単位記憶領域TEjを指し、これによって選択信号
TSrjが選択レベルにされるなら、この選択信号TSrjを受
けるセレクタTSELjのアンドゲート140と、次段セレクタ
TSELj＋1のアンドゲート143がハイレベルの信号を出力
し、この結果、第7A図に示されるように上位書込みデー
タ線HDw0〜HDw7から１バイトの送信データが単位記憶領
域TEjに書込まれると共に、下位書込みデータ線LDw0〜L
Dw7からもう１バイトの送信データが次の単位記憶領域
に並列的に書込まれる。
ーステート信号LDS及びバスハイステート信号HDSはとも
にハイレベルにされる。このとき、例えばライトカウン
タ120が単位記憶領域TEjを指し、これによって選択信号
TSrjが選択レベルにされるなら、この選択信号TSrjを受
けるセレクタTSELjのアンドゲート140と、次段セレクタ
TSELj＋1のアンドゲート143がハイレベルの信号を出力
し、この結果、第7A図に示されるように上位書込みデー
タ線HDw0〜HDw7から１バイトの送信データが単位記憶領
域TEjに書込まれると共に、下位書込みデータ線LDw0〜L
Dw7からもう１バイトの送信データが次の単位記憶領域
に並列的に書込まれる。
送信データをバイト単位で上位書込みデータ線HDw0〜
HDw7から書込むときはバスハイステート信号HDSがハイ
レベルにされる。このとき、例えばライトカウンタ120
が単位記憶領域TEjを指しているなら、選択レベルの選
択信号TSrjなど全ての入力信号がハイレベルにされるセ
レクタTSELjのアンドゲート142がハイレベルの信号を出
力して、第7B図に示されるように単位記憶領域TEjに上
位書データ線HDw0〜HDw7を介して１バイトのデータ数が
書込まれる。
HDw7から書込むときはバスハイステート信号HDSがハイ
レベルにされる。このとき、例えばライトカウンタ120
が単位記憶領域TEjを指しているなら、選択レベルの選
択信号TSrjなど全ての入力信号がハイレベルにされるセ
レクタTSELjのアンドゲート142がハイレベルの信号を出
力して、第7B図に示されるように単位記憶領域TEjに上
位書データ線HDw0〜HDw7を介して１バイトのデータ数が
書込まれる。
送信データをバイト単位で下位書込みデータ線LDw0〜
LDw7から書込むときはバスローステート信号LDSがハイ
レベルにされる。このとき、例えばライトカウンタ120
が単位記憶領域TEjを指しているなら、選択レベルの選
択信号TSrjなど全ての入力信号がハイレベルにされるセ
レクタTSELjのアンドゲート140がハイレベルの信号を出
して、第7C図に示されるように単位記憶領域TEjに下位
書込みデータ線LDw0〜LDw7を介して１バイトのデータが
書込まれる。
LDw7から書込むときはバスローステート信号LDSがハイ
レベルにされる。このとき、例えばライトカウンタ120
が単位記憶領域TEjを指しているなら、選択レベルの選
択信号TSrjなど全ての入力信号がハイレベルにされるセ
レクタTSELjのアンドゲート140がハイレベルの信号を出
して、第7C図に示されるように単位記憶領域TEjに下位
書込みデータ線LDw0〜LDw7を介して１バイトのデータが
書込まれる。
（送信FIFOメモリ…蓄積データ数演算） 上記演算部115はライトカウンタ121及びリードカウン
タ122の計数移動に基づいて送信FIFOメモリ７の蓄積デ
ータ数を演算する。リードカウンタ122及びライトカウ
ンタ120は、計数値TCOUNTr,TCOUNTwが０のリセット状態
を起点に、読出し，書込み動作に従ってカウンタアップ
を繰返し、ｎ−1（ｎは送信FIFOメモリ７の記憶段数即
ち単位記憶領域TE0〜TEmの数）までカンウトアップした
後、再び０に戻る。このライトカウンタ120及びリード
カウンタ122は、特に制限されないが、計数値TCOUNTw,T
COUNTrが０に戻る度に反転するステータスTSTSw,TSTSr
を持つ。このステータスTSTw,TSTrは初期状態において
０にリセットされ、計数値TCOUNTw,TCOUNTrが０に戻る
毎に０から１、１から０に反転する。例えばライトカウ
ンタ120,リードカウンタ122がバイナリカウンタで構成
され、記憶段数ｎが２のべき乗に等しいとき、ステータ
スTSTSw,TSTSrは、計数値TCOUNTr,TCOUNTwの最上位ビッ
トの次の上位桁ビットに相当する。
タ122の計数移動に基づいて送信FIFOメモリ７の蓄積デ
ータ数を演算する。リードカウンタ122及びライトカウ
ンタ120は、計数値TCOUNTr,TCOUNTwが０のリセット状態
を起点に、読出し，書込み動作に従ってカウンタアップ
を繰返し、ｎ−1（ｎは送信FIFOメモリ７の記憶段数即
ち単位記憶領域TE0〜TEmの数）までカンウトアップした
後、再び０に戻る。このライトカウンタ120及びリード
カウンタ122は、特に制限されないが、計数値TCOUNTw,T
COUNTrが０に戻る度に反転するステータスTSTSw,TSTSr
を持つ。このステータスTSTw,TSTrは初期状態において
０にリセットされ、計数値TCOUNTw,TCOUNTrが０に戻る
毎に０から１、１から０に反転する。例えばライトカウ
ンタ120,リードカウンタ122がバイナリカウンタで構成
され、記憶段数ｎが２のべき乗に等しいとき、ステータ
スTSTSw,TSTSrは、計数値TCOUNTr,TCOUNTwの最上位ビッ
トの次の上位桁ビットに相当する。
書き込み，読出し動作に従って変化するライトカウン
タ120,リードカウンタ122の値の遷移状態は基本的に第1
0図に示される状態と同様であり、ステータスTSTSwとTS
TSrが一致している場合にはライトカウンタ120の計数値
TCOUNTwからリードカウンタ122の計数値TCOUNTrを減算
した値が蓄積データバイト数になり、また、ステータス
TSTSwとTSTSrが不一致の場合にはライトカウンタ120の
計数値TCOUNTwに記憶段数を加算した値からリードカウ
ンタ122の計数値TCOUNTrを減算した値が蓄積データバイ
ト数になる。
タ120,リードカウンタ122の値の遷移状態は基本的に第1
0図に示される状態と同様であり、ステータスTSTSwとTS
TSrが一致している場合にはライトカウンタ120の計数値
TCOUNTwからリードカウンタ122の計数値TCOUNTrを減算
した値が蓄積データバイト数になり、また、ステータス
TSTSwとTSTSrが不一致の場合にはライトカウンタ120の
計数値TCOUNTwに記憶段数を加算した値からリードカウ
ンタ122の計数値TCOUNTrを減算した値が蓄積データバイ
ト数になる。
第１図に示される演算部115はそのような手法を採用
して蓄積データ数を演するものであり、上記ステータス
TSTSwとTSTSrとの一致、不一致を判定する比較器150
と、この比較器150によって一致が検出されたときには
ライトカウンタ120の計数値TCOUNTwをそのまま出力し、
不一致が検出されたときにはその計数値TCOUNTwに記憶
段数ｎを加算して出力する加算器151と、この加算器151
の出力値からリードカウンタ122の計数値を減算して蓄
積データ数を出力する減算器152とによって構成され
る。尚、上記比較器150や加算器151には上記受信FIFOメ
モリ６で説明したと同様の回路構成を採用することがで
きる。
して蓄積データ数を演するものであり、上記ステータス
TSTSwとTSTSrとの一致、不一致を判定する比較器150
と、この比較器150によって一致が検出されたときには
ライトカウンタ120の計数値TCOUNTwをそのまま出力し、
不一致が検出されたときにはその計数値TCOUNTwに記憶
段数ｎを加算して出力する加算器151と、この加算器151
の出力値からリードカウンタ122の計数値を減算して蓄
積データ数を出力する減算器152とによって構成され
る。尚、上記比較器150や加算器151には上記受信FIFOメ
モリ６で説明したと同様の回路構成を採用することがで
きる。
（送信FIFOメモリ…転送レディー制御） 上記転送レディー生成部116は、特に制限されない
が、DMA転送要求信号DREQ2のアサートタイミングを決定
するための情報がCPU9によって任意に設定可能なコント
ロールレジスタ170と、DMA転送要求信号DREQ2のネゲー
トタイミングを決定するための情報がCPU9によって任意
に設定可能なコントロールレジスタ173と、上記演算部1
15から出力される蓄積データ数がコントロールレジスタ
170の設定値以下になったか否かを判定する比較器171
と、上記エンプティー状態検出回路129と上記演算部115
から出力される蓄積データ数がコントロールレジスタ17
3の設定値以上になったか否かを判定する比較器174と、
比較器171の出力がセット端子Ｓに与えられると共に比
較器174の出力がリセット端子Ｒに与えられ、出力端子
ＱからDMA転送要求信号DREQ2を出力するセット・リセッ
ト型のRSフリップフロップ172とを含んで構成される。
上記コントロールレジスタ170にはDMA転送要求信号DREQ
2のアサート条件とされるデータ蓄積数が設定され、他
方のコントロールレジスタ173にはその信号DREQ2のネゲ
ート条件とされるデータ蓄積数が設定される。送信FIFO
メモリ７の蓄積データ数がコントロールレジスタ170に
設定されている値以下のときは比較器171の出力によっ
てRSフリップフロップ172がセット状態にされ、これに
よってDMA転送要求信号DREQ2がアサートされる。DMAコ
ントローラ10がこれを受付けると、バスインタフェース
部５を介して送信FIFOメモリ７をライト・アクセスし、
順次シングルアドレシングモードで送信データをRAM11
から送信FIFOメモリ７に転送する。これによって送信FI
FOメモリ７の蓄積データ数がコントロールレジスタ173
に設定されているネゲート条件以上になると、比較器17
4の出力によってRSフリップフロップ172がリセットされ
てDMA転送要求信号DREQ2がネゲートされる。DMA転送要
求信号DREQ2がネゲートされると、DMAC10は当該データ
転送チャネルにおけるデータ転送制御を中断し、システ
ムバス８に対するバス権を一旦放棄する。この間、送信
器３は蓄積データ数が０にならない限り送信FIFOメモリ
７の格納データを順番に送信することができる。DMA転
送要求信号DREQ2のアサートタイミングやネゲートタイ
ミングはコントロールレジスタ170,173に設定される条
件値に従って決定される。したがって、コントロールレ
ジスタ170,173の設定値を変更することにより、見掛上
送信FIFOメモリ７の記憶段数が可変になり、これによっ
て、上位システムのデータ処理能力又はデータ処理状況
に応じてシステムの動作効率を最適化したり、さらには
DMA転送起動のためのオーバーヘッドを少なくしたりす
ることが可能になる。
が、DMA転送要求信号DREQ2のアサートタイミングを決定
するための情報がCPU9によって任意に設定可能なコント
ロールレジスタ170と、DMA転送要求信号DREQ2のネゲー
トタイミングを決定するための情報がCPU9によって任意
に設定可能なコントロールレジスタ173と、上記演算部1
15から出力される蓄積データ数がコントロールレジスタ
170の設定値以下になったか否かを判定する比較器171
と、上記エンプティー状態検出回路129と上記演算部115
から出力される蓄積データ数がコントロールレジスタ17
3の設定値以上になったか否かを判定する比較器174と、
比較器171の出力がセット端子Ｓに与えられると共に比
較器174の出力がリセット端子Ｒに与えられ、出力端子
ＱからDMA転送要求信号DREQ2を出力するセット・リセッ
ト型のRSフリップフロップ172とを含んで構成される。
上記コントロールレジスタ170にはDMA転送要求信号DREQ
2のアサート条件とされるデータ蓄積数が設定され、他
方のコントロールレジスタ173にはその信号DREQ2のネゲ
ート条件とされるデータ蓄積数が設定される。送信FIFO
メモリ７の蓄積データ数がコントロールレジスタ170に
設定されている値以下のときは比較器171の出力によっ
てRSフリップフロップ172がセット状態にされ、これに
よってDMA転送要求信号DREQ2がアサートされる。DMAコ
ントローラ10がこれを受付けると、バスインタフェース
部５を介して送信FIFOメモリ７をライト・アクセスし、
順次シングルアドレシングモードで送信データをRAM11
から送信FIFOメモリ７に転送する。これによって送信FI
FOメモリ７の蓄積データ数がコントロールレジスタ173
に設定されているネゲート条件以上になると、比較器17
4の出力によってRSフリップフロップ172がリセットされ
てDMA転送要求信号DREQ2がネゲートされる。DMA転送要
求信号DREQ2がネゲートされると、DMAC10は当該データ
転送チャネルにおけるデータ転送制御を中断し、システ
ムバス８に対するバス権を一旦放棄する。この間、送信
器３は蓄積データ数が０にならない限り送信FIFOメモリ
７の格納データを順番に送信することができる。DMA転
送要求信号DREQ2のアサートタイミングやネゲートタイ
ミングはコントロールレジスタ170,173に設定される条
件値に従って決定される。したがって、コントロールレ
ジスタ170,173の設定値を変更することにより、見掛上
送信FIFOメモリ７の記憶段数が可変になり、これによっ
て、上位システムのデータ処理能力又はデータ処理状況
に応じてシステムの動作効率を最適化したり、さらには
DMA転送起動のためのオーバーヘッドを少なくしたりす
ることが可能になる。
（フラグ利用による蓄積データ数取得） FIFOメモリの蓄積データ数は加減算を行う第１図の例
のほかに第12図の構成によっても得ることができる。第
12図には４段の単位記憶領域E0〜E3をもつFIFOメモリが
一例として示されている。ライトカウンタ200は書込み
を行うべき単位記憶領域を指す値を順次保有していき、
このライトカウンタ200の値がライトアドレスデコーダ2
01にて解読されることにより、そのデコーダ201から出
力される選択信号Sw0〜Sw3によって一つの単位記憶領域
が選択され、これにデータが書込まれる。またリードカ
ウンタ202は読出しを行うべき単位記憶領域を指す値を
順次保有していき、このリードカウンタ202の値がリー
ドアドレスデコーダ203にて解読されることにより、そ
のデコーダ203から出力される選択信号Sr0〜Sr3によっ
て一つの単位記憶領域が選択され、この単位記憶領域か
らデータが読出される。尚、ライトカウンタ200やリー
ドカウンタ202のインクリメント動作などは第１図の説
明と同様に制御される。
のほかに第12図の構成によっても得ることができる。第
12図には４段の単位記憶領域E0〜E3をもつFIFOメモリが
一例として示されている。ライトカウンタ200は書込み
を行うべき単位記憶領域を指す値を順次保有していき、
このライトカウンタ200の値がライトアドレスデコーダ2
01にて解読されることにより、そのデコーダ201から出
力される選択信号Sw0〜Sw3によって一つの単位記憶領域
が選択され、これにデータが書込まれる。またリードカ
ウンタ202は読出しを行うべき単位記憶領域を指す値を
順次保有していき、このリードカウンタ202の値がリー
ドアドレスデコーダ203にて解読されることにより、そ
のデコーダ203から出力される選択信号Sr0〜Sr3によっ
て一つの単位記憶領域が選択され、この単位記憶領域か
らデータが読出される。尚、ライトカウンタ200やリー
ドカウンタ202のインクリメント動作などは第１図の説
明と同様に制御される。
斯るFIFOメモリの蓄積データ数を取得するため、単位
記憶領域E0〜E3に１対１対応するフラグFLG0〜FLG3を設
け、各フラグFLG0〜FLG3を上記ライトアドレスデコーダ
201の出力信号Sw0〜Sw3でセットし、リードアドレスデ
コーダ203の出力信号Sr〜Sr3でリセットする。言い換え
るなら、データの書込みが行われた単位記憶領域に対応
するフラグがセット状態に制御され、その後データが読
出された単位記憶領域に対応するフラグがリセットされ
る。したがって蓄積データ数はセット状態のフラグの数
に呼応される。第12図においては、上記フラグFLG0〜FL
G3はセット・リセット型のRSフリップフロップによって
構成され、セット端子Ｓには選択信号Sw0〜Sw3が供給さ
れ、リセット端子Ｒには選択信号Sr0〜Sr3が供給されて
いる。
記憶領域E0〜E3に１対１対応するフラグFLG0〜FLG3を設
け、各フラグFLG0〜FLG3を上記ライトアドレスデコーダ
201の出力信号Sw0〜Sw3でセットし、リードアドレスデ
コーダ203の出力信号Sr〜Sr3でリセットする。言い換え
るなら、データの書込みが行われた単位記憶領域に対応
するフラグがセット状態に制御され、その後データが読
出された単位記憶領域に対応するフラグがリセットされ
る。したがって蓄積データ数はセット状態のフラグの数
に呼応される。第12図においては、上記フラグFLG0〜FL
G3はセット・リセット型のRSフリップフロップによって
構成され、セット端子Ｓには選択信号Sw0〜Sw3が供給さ
れ、リセット端子Ｒには選択信号Sr0〜Sr3が供給されて
いる。
第12図において上記フラグFLG0〜FLG3の出力から蓄積
データ数を取得するには、例えばAND面204とOR面205を
含む論理ゲートアレイが用いられている。AND面204は、
フラグFLG0〜FLG3の出力信号線Y0〜Y3に直交するデータ
線X0〜X12を配置し、○印で示される所要位置にスイッ
チ素子を介在させて成る。各スイッチ素子の選択端子は
列毎に出力信号線Y0〜Y3に共通接続されている。スイッ
チ素子は、フラグFLG0〜FLG3がセット状態になり得る場
合の全ての組合せ状態を個々に判定することができるよ
うな配列になっており、データ線X0は蓄積データ数が４
個のときにハイレベルのような信号をOR面205に与え、
蓄積データ数が３個のときにはデータ線X1〜X4の内の何
れか１本がハイレベルのような信号をOR面205に与え、
蓄積データ数が２個のときにはデータ線X5〜X8の何れか
１本がハイレベルのような信号をOR面205に与え、蓄積
データ数が１個のときにはデータ線X9〜X12の何れか１
本がハイレベルのような信号をOR面205に与える。OR面2
05は、上記データ線X0〜X12に直交する３本の出力デー
タ線D0〜D2を配置し、○印で示される所要位置にスイッ
チ素子を介在させて成る。各スイッチ素子は、その選択
端子が行毎にデータ線X0〜X12に接続され、データ線X0
〜X12の状態にしたがって蓄積データ数を出力データ線D
0〜D2に３ビットのデータとして出力するようになって
いる。このようにして出力データ線D0〜D2に与えられる
蓄積データ数は上記転送レディー制御などに利用され
る。
データ数を取得するには、例えばAND面204とOR面205を
含む論理ゲートアレイが用いられている。AND面204は、
フラグFLG0〜FLG3の出力信号線Y0〜Y3に直交するデータ
線X0〜X12を配置し、○印で示される所要位置にスイッ
チ素子を介在させて成る。各スイッチ素子の選択端子は
列毎に出力信号線Y0〜Y3に共通接続されている。スイッ
チ素子は、フラグFLG0〜FLG3がセット状態になり得る場
合の全ての組合せ状態を個々に判定することができるよ
うな配列になっており、データ線X0は蓄積データ数が４
個のときにハイレベルのような信号をOR面205に与え、
蓄積データ数が３個のときにはデータ線X1〜X4の内の何
れか１本がハイレベルのような信号をOR面205に与え、
蓄積データ数が２個のときにはデータ線X5〜X8の何れか
１本がハイレベルのような信号をOR面205に与え、蓄積
データ数が１個のときにはデータ線X9〜X12の何れか１
本がハイレベルのような信号をOR面205に与える。OR面2
05は、上記データ線X0〜X12に直交する３本の出力デー
タ線D0〜D2を配置し、○印で示される所要位置にスイッ
チ素子を介在させて成る。各スイッチ素子は、その選択
端子が行毎にデータ線X0〜X12に接続され、データ線X0
〜X12の状態にしたがって蓄積データ数を出力データ線D
0〜D2に３ビットのデータとして出力するようになって
いる。このようにして出力データ線D0〜D2に与えられる
蓄積データ数は上記転送レディー制御などに利用され
る。
（蓄積データ数の外部出力） FIFOメモリの蓄積データ数は、転送レディー制御に利
用されるだけでなく直接外部に出力してもよい。例えば
第１図の構成に従えば、演算部15,115で取得された蓄積
データ数を夫々保持するレジスタを設け、このレジスタ
をバスインタフェース部５を介してCPU9などの上位装置
が直接アクセス可能にする。これによりCPU9は受信FIFO
メモリ６や送信FIFOメモリ７の蓄積データ数を所要のタ
イミングで知ることができる。例えばHDLC（ハイレベル
・データ・リンク・コントロール）手順でデータの送受
信を行う場合にコントロールフィールドの制御情報を受
信FIFOメモリ６から早く読出して処理するために蓄積デ
ータ数を監視したり、フレームチェックシーケンス情報
が受信されてきたときに情報フィールドのデータを受信
FIFOメモリから何バイト読み残しているかを判定したり
して、上位CPU9が効率的にプロトコル処理可能なよう
に、受信情報に応じてきめ細かな制御を行うことができ
るようになる。
用されるだけでなく直接外部に出力してもよい。例えば
第１図の構成に従えば、演算部15,115で取得された蓄積
データ数を夫々保持するレジスタを設け、このレジスタ
をバスインタフェース部５を介してCPU9などの上位装置
が直接アクセス可能にする。これによりCPU9は受信FIFO
メモリ６や送信FIFOメモリ７の蓄積データ数を所要のタ
イミングで知ることができる。例えばHDLC（ハイレベル
・データ・リンク・コントロール）手順でデータの送受
信を行う場合にコントロールフィールドの制御情報を受
信FIFOメモリ６から早く読出して処理するために蓄積デ
ータ数を監視したり、フレームチェックシーケンス情報
が受信されてきたときに情報フィールドのデータを受信
FIFOメモリから何バイト読み残しているかを判定したり
して、上位CPU9が効率的にプロトコル処理可能なよう
に、受信情報に応じてきめ細かな制御を行うことができ
るようになる。
（実施例の作用効果） 上記実施例によれば以下の作用効果を得ることができ
る。
る。
（１）受信FIFOメモリ６、送信FIFOメモリ７は、１キャ
ラクタの単位とされるような８ビット単位で回線制御部
４とデータをやりとりする一方において、夫々８ビット
の内部バス36,37により16ビット単位でデータをバスイ
ンタフェース部５とやりとり可能になっているから、受
信データや送信すべきデータをCPU9などの上位装置との
間で高速にデータ転送することができる。
ラクタの単位とされるような８ビット単位で回線制御部
４とデータをやりとりする一方において、夫々８ビット
の内部バス36,37により16ビット単位でデータをバスイ
ンタフェース部５とやりとり可能になっているから、受
信データや送信すべきデータをCPU9などの上位装置との
間で高速にデータ転送することができる。
（２）受信FIFOメモリ６の各ビットセルBCには１本の書
込みデータ線と２本の読出しデータ線が接続され、送信
FIFOメモリ７の各ビットセルBCには２本の書込みデータ
線と１本の読出しデータ線が接続され、バスインタフェ
ース部５を介する２バイト並列読出しのときには、受信
FIFOメモリ６のリードカウンタ22が指す単位記憶領域と
次の単位記憶領域とを選択制御回路40が選択し、また、
バスインタフェース部５を介する２バイト並列書込みの
ときには送信FIFOメモリ７のライトカウンタ120が指す
単位記憶領域と次の単位記憶領域とを選択制御回路140
が選択するようになっているから、８ビット幅の単位記
憶領域を持つFIFOメモリ6,7を比較的簡単なロジックに
より16ビットのシステムバス８とインタフェースさせる
ことができる。
込みデータ線と２本の読出しデータ線が接続され、送信
FIFOメモリ７の各ビットセルBCには２本の書込みデータ
線と１本の読出しデータ線が接続され、バスインタフェ
ース部５を介する２バイト並列読出しのときには、受信
FIFOメモリ６のリードカウンタ22が指す単位記憶領域と
次の単位記憶領域とを選択制御回路40が選択し、また、
バスインタフェース部５を介する２バイト並列書込みの
ときには送信FIFOメモリ７のライトカウンタ120が指す
単位記憶領域と次の単位記憶領域とを選択制御回路140
が選択するようになっているから、８ビット幅の単位記
憶領域を持つFIFOメモリ6,7を比較的簡単なロジックに
より16ビットのシステムバス８とインタフェースさせる
ことができる。
（３）選択制御回路40,140は、上位装置側からのバス制
御信号としてのバスロー信号BLとバスハイ信号BHとに基
づいて２バイト単位での並列アクセスと１バイト単位で
のアクセスを切換え制御可能な論理を含んでいるから、
上位CPU9の相違によるバススワップを外付け回路を利用
することなく容易に行うことができると共に、FIFOメモ
リの使い勝手を向上させることができる。
御信号としてのバスロー信号BLとバスハイ信号BHとに基
づいて２バイト単位での並列アクセスと１バイト単位で
のアクセスを切換え制御可能な論理を含んでいるから、
上位CPU9の相違によるバススワップを外付け回路を利用
することなく容易に行うことができると共に、FIFOメモ
リの使い勝手を向上させることができる。
（４）受信FIFOメモリ６（送信FIFOメモリ７）の蓄積デ
ータ数を取得する演算部15（115）は、ライトカウンタ2
0（120）の値とリードカウンタ22（122）の値とを実質
的に大小比較する比較器50（150）を含み、この比較器5
0（150）による比較結果に従い、ライトカウンタ20（12
0）の値と、リードカウンタ22（122）の値と、単位記憶
領域RE0〜REm（TE0〜TEm）の記憶段数とに基づいて蓄積
データ数を算出する。このとき、リードカウンタ22（12
2）とライトカウンタ20（120）は、別々に動作して夫々
の計数値を演算部15（115）に与え、このようにして双
方のカウンタから別々に与えらる値を演算部15（115）
が処理することにより、同時に読出しと書込みが起きて
も蓄積データ数を正確に取得することができる。
ータ数を取得する演算部15（115）は、ライトカウンタ2
0（120）の値とリードカウンタ22（122）の値とを実質
的に大小比較する比較器50（150）を含み、この比較器5
0（150）による比較結果に従い、ライトカウンタ20（12
0）の値と、リードカウンタ22（122）の値と、単位記憶
領域RE0〜REm（TE0〜TEm）の記憶段数とに基づいて蓄積
データ数を算出する。このとき、リードカウンタ22（12
2）とライトカウンタ20（120）は、別々に動作して夫々
の計数値を演算部15（115）に与え、このようにして双
方のカウンタから別々に与えらる値を演算部15（115）
が処理することにより、同時に読出しと書込みが起きて
も蓄積データ数を正確に取得することができる。
（５）上記リードカウンタ22（122）及びライトカウン
タ20（120）に、計数値が初期値に戻される度に反転す
るステータスRSTSr,RSTSw（TSTSr,TSTSw）を設け、双方
のステータスの一致不一致を比較器50（150）で判定す
るようにして、リードカウンタ22（122）の値とライト
カウンタ20（120）の値との大小比較を行うようにする
ことにより、蓄積データ数を演算取得するに際してライ
トカウンタ20（120）の値が一循して初期値に戻された
以降の大小判別を簡単な構成で容易に行うことができ
る。
タ20（120）に、計数値が初期値に戻される度に反転す
るステータスRSTSr,RSTSw（TSTSr,TSTSw）を設け、双方
のステータスの一致不一致を比較器50（150）で判定す
るようにして、リードカウンタ22（122）の値とライト
カウンタ20（120）の値との大小比較を行うようにする
ことにより、蓄積データ数を演算取得するに際してライ
トカウンタ20（120）の値が一循して初期値に戻された
以降の大小判別を簡単な構成で容易に行うことができ
る。
（６）FIFOメモリの単位記憶領域の数即ち記憶段数が比
較的少ない場合には、単位記憶領域E0〜E3に１対１対応
するフラグFLG0〜FLG3を設けると共に、ライトカウンタ
200が指す位置に応ずるフラグをセット状態にすると共
にリードカウンタ202が指す位置に応ずるフラグをリセ
ット状態に制御するリードアドレスデコーダ203やライ
トアドレスデコーダ201のような制御手段と、各フラグF
LG0〜FLG3の状態からビットセルアレイの蓄積データ数
を取得するためのAND面204やOR面205を含む論理ゲート
アレイとを設けることによっても、上記同様蓄積データ
数を正確に取得することができる。
較的少ない場合には、単位記憶領域E0〜E3に１対１対応
するフラグFLG0〜FLG3を設けると共に、ライトカウンタ
200が指す位置に応ずるフラグをセット状態にすると共
にリードカウンタ202が指す位置に応ずるフラグをリセ
ット状態に制御するリードアドレスデコーダ203やライ
トアドレスデコーダ201のような制御手段と、各フラグF
LG0〜FLG3の状態からビットセルアレイの蓄積データ数
を取得するためのAND面204やOR面205を含む論理ゲート
アレイとを設けることによっても、上記同様蓄積データ
数を正確に取得することができる。
（７）上位装置にデータ転送を指示するためのDMA転送
要求信号DREQ1（DREQ2）のような、転送レディー信号の
アサート条件を任意に設定可能なコントロールレジスタ
70（170）、さらにはそのネゲート条件を任意に設定可
能なコントロールレジスタ173を設け、このレジスタの
設定値と内部で取得される蓄積データ数との比較結果に
基づいて転送レディー信号のアサートタイミングやネゲ
ートタイミングを決定することによりFIFOメモリ6,7の
記憶段数を見掛上可変に制御することができる。
要求信号DREQ1（DREQ2）のような、転送レディー信号の
アサート条件を任意に設定可能なコントロールレジスタ
70（170）、さらにはそのネゲート条件を任意に設定可
能なコントロールレジスタ173を設け、このレジスタの
設定値と内部で取得される蓄積データ数との比較結果に
基づいて転送レディー信号のアサートタイミングやネゲ
ートタイミングを決定することによりFIFOメモリ6,7の
記憶段数を見掛上可変に制御することができる。
（８）上記作用効果（７）により、システム動作上CPU9
などの上位装置の負荷が小さいときにはFIFOメモリ6,7
の蓄積データ数を相対的に少なくしたり、負荷が大きい
ときには蓄積データ数を多くしたりすることが可能にな
り、容易にシステム動作の柔軟性を向上させることがで
きる。
などの上位装置の負荷が小さいときにはFIFOメモリ6,7
の蓄積データ数を相対的に少なくしたり、負荷が大きい
ときには蓄積データ数を多くしたりすることが可能にな
り、容易にシステム動作の柔軟性を向上させることがで
きる。
（９）上記作用効果（７）により、高速動作時などにお
いてはデータ転送要求の頻度を減らして、言い換えるな
らデータ転送制御を起動させるためのオーバーヘッドを
減らして、システムのスループットを容易に向上させる
ことができる。
いてはデータ転送要求の頻度を減らして、言い換えるな
らデータ転送制御を起動させるためのオーバーヘッドを
減らして、システムのスループットを容易に向上させる
ことができる。
（10）特に送信FIFOメモリ７において転送レディー信号
のネゲート条件を可変に制御することができるようにし
ておくことにより、システム立上げ時などに、多チャン
ネルの各チャンネルに対応する複数個の送信FIFOメモリ
に次々に送信データを転送するようなとき、ネゲート条
件とされるデータ数を比較的小さくしておけば、送信FI
FOメモリへのデータ転送によるバス占有期間が長くなっ
てしまう不都合を容易に解消することができる。
のネゲート条件を可変に制御することができるようにし
ておくことにより、システム立上げ時などに、多チャン
ネルの各チャンネルに対応する複数個の送信FIFOメモリ
に次々に送信データを転送するようなとき、ネゲート条
件とされるデータ数を比較的小さくしておけば、送信FI
FOメモリへのデータ転送によるバス占有期間が長くなっ
てしまう不都合を容易に解消することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。
て具体的に説明したが本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。
例えばLSIで成る通信制御装置にCPU9などの上位装置
を内蔵させてもよい。また受信回路や送信回路はマルチ
ャネル化することもでき、この場合には各通信チャネル
毎にFIFOメモリを設けることができる。また単位記憶領
域のビット幅は８ビットに限定されない。さらにFIFOメ
モリにおける並列読出しビット数と並列書込みビット数
との関係は上記実施例のような２倍の関係に限定され
ず、４倍などその他２倍以上の整数倍の関係に変更する
ことができる。
を内蔵させてもよい。また受信回路や送信回路はマルチ
ャネル化することもでき、この場合には各通信チャネル
毎にFIFOメモリを設けることができる。また単位記憶領
域のビット幅は８ビットに限定されない。さらにFIFOメ
モリにおける並列読出しビット数と並列書込みビット数
との関係は上記実施例のような２倍の関係に限定され
ず、４倍などその他２倍以上の整数倍の関係に変更する
ことができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった通信制御装置に適用した場合につ
いて説明したが、本発明はそれに限定されものではな
く、フロッピーディスクコントローラやハードディスク
コントローラ、さらには一つのLSIで構成されるFIFOメ
モリそれ自身などにも広く適用することができる。本発
明は、少なくともデータを先入れ先出し形式でバッファ
リングする条件のものに適用することができる。
明をその背景となった通信制御装置に適用した場合につ
いて説明したが、本発明はそれに限定されものではな
く、フロッピーディスクコントローラやハードディスク
コントローラ、さらには一つのLSIで構成されるFIFOメ
モリそれ自身などにも広く適用することができる。本発
明は、少なくともデータを先入れ先出し形式でバッファ
リングする条件のものに適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、FIFOメモリはデータの並列読出しビット数
と並列書込みビット数との間に２以上の整数倍の関係を
持つから、所定の複数ビットを１単位とするデータを取
扱う場合に、FIFOメモリの一方のポートは他方のポート
に比べて複数倍の単位データをまとめてやりとりするこ
とができ、これによって外部とのデータ転送効率を向上
させることができる。
と並列書込みビット数との間に２以上の整数倍の関係を
持つから、所定の複数ビットを１単位とするデータを取
扱う場合に、FIFOメモリの一方のポートは他方のポート
に比べて複数倍の単位データをまとめてやりとりするこ
とができ、これによって外部とのデータ転送効率を向上
させることができる。
データの並列読出しビット数と並列書込みビット数と
の関係を等倍又は２以上の整数倍に選択制御する制御回
路を設けておくことにより、FIFOメモリとデータ転送を
行う回路ブロックとのバス接続構成に汎用性を得ること
ができ、さらにはバススワップを外付け回路を利用する
ことなく容易に行うことができると共に、FIFOメモリの
使い勝手を向上させることができる。
の関係を等倍又は２以上の整数倍に選択制御する制御回
路を設けておくことにより、FIFOメモリとデータ転送を
行う回路ブロックとのバス接続構成に汎用性を得ること
ができ、さらにはバススワップを外付け回路を利用する
ことなく容易に行うことができると共に、FIFOメモリの
使い勝手を向上させることができる。
受信FIFOメモリの蓄積データ数を取得する演算手段
は、ライトカウンタの値とリードカウンタの値との実質
的に大小比較する比較器手段を含み、この比較手段によ
る比較結果に従い、ライトカウンタの値と、リードカウ
ンタの値と、単位記憶領域の記憶段数とに基づいて蓄積
データ数を算出するから、このとき、リードカウンタと
ライトカウンタは、別々に動作して夫々の計数値を演算
手段に与え、このようにして双方のカウンタから別々に
与えられる値を演算手段が処理することにより、同時に
読出しと書込みが起きても蓄積データ数を正確に取得す
ることができる。
は、ライトカウンタの値とリードカウンタの値との実質
的に大小比較する比較器手段を含み、この比較手段によ
る比較結果に従い、ライトカウンタの値と、リードカウ
ンタの値と、単位記憶領域の記憶段数とに基づいて蓄積
データ数を算出するから、このとき、リードカウンタと
ライトカウンタは、別々に動作して夫々の計数値を演算
手段に与え、このようにして双方のカウンタから別々に
与えられる値を演算手段が処理することにより、同時に
読出しと書込みが起きても蓄積データ数を正確に取得す
ることができる。
上記リードカウンタ及びライトカウンタに、計数値が
初期値に戻される度に反転するステータスを設け、双方
のステータスの一致不一致を比較手段で判定するように
して、リードカウンタの値とライトカウンタの値との大
小比較を行うようにすることにより、蓄積データ数を演
算取得するに際してライトカウンタの値が一循して初期
値に戻された以降の大小判別を簡単な構成で容易に行う
ことができる。
初期値に戻される度に反転するステータスを設け、双方
のステータスの一致不一致を比較手段で判定するように
して、リードカウンタの値とライトカウンタの値との大
小比較を行うようにすることにより、蓄積データ数を演
算取得するに際してライトカウンタの値が一循して初期
値に戻された以降の大小判別を簡単な構成で容易に行う
ことができる。
FIFOメモリの記憶段数が比較的少ない場合には、単位
記憶領域に１対１対応するフラグを設けると共に、ライ
トカウンタが指す位置に応ずるフラグをセット状態にす
ると共にリードカウンタが指す位置に応ずるフラグをリ
セット状態に制御する制御手段と、各フラグの状態から
ビットセルアレイの蓄積データ数を取得するための論理
ゲートアレイとを設けることによっても、上記同様蓄積
データ数を正確に取得することができる。
記憶領域に１対１対応するフラグを設けると共に、ライ
トカウンタが指す位置に応ずるフラグをセット状態にす
ると共にリードカウンタが指す位置に応ずるフラグをリ
セット状態に制御する制御手段と、各フラグの状態から
ビットセルアレイの蓄積データ数を取得するための論理
ゲートアレイとを設けることによっても、上記同様蓄積
データ数を正確に取得することができる。
外部にデータ転送を指示するための転送レディー信号
のアサート条件を任意に設定可能なコントロールレジス
タさらにはそのネゲート条件を任意に設定可能なコント
ロールレジスタを設け、このレジスタの設定値と内部で
取得される蓄積データ数との比較結果に基づいて転送レ
ディー信号のアサートタイミングやネゲートタイミング
を決定することにより、FIFOメモリの記憶段数を見掛上
可変に制御することができる。
のアサート条件を任意に設定可能なコントロールレジス
タさらにはそのネゲート条件を任意に設定可能なコント
ロールレジスタを設け、このレジスタの設定値と内部で
取得される蓄積データ数との比較結果に基づいて転送レ
ディー信号のアサートタイミングやネゲートタイミング
を決定することにより、FIFOメモリの記憶段数を見掛上
可変に制御することができる。
これによりFIFOメモリのデータを処理する装置の負荷
が小さいときにはFIFOメモリの蓄積データ数を相対的に
少なくしたり、負荷が大きいときには、蓄積データ数を
多くしたりすることが可能になり、容易にシステム動作
の柔軟性を向上させることができる。
が小さいときにはFIFOメモリの蓄積データ数を相対的に
少なくしたり、負荷が大きいときには、蓄積データ数を
多くしたりすることが可能になり、容易にシステム動作
の柔軟性を向上させることができる。
また、高速動作時などにおいてはデータ転送要求の頻
度を減らして、言い換えるならデータ転送制御を起動さ
せるためのオーバーヘッドを減らして、システムのスル
ープットを容易に向上させることができる。
度を減らして、言い換えるならデータ転送制御を起動さ
せるためのオーバーヘッドを減らして、システムのスル
ープットを容易に向上させることができる。
特に、転送レディー信号のネゲート条件を可変に制御
することができるようにしておくことにより、複数個の
FIFOメモリに次々にデータを転送するようなとき、ネゲ
ート条件とされるデータ数を比較的小さくしておけば、
FIFOメモリへのデータ転送によるバス占有期間が長くな
ってしまう不都合を容易に解消することができる。
することができるようにしておくことにより、複数個の
FIFOメモリに次々にデータを転送するようなとき、ネゲ
ート条件とされるデータ数を比較的小さくしておけば、
FIFOメモリへのデータ転送によるバス占有期間が長くな
ってしまう不都合を容易に解消することができる。
第１図は本発明に係るFIFOメモリを含んだ通信制御装置
の一実施例ブロック図、 第２図は受信FIFOメモリの単位記憶領域選択のための詳
細例を示すブロック図、 第３図は送信FIFOメモリの単位記憶領域選択のための詳
細例を示すブロック図、 第４図は受信FIFOメモリに含まれる選択制御回路の一例
論理回路図、 第５図は送信FIFOメモリに含まれる選択制御回路の一例
論理回路図、 第6A図から第6C図は受信FIFOからのデータ読出し態様の
一例説明図、 第7A図から第7C図は送信FIFOメモリへのデータ書込み態
様の一例説明図、 第８図は受信FIFOメモリに含まれるビットセルの一例回
路図、 第９図は送信FIFOメモリに含まれるビットセルの一例回
路図、 第10図は受信FIFOメモリにおけるライトカウンタ及びリ
ードカウンタの計数値と蓄積データ数との一例関係説明
図、 第11A図から第11C図は受信FIFOメモリに含まれる演算部
の加算器の一例論理回路図、 第12図はフラグを用いて蓄積データを演算するための一
例ブロック図である。 １…通信制御装置、２…受信回路、３…送信回路、４…
回線制御部、５…バスインタフェース部、６…受信FIFO
メモリ、７…送信FIFOメモリ、８…システムバス、９…
CPU、10…DMAC、13…ビットセルアレイ、RE0〜REm…単
位記憶領域、Dw0〜Dw7…書込みデータ線、LDr0〜LDr7…
下位読出しデータ線、HDr0〜HDr7…上位読出しデータ
線、14…FIFO制御部、15…演算部、16…転送レディー生
成部、20…ライトカウンタ、RCOUNTw…計数値、RSTSw…
ステータス、21…ライトアドレスデコーダ、22…リード
カウンタ、RCOUNTr…計数値、RSTSr…ステータス、23…
リードアドレスデコーダ、36,37…内部バス、50…比較
器、51…加算器、52…減算器、70…コントロールレジス
タ、71…比較器、DREQ1…DMA転送要求信号、113…ビッ
トセルアレイ、TE0〜TEm…単位記憶領域、Dr0〜Dr7…読
出しデータ線、LDw0〜LDw7…下位書込みデータ線、HDw0
〜HDw7…上位書込みデータ線、114…FIFO制御部、115…
演算部、116…転送レディー生成部、120…ライトカウン
タ、TRCOUNTw…計数値、TSTSw…ステータス、121…ライ
トアドレスデコーダ、122…リードカウンタ、TRCOUNTr
…計数値、TSTSr…ステータス、123…リードアドレスデ
コーダ、150…比較器、151…加算器、152…減算器、17
0,173…コントロールレジスタ、171,174…比較器、DREQ
2…DMA転送要求信号、200…ライトカウンタ、202…リー
ドカウンタ、FLG0〜FLg3…フラグ、204…AND面、205…O
R面。
の一実施例ブロック図、 第２図は受信FIFOメモリの単位記憶領域選択のための詳
細例を示すブロック図、 第３図は送信FIFOメモリの単位記憶領域選択のための詳
細例を示すブロック図、 第４図は受信FIFOメモリに含まれる選択制御回路の一例
論理回路図、 第５図は送信FIFOメモリに含まれる選択制御回路の一例
論理回路図、 第6A図から第6C図は受信FIFOからのデータ読出し態様の
一例説明図、 第7A図から第7C図は送信FIFOメモリへのデータ書込み態
様の一例説明図、 第８図は受信FIFOメモリに含まれるビットセルの一例回
路図、 第９図は送信FIFOメモリに含まれるビットセルの一例回
路図、 第10図は受信FIFOメモリにおけるライトカウンタ及びリ
ードカウンタの計数値と蓄積データ数との一例関係説明
図、 第11A図から第11C図は受信FIFOメモリに含まれる演算部
の加算器の一例論理回路図、 第12図はフラグを用いて蓄積データを演算するための一
例ブロック図である。 １…通信制御装置、２…受信回路、３…送信回路、４…
回線制御部、５…バスインタフェース部、６…受信FIFO
メモリ、７…送信FIFOメモリ、８…システムバス、９…
CPU、10…DMAC、13…ビットセルアレイ、RE0〜REm…単
位記憶領域、Dw0〜Dw7…書込みデータ線、LDr0〜LDr7…
下位読出しデータ線、HDr0〜HDr7…上位読出しデータ
線、14…FIFO制御部、15…演算部、16…転送レディー生
成部、20…ライトカウンタ、RCOUNTw…計数値、RSTSw…
ステータス、21…ライトアドレスデコーダ、22…リード
カウンタ、RCOUNTr…計数値、RSTSr…ステータス、23…
リードアドレスデコーダ、36,37…内部バス、50…比較
器、51…加算器、52…減算器、70…コントロールレジス
タ、71…比較器、DREQ1…DMA転送要求信号、113…ビッ
トセルアレイ、TE0〜TEm…単位記憶領域、Dr0〜Dr7…読
出しデータ線、LDw0〜LDw7…下位書込みデータ線、HDw0
〜HDw7…上位書込みデータ線、114…FIFO制御部、115…
演算部、116…転送レディー生成部、120…ライトカウン
タ、TRCOUNTw…計数値、TSTSw…ステータス、121…ライ
トアドレスデコーダ、122…リードカウンタ、TRCOUNTr
…計数値、TSTSr…ステータス、123…リードアドレスデ
コーダ、150…比較器、151…加算器、152…減算器、17
0,173…コントロールレジスタ、171,174…比較器、DREQ
2…DMA転送要求信号、200…ライトカウンタ、202…リー
ドカウンタ、FLG0〜FLg3…フラグ、204…AND面、205…O
R面。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/06 G11C 7/00
Claims (14)
- 【請求項１】複数のビットセルをマトリクス配置したビ
ットセルアレイを有するFIFO形式の半導体メモリデバイ
スであって、 前記ビットセルアレイに書き込まれるべきデータの書込
み位置を選択するための書込み手段と、 前記ビットセルアレイにおける単一の読み出し位置と複
数の読み出し位置から一つを選択し、選択された一つは
前記ビットセルアレイに書き込まれたデータを読み出し
可能にするものとする読み出し手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の読み出し位置から単一データの読み出し動
作を読み出し手段に指示し、前記第２の信号状態は複数
の読み出し位置から複数のデータの読み出し動作を前記
読み出し手段に指示し、前記単一のデータは前記読み出
し手段が前記第１の信号状態を受け取ったとき前記出力
信号線を通して並列形態で前記ビットセルアレイから出
力され、前記複数のデータは前記読み出し手段が前記第
２の信号状態を受け取ったとき前記出力信号線を通して
並列形態で前記ビットセルアレイから出力されるものと
する読み出し制御手段と、を含んで成るものであること
を特徴とする半導体メモリデバイス。 - 【請求項２】前記読み出し制御手段は、CPUからの制御
信号に応答して前記第１の信号状態又は第２の信号状態
の一方を出力するものであることを特徴とする請求項１
記載の半導体メモリデバイス。 - 【請求項３】複数のビットセルがマトリクス配置されFI
FO形式で利用されるビットセルアレイを有する通信制御
LSIであって、 前記ビットセルアレイに書き込まれるべきデータの書込
み位置を選択するための書込み手段と、 前記ビットセルアレイにおける単一の読み出し位置と複
数の読み出し位置から一つを選択し、選択された一つは
前記ビットセルアレイに書き込まれたデータを読み出し
可能にするものとする読み出し手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 第１及び第２の信号状態を出力し、前記第１の信号状態
は、前記単一の読み出し位置から単一データの読み出し
動作を読み出し手段に指示し、前記第２の信号状態は複
数の読み出し位置から複数のデータの読み出し動作を前
記読み出し手段に指示し、前記単一のデータは前記読み
出し手段が前記第１の信号状態を受け取ったとき前記出
力信号線を通して並列形態で前記ビットセルアレイから
出力され、前記複数のデータは前記読み出し手段が前記
第２の信号状態を受け取ったとき前記出力信号線を通し
て並列形態で前記ビットセルアレイから出力されるもの
とする読み出し制御手段と、 前記書込み手段が保有する値と読み出し手段が保有する
値とを比較して、その比較結果を出力する比較手段と、 前記書込み手段が保有する計数値、前記読み出し手段が
保有する計数値、及び前記ビットセルアレイの単位記憶
領域の総数を用いて前記ビットセルアレイに格納されて
いるデータ数を、前記比較手段による比較結果に従って
計算する演算手段と、 外部から値が設定可能にされたレジスタ手段と、 前記レジスタ手段と前記演算手段に結合され、前記演算
手段の演算結果とレジスタ手段の値を比較し、その比較
結果に従って、前記ビットセルアレイに書き込まれたデ
ータを外部に転送要求するタイミング信号を生成するタ
イミング信号生成手段と、を含んで成るものであること
を特徴とする通信制御LSI。 - 【請求項４】前記書込み手段及び読み出し手段は、それ
ぞれの計数値が初期値に戻る度に状態が反転される状態
指示手段を有し、 前記比較手段は、前記書込み手段と読み出し手段のそれ
ぞれの状態指示手段の状態が一致で有るか不一致である
かを比較し、その比較結果を受ける前記演算手段は、前
記書込み手段と読み出し手段のそれぞれにおける計数値
の大小関係を前記比較結果に基づいて識別するものであ
ることを特徴とする請求項３記載の通信制御LSI。 - 【請求項５】シリアル伝送されたデータを蓄えるために
FIFO形式で利用される複数の単位記憶領域から成るビッ
トセルアレイを有する通信制御LSIと、CPUと、ダイレク
トメモリアクセスコントローラとを含む通信制御システ
ムであって、 前記ビットセルアレイに書き込まれるべきデータの書込
み位置を選択するための書込み手段と、 前記ビットセルアレイにおける単一の読み出し位置と複
数の読み出し位置から一つを選択し、選択された一つは
前記ビットセルアレイに書き込まれたデータを読み出し
可能にするものとする読み出し手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 前記CPUからの制御信号に応答して、第１の信号状態又
は第２の信号状態を出力し、前記第１の信号状態は前記
単一の読み出し位置から単一データの読み出し動作を読
み出し手段に指示し、前記第２の信号状態は複数の読み
出し位置から複数のデータの読み出し動作を前記読み出
し手段に指示し、前記単一のデータは前記読み出し手段
が前記第１の信号状態を受け取ったとき前記出力信号線
を通して並列形態で前記ビットセルアレイから出力さ
れ、前記複数のデータは前記読み出し手段が前記第２の
信号状態を受け取ったとき前記出力信号線を通して並列
形態で前記ビットセルアレイから出力されるものとする
読み出し制御手段と、 前記書込み手段が保有する値と読み出し手段が保有する
値とを比較して、その比較結果を出力する比較手段と、 前記書込み手段が保有する計数値、前記読み出し手段が
保有する計数値、及び前記ビットセルアレイの単位記憶
領域の総数を用いて前記ビットセルアレイに格納されて
いるデータ数を、前記比較手段による比較結果に従って
計算する演算手段と、 外部から値が設定可能にされたレジスタ手段と、 前記レジスタ手段と前記演算手段に結合され、前記演算
手段の演算結果とレジスタ手段の値を比較し、その比較
結果に従って、前記ビットセルアレイに書き込まれたデ
ータを外部に転送要求するタイミング信号を前記ダイレ
クトメモリアクセスコントローラに出力するタイミング
信号生成手段と、を含んで成るものであることを特徴と
する通信制御システム。 - 【請求項６】複数のビットセルをマトリクス配置したビ
ットセルアレイを有するFIFO形式の半導体メモリデバイ
スであって、 前記ビットセルアレイから読み出されるべきデータの読
み出し位置を選択するための読み出し手段と、 前記ビットセルアレイにおける単一の書込み位置と複数
の書込み位置から一つを選択する書込み手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の書込み位置に単一データを書込む動作を書
込み手段に指示し、前記第２の信号状態は複数の書込み
位置に複数のデータを書込む動作を前記書込み手段に指
示、前記単一のデータは前記書込み手段が前記第１の信
号状態を受け取ったとき前記入力信号線を通して並列形
態で前記ビットセルアレイに供給され、前記複数のデー
タは前記書込み手段が前記第２の信号状態を受け取った
とき前記入力信号線を通して並列形態で前記ビットセル
アレイに供給されるものとする書込み制御手段と、を含
んで成るものであることを特徴とする半導体メモリデバ
イス。 - 【請求項７】前記書込み制御手段は、CPUからの制御信
号に応答して前記第１の信号状態又は第２の信号状態の
一方を出力するものであることを特徴とする請求項６記
載の半導体メモリデバイス。 - 【請求項８】複数のビットセルをマトリクス配置した第
１及び第２のビットセルアレイを有するFIFO形式の半導
体メモリデバイスであって、 前記第１のビットセルアレイにおける単一の読み出し位
置と複数の読み出し位置から一つを選択し、選択された
一つは前記第１のビットセルアレイに書き込まれたデー
タを読み出し可能にするものとする第１の読み出し手段
と、 前記第２のビットセルアレイから読み出されるべきデー
タの読み出し位置を選択するための第２の読み出し手段
と、 前記第１のビットセルアレイに書き込まれるべきデータ
の書込み位置を選択するための第１の書込み手段と、 前記第２のビットセルアレイにおける単一の書込み位置
と複数の書込み位置から一つを選択する第２の書込み手
段と、 前記第１のビットセルに結合された第１の入力信号線
と、 前記第２のビットセルに結合された第２の入力信号線
と、 前記第１のビットセルに結合された第１の出力信号線
と、 前記第２のビットセルに結合された第２の出力信号線
と、 第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の読み出し位置から単一データの読み出し動
作を前記第１の読み出し手段に指示し、前記第２の信号
状態は複数の読み出し位置から複数のデータの読み出し
動作を前記第１の読み出し手段に指示し、それによっ
て、前記単一のデータは前記第１の読み出し手段が前記
第１の信号状態を受け取ったとき前記第１の出力信号線
を通して並列形態で前記第１のビットセルアレイから出
力され、前記複数のデータは前記第１の読み出し手段が
前記第２の信号状態を受け取ったとき前記第１の出力信
号線を通して並列形態で前記第１のビットセルアレイか
ら出力されるものとする読み出し制御手段と、 第３及び第４の信号状態を出力し、前記第３の信号状態
は、前記単一の書込み位置に単一データの書込み動作を
書込み手段に指示し、前記第４の信号状態は複数の書込
み位置に複数のデータの書込み動作を前記書込み手段に
指示し、それによって、前記単一のデータは前記第２の
書込み手段が前記第３の信号状態を受け取ったとき前記
第２の入力信号線を通して並列形態で前記第２のビット
セルアレイに供給され、前記複数のデータは前記第２の
書込み手段が前記第４の信号状態を受け取ったとき前記
第２の入力信号線を通して並列形態で前記第２のビット
セルアレイに供給されるものとする書込み制御手段と、
含んで成るものであることを特徴とする半導体メモリデ
バイス。 - 【請求項９】シリアル伝送されるべきデータを蓄えるた
めにFIFO形式で利用される複数の単位記憶領域から成る
ビットセルアレイを有する通信制御LSIであって、 前記ビットセルアレイから読出されるべきデータの読み
出し位置を選択するための読み出し手段と、 前記ビットセルアレイにおける単一の書込みし位置と複
数の書込み位置から一つを選択する書込み手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 第１及び第２の信号状態を出力し、前記第１の信号状態
は前記単一の書込み位置に単一データの書込み動作を前
記書込み手段に指示し、前記第２の信号状態は複数の書
込み位置に複数のデータを書込み動作を前記書込み手段
に指示し、前記単一のデータは前記書込み手段が前記第
１の信号状態を受け取ったとき前記入力信号線を通して
並列形態で前記ビットセルアレイに供給され、前記複数
のデータは前記書込み手段が前記第２の信号状態を受け
取ったとき前記入力信号線を通して並列形態で前記ビッ
トセルアレイに供給されるものとする書込み制御手段
と、 前記書込み手段が保有する値と読み出し手段が保有する
値とを比較して、その比較結果を出力する比較手段と、 前記書込み手段が保有する計数値、前記読み出し手段が
保有する計数値、及び前記ビットセルアレイの単位記憶
領域の総数を用いて前記ビットセルアレイに格納されて
いるデータ数を、前記比較手段による比較結果に従って
計算する演算手段と、 外部から値が設定可能にされた第１及び第２のレジスタ
手段と、 前記第１及び第２のレジスタ手段と前記演算手段に結合
され、前記演算手段の演算結果と第１及び第２のレジス
タ手段の値とをそれぞれ比較し、その比較結果に従っ
て、前記ビットセルアレイに対するデータの書き込みを
要求し、また、その要求を解除する、タイミング信号を
生成するタイミング信号生成手段と、を含んで成るもの
であることを特徴とする通信制御LSI。 - 【請求項１０】前記書込み手段及び読み出し手段は、そ
れぞれの計数値が初期値に戻る度に状態が反転される状
態指示手段を有し、 前記比較手段は、前記書込み手段と読み出し手段のそれ
ぞれの状態指示手段の状態が一致で有るか不一致である
かを比較し、その比較結果を受ける前記演算手段は、前
記書込み手段と読み出し手段のそれぞれにおける計数値
の大小関係を前記比較結果に基づいて識別するものであ
ることを特徴とする請求項９記載の通信制御LSI。 - 【請求項１１】前記タイミング信号は転送レディー信号
であり、前記第１のレジスタ手段は前記ビットセルアレ
イへのデータ転送を開始するための転送レディー信号の
アサート条件を決定する値が設定され、前記第２のレジ
スタ手段は前記データ転送を停止するための前記転送レ
ディー信号のネゲート条件を決定する値が設定され、 前記タイミング信号生成手段は、前記演算手段による演
算結果と前記第１のレジスタ手段の値との比較結果に従
って前記転送レディー信号をアサートし、前記演算手段
による演算結果と前記第２のレジスタ手段の値との比較
結果に従って前記転送レディー信号をネゲートするもの
であることを特徴とする請求項10記載の通信制御LSI。 - 【請求項１２】シリアル伝送されるべきデータを蓄える
ためにFIFO形式で利用される複数の単位記憶領域から成
るビットセルアレイを有する通信制御LSIと、CPUと、ダ
イレクトメモリアクセスコントローラとを含む通信制御
システムであって、 前記ビットセルアレイから読出されるべきデータの読み
出し位置を選択するための読み出し手段と、 前記ビットセルアレイにおける単一の書込みし位置と複
数の書込み位置から一つを選択する書込み手段と、 前記ビットセルに結合された入力信号線と、 前記ビットセルに結合された出力信号線と、 CPUからの制御信号に応答して、第１の信号状態又は第
２の信号状態を出力し、前記第１の信号状態は前記単一
の書込み位置に単一データを書込む動作を前記書込み手
段に指示し、前記第２の信号状態は複数の書込み位置に
複数のデータを書込む動作を前記書込み手段に指示し、
前記単一のデータは前記書込み手段が前記第１の信号状
態を受け取ったとき前記入力信号線を通して並列形態で
前記ビットセルアレイに供給され、前記複数のデータは
前記書込み手段が前記第２の信号状態を受け取ったとき
前記入力信号線を通して並列形態で前記ビットセルアレ
イに供給されるものとする書込み制御手段と、 前記書込み手段が保有する値と読み出し手段が保有する
値とを比較して、その比較結果を出力する比較手段と、 前記書込み手段が保有する計数値、前記読み出し手段が
保有する計数値、及び前記ビットセルアレイの単位記憶
領域の総数を用いて前記ビットセルアレイに格納されて
いるデータ数を、前記比較手段による比較結果に従って
計算する演算手段と、 外部から値が設定可能にされた第１及び第２のレジスタ
手段と、 前記第１及び第２のレジスタ手段と前記演算手段に結合
され、前記演算手段の演算結果と第１及び第２のレジス
タ手段の値をそれぞれ比較し、その比較結果に従って、
前記ビットセルアレイに対するデータの書き込みを前記
ダイレクトメモリアクセスコントローラに要求し、ま
た、その要求を解除する、タイミング信号を生成するタ
イミング信号生成手段と、を含んで成るものであること
を特徴とする通信制御システム。 - 【請求項１３】前記書込み手段及び読み出し手段は、そ
れぞれの計数値が初期値に戻る度に状態が反転される状
態指示手段を有し、 前記比較手段は、前記書込み手段と読み出し手段のそれ
ぞれの状態指示手段の状態が一致で有るか不一致である
かを比較し、その比較結果を受ける前記演算手段は、前
記書込み手段と読み出し手段のそれぞれにおける計数値
の大小関係を前記比較結果に基づいて識別するものであ
ることを特徴とする請求項12記載の通信制御システム。 - 【請求項１４】前記タイミング信号は転送レディー信号
であり、前記第１のレジスタ手段は前記ビットセルアレ
イへのデータ転送を開始するための転送レディー信号の
アサート条件を決定する値が設定され、前記第２のレジ
スタ手段は前記データ転送を停止するための前記転送レ
ディー信号のネゲート条件を決定する値が設定され、 前記タイミング信号生成手段は、前記演算手段による演
算結果と前記第１のレジスタ手段の値との比較結果に従
って前記転送レディー信号をアサートし、前記演算手段
による演算結果と前記第２のレジスタ手段の値との比較
結果に従って前記転送レディー信号をネゲートするもの
であることを特徴とする請求項13記載の通信制御システ
ム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890012110A KR0168832B1 (ko) | 1988-09-08 | 1989-08-25 | 반도체기억장치 |
| US07/794,824 US5255238A (en) | 1988-09-08 | 1991-11-18 | First-in first-out semiconductor memory device |
| US08/115,876 US5426612A (en) | 1988-09-08 | 1993-09-01 | First-in first-out semiconductor memory device |
| KR1019940020631A KR0182778B1 (ko) | 1988-09-08 | 1994-08-22 | 반도체기억장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24400288 | 1988-09-30 | ||
| JP63-244002 | 1988-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168318A JPH02168318A (ja) | 1990-06-28 |
| JP2849115B2 true JP2849115B2 (ja) | 1999-01-20 |
Family
ID=17112253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149241A Expired - Fee Related JP2849115B2 (ja) | 1988-09-08 | 1989-06-12 | 半導体メモリデバイス，通信制御ｌｓｉ及び通信制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849115B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102694A (ja) * | 2006-10-18 | 2008-05-01 | Futaba Corp | 出力表示機器 |
| JP7214433B2 (ja) * | 2018-10-24 | 2023-01-30 | 株式会社藤商事 | 遊技機 |
-
1989
- 1989-06-12 JP JP1149241A patent/JP2849115B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168318A (ja) | 1990-06-28 |
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