JPH1124989A - 語長可変メモリアクセス方式 - Google Patents
語長可変メモリアクセス方式Info
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- JPH1124989A JPH1124989A JP9181229A JP18122997A JPH1124989A JP H1124989 A JPH1124989 A JP H1124989A JP 9181229 A JP9181229 A JP 9181229A JP 18122997 A JP18122997 A JP 18122997A JP H1124989 A JPH1124989 A JP H1124989A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 メモリ部と論理回路部でやり取りするデータ
の語長は可変であり、かつ、メモリ部とデータをやり取
りする入出力部のビット数は小さく、ＬＳＩの面積、メ
モリブロックのピン数を抑えることで安価な語長可変メ
モリアクセス方式を提供する。 【解決手段】 本発明の方式は、 論理回路部がメモリ
部とのデータのやり取りに必要とする最小ビット数を
Ｎ、最大ビット数をＮ×２m（ｍは０以上の整数）とし
たとき、メモリマクロブロックは、ｍビットのブロック
数指定信号及び選択回路と、Ｎビットのデータ入出力機
構を持つ２m 個の小メモリマクロブロックとを持ち、
論理回路部は、メモリアクセスアドレスと共にｍビット
の語長指定信号を持つ。さらに、メモリバス幅はＮビッ
トであり、語長を示すビット数ｍに対応して、読み書き
に用いられるデータ転送周波数を２m 倍にして実施され
る。
の語長は可変であり、かつ、メモリ部とデータをやり取
りする入出力部のビット数は小さく、ＬＳＩの面積、メ
モリブロックのピン数を抑えることで安価な語長可変メ
モリアクセス方式を提供する。 【解決手段】 本発明の方式は、 論理回路部がメモリ
部とのデータのやり取りに必要とする最小ビット数を
Ｎ、最大ビット数をＮ×２m（ｍは０以上の整数）とし
たとき、メモリマクロブロックは、ｍビットのブロック
数指定信号及び選択回路と、Ｎビットのデータ入出力機
構を持つ２m 個の小メモリマクロブロックとを持ち、
論理回路部は、メモリアクセスアドレスと共にｍビット
の語長指定信号を持つ。さらに、メモリバス幅はＮビッ
トであり、語長を示すビット数ｍに対応して、読み書き
に用いられるデータ転送周波数を２m 倍にして実施され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリＬＳＩのメ
モリアクセス方式に関する。
モリアクセス方式に関する。
【０００２】
【従来の技術】図４は、第１の従来例に記載のメモリ構
成を示すブロック図、図５は、第２の従来例に記載の回
路の構成を示すブロック図である。
成を示すブロック図、図５は、第２の従来例に記載の回
路の構成を示すブロック図である。
【０００３】第１の例では、図４に示すように、メモリ
回路部と論理回路部でデータを転送する方法として、公
開特許広報特開平８−７７０６５「メモリ構成方式」に
複数個のメモリブロックを搭載し、メモリブロック指定
フィールドを用いて複数個のメモリブロックのうちの一
つを選択するメモリ構成方式が記述されている。
回路部と論理回路部でデータを転送する方法として、公
開特許広報特開平８−７７０６５「メモリ構成方式」に
複数個のメモリブロックを搭載し、メモリブロック指定
フィールドを用いて複数個のメモリブロックのうちの一
つを選択するメモリ構成方式が記述されている。
【０００４】また、第２の例では、図５に示すように、
公開特許広報特願昭６３−１８８２５０「任意語長記憶
回路」に、１語の中にビット長を指定する語長指定信号
を用いることで、任意語長のデータの読み書きをする記
憶回路が述べられている。
公開特許広報特願昭６３−１８８２５０「任意語長記憶
回路」に、１語の中にビット長を指定する語長指定信号
を用いることで、任意語長のデータの読み書きをする記
憶回路が述べられている。
【０００５】
【発明が解決しようとする課題】前述の第１の例の、特
開平８−７７０６５「メモリ構成方式」に記述されてい
る方式では、メモリ外部からメモリに読み書きできるデ
ータのビット長は固定であり、異なるビット長のデータ
を読み書きすることはができない。また、前述の第２の
例の、特願昭６３−１８８２５０「任意語長記憶回路」
に示されている回路では、１語当たりに必要な最大のビ
ット数を、メモリ外部とのデータのやり取りに用いる入
出力部（Ｉ／Ｏ部）が用意しなければならない。メモリ
の入出数の増大はチップ面積、パッケージコストを大き
く増大させる問題が生ずる。
開平８−７７０６５「メモリ構成方式」に記述されてい
る方式では、メモリ外部からメモリに読み書きできるデ
ータのビット長は固定であり、異なるビット長のデータ
を読み書きすることはができない。また、前述の第２の
例の、特願昭６３−１８８２５０「任意語長記憶回路」
に示されている回路では、１語当たりに必要な最大のビ
ット数を、メモリ外部とのデータのやり取りに用いる入
出力部（Ｉ／Ｏ部）が用意しなければならない。メモリ
の入出数の増大はチップ面積、パッケージコストを大き
く増大させる問題が生ずる。
【０００６】このように、メモリ回路と論理回路を混載
しチップ化した論理混載メモリＬＳＩ等に用いられるマ
クロブロックは、入出力ピン数がそれぞれ異なる、多様
な論理回路に対し、同一のメモリマクロブロックを使用
することができなかった。
しチップ化した論理混載メモリＬＳＩ等に用いられるマ
クロブロックは、入出力ピン数がそれぞれ異なる、多様
な論理回路に対し、同一のメモリマクロブロックを使用
することができなかった。
【０００７】そこで本発明の目的は、メモリ部と論理回
路部でやり取りするデータの語長は可変であり、かつ、
メモリ部とデータをやり取りする入出力部のビット数は
小さく、ＬＳＩの面積、メモリブロックのピン数を抑え
ることで安価な語長可変メモリアクセス方式を提供する
ことである。
路部でやり取りするデータの語長は可変であり、かつ、
メモリ部とデータをやり取りする入出力部のビット数は
小さく、ＬＳＩの面積、メモリブロックのピン数を抑え
ることで安価な語長可変メモリアクセス方式を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明の語長可変メモリ
アクセス方式は、メモリＬＳＩのメモリアクセス方式に
おいて、論理回路部がメモリ部とのデータのやり取りに
必要とする最小ビット数をＮ、最大ビット数をＮ×２m
（ｍは０以上の整数）としたとき、メモリマクロブロッ
クは、ｍビットのブロック数指定信号及び選択回路と、
Ｎビットのデータ入出力機構を持つ２m 個の小メモリマ
クロブロックとを持ち、論理回路部は、メモリアクセス
アドレスと共にｍビットの語長指定信号を持つ、ことを
特徴としており、なお、このメモリアクセス方式におい
て、メモリバス幅はＮビットであり、メモリの読み書き
は、語長を示すビット数ｍに対応して、前述読み書きに
用いられるデータ転送周波数を２m 倍にして行われるこ
とを特徴とすることも好ましい。
アクセス方式は、メモリＬＳＩのメモリアクセス方式に
おいて、論理回路部がメモリ部とのデータのやり取りに
必要とする最小ビット数をＮ、最大ビット数をＮ×２m
（ｍは０以上の整数）としたとき、メモリマクロブロッ
クは、ｍビットのブロック数指定信号及び選択回路と、
Ｎビットのデータ入出力機構を持つ２m 個の小メモリマ
クロブロックとを持ち、論理回路部は、メモリアクセス
アドレスと共にｍビットの語長指定信号を持つ、ことを
特徴としており、なお、このメモリアクセス方式におい
て、メモリバス幅はＮビットであり、メモリの読み書き
は、語長を示すビット数ｍに対応して、前述読み書きに
用いられるデータ転送周波数を２m 倍にして行われるこ
とを特徴とすることも好ましい。
【０００９】このようにして、論理演算部との転送に必
要な語長が長い場合は転送速度を大きくし、短い場合は
小さくすることにより、語長が可変である構成のメモリ
において、データのやり取りに必要な外部入出力ピン数
を小さい値に固定できる。
要な語長が長い場合は転送速度を大きくし、短い場合は
小さくすることにより、語長が可変である構成のメモリ
において、データのやり取りに必要な外部入出力ピン数
を小さい値に固定できる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態例につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】図１は、本発明の語長可変メモリアクセス
方式の一実施形態例で、４Ｍｂの容量を持つメモリの入
出力数を８ｂにした場合の概念図、図２は、本実施形態
例の、マルチプレクサ＋パラレル ／シリアル変換方式
の一例の説明図である。
方式の一実施形態例で、４Ｍｂの容量を持つメモリの入
出力数を８ｂにした場合の概念図、図２は、本実施形態
例の、マルチプレクサ＋パラレル ／シリアル変換方式
の一例の説明図である。
【００１２】本実施形態例では、４Ｍｂの容量を持つメ
モリ部が１Ｍｂのブロック（１）、（２）、（３）、
（４）の４つより構成されている。一つのメモリブロッ
クはシステムクロックと同等の３０ＭＨｚで動作するこ
ととし、各ブロックは８ビットのデータ入出力が可能で
あるとする。図１に３２ｂの外部入出力を持つ論理回路
部とデータをやり取りする場合を示す。この場合、要求
される入出力ビット数は、ブロック番号信号２２で指定
される。第１の使用例として、この信号２２に基づい
て、メモリブロックが活性化される数（図１の場合は４
ブロック、）が決定され、各メモリブロックから８ｂの
データ信号が転送される。ここで転送とは、メモリブロ
ックへ書き込む場合とメモリブロックから読み出す場合
の両方を含めた表現とする。それぞれの場合とも、デー
タ信号は、マルチプレクサ＋パラレル／シリアル変換器
９を介して入出力部と転送される。ここで、図１に示し
た８ｂ入出力の場合は、図２中のクロック逓倍器１１に
よりシステムクロック１０に対し４倍のクロックが生成
され、入出力データ１３はシステムクロックの４倍の速
度で駆動される。したがってデータ１３は１２０ＭＨｚ
で駆動される。この結果、入出力データ入出力が８ｂで
あっても４倍の３２ｂに相当するデータ量が転送され
る。
モリ部が１Ｍｂのブロック（１）、（２）、（３）、
（４）の４つより構成されている。一つのメモリブロッ
クはシステムクロックと同等の３０ＭＨｚで動作するこ
ととし、各ブロックは８ビットのデータ入出力が可能で
あるとする。図１に３２ｂの外部入出力を持つ論理回路
部とデータをやり取りする場合を示す。この場合、要求
される入出力ビット数は、ブロック番号信号２２で指定
される。第１の使用例として、この信号２２に基づい
て、メモリブロックが活性化される数（図１の場合は４
ブロック、）が決定され、各メモリブロックから８ｂの
データ信号が転送される。ここで転送とは、メモリブロ
ックへ書き込む場合とメモリブロックから読み出す場合
の両方を含めた表現とする。それぞれの場合とも、デー
タ信号は、マルチプレクサ＋パラレル／シリアル変換器
９を介して入出力部と転送される。ここで、図１に示し
た８ｂ入出力の場合は、図２中のクロック逓倍器１１に
よりシステムクロック１０に対し４倍のクロックが生成
され、入出力データ１３はシステムクロックの４倍の速
度で駆動される。したがってデータ１３は１２０ＭＨｚ
で駆動される。この結果、入出力データ入出力が８ｂで
あっても４倍の３２ｂに相当するデータ量が転送され
る。
【００１３】次に、第２の使用例について説明する。
【００１４】図３は、本発明の語長可変メモリアクセス
方式の第２の使用例で、第１の使用例と同様に、４Ｍｂ
の容量を持つメモリの入出力数は８ｂである。なお、本
使用例の説明において前述の図２をも参照する。
方式の第２の使用例で、第１の使用例と同様に、４Ｍｂ
の容量を持つメモリの入出力数は８ｂである。なお、本
使用例の説明において前述の図２をも参照する。
【００１５】本使用例においても、４Ｍｂの容量を持つ
メモリ部が１Ｍｂのブロック（１）、（２）、（３）、
（４）の４つより構成されている。一つのメモリブロッ
クはシステムクロックと同等の３０ＭＨｚで動作するこ
ととし、各ブロックは８ビットのデータ入出力が可能で
あるとする。図３に、８ｂの外部入出力を持つ論理回路
部とデータ転送する場合を示す。この場合も、要求され
る入出力ビット数は、ブロック番号信号２２で指定され
る。この信号２２に基づいて、メモリブロックが活性化
される数（、図３の場合は１ブロック）が決定され、１
つのメモリブロック（２）から８ｂのデータ信号が転送
される。ここで転送とは、メモリブロックへ書き込む場
合とメモリブロックから読み出す場合の両方を含めた表
現とする。この場合も、データ信号は、マルチプレクサ
＋パラレル／シリアル変換器９を介して入出力部と転送
される。ここで、図３に示した８ｂ入出力の場合は、ブ
ロック番号信号２２の入力に伴い、クロック逓倍器１１
はシステムクロック１０と同等のクロック信号を発生す
る。したがって、入出力データ１３は３０ＭＨｚで８ｂ
のデータを出力する。
メモリ部が１Ｍｂのブロック（１）、（２）、（３）、
（４）の４つより構成されている。一つのメモリブロッ
クはシステムクロックと同等の３０ＭＨｚで動作するこ
ととし、各ブロックは８ビットのデータ入出力が可能で
あるとする。図３に、８ｂの外部入出力を持つ論理回路
部とデータ転送する場合を示す。この場合も、要求され
る入出力ビット数は、ブロック番号信号２２で指定され
る。この信号２２に基づいて、メモリブロックが活性化
される数（、図３の場合は１ブロック）が決定され、１
つのメモリブロック（２）から８ｂのデータ信号が転送
される。ここで転送とは、メモリブロックへ書き込む場
合とメモリブロックから読み出す場合の両方を含めた表
現とする。この場合も、データ信号は、マルチプレクサ
＋パラレル／シリアル変換器９を介して入出力部と転送
される。ここで、図３に示した８ｂ入出力の場合は、ブ
ロック番号信号２２の入力に伴い、クロック逓倍器１１
はシステムクロック１０と同等のクロック信号を発生す
る。したがって、入出力データ１３は３０ＭＨｚで８ｂ
のデータを出力する。
【００１６】このようにして、メモリマクロブロックの
出力ビット数を切り替えることができる。また、メモリ
の読み書きは、同一の構造のメモリブロックで実行され
るので、読みだし、書込み速度に違いは現れず、また、
出力ビット数が小さいほど同時活性化される微小ブロッ
ク数が小さいので、余分な電力消費を避けることができ
る。ブロック選択信号は数本の信号線と数ゲイトの論理
回路で構成できるので、論理回路部とメモリ部とが近接
して置かれる論理回路混載メモリ半導体装置においての
面積オーバーヘッドは無視できるほど小さい値に設計で
きる。
出力ビット数を切り替えることができる。また、メモリ
の読み書きは、同一の構造のメモリブロックで実行され
るので、読みだし、書込み速度に違いは現れず、また、
出力ビット数が小さいほど同時活性化される微小ブロッ
ク数が小さいので、余分な電力消費を避けることができ
る。ブロック選択信号は数本の信号線と数ゲイトの論理
回路で構成できるので、論理回路部とメモリ部とが近接
して置かれる論理回路混載メモリ半導体装置においての
面積オーバーヘッドは無視できるほど小さい値に設計で
きる。
【００１７】
【発明の効果】以上説明したように本発明は、 論理回
路部がメモリ部とのデータのやり取りに必要とする最小
ビット数をＮ、最大ビット数をＮ×２m（ｍは０以上の
整数）としたとき、メモリマクロブロックは、ｍビット
のブロック数指定信号及び選択回路と、Ｎビットのデー
タ入出力機構を持つ２m 個の小メモリマクロブロックと
を持ち、論理回路部は、メモリアクセスアドレスと共に
ｍビットの語長指定信号を持つこととし、 なお、メモ
リバス幅はＮビットであり、メモリの読み書きは、語長
を示すビット数ｍに対応して、前記読み書きに用いられ
るデータ転送周波数を２m 倍にして行われることととす
ることにより、入出力数を小さく数に保ったまま、論理
回路部からの要請に基づいて転送する語長を可変にで
き、したがって、低価格の語長可変メモリアクセスが可
能となる語長可変メモリアクセス方式を提供できる効果
がある。
路部がメモリ部とのデータのやり取りに必要とする最小
ビット数をＮ、最大ビット数をＮ×２m（ｍは０以上の
整数）としたとき、メモリマクロブロックは、ｍビット
のブロック数指定信号及び選択回路と、Ｎビットのデー
タ入出力機構を持つ２m 個の小メモリマクロブロックと
を持ち、論理回路部は、メモリアクセスアドレスと共に
ｍビットの語長指定信号を持つこととし、 なお、メモ
リバス幅はＮビットであり、メモリの読み書きは、語長
を示すビット数ｍに対応して、前記読み書きに用いられ
るデータ転送周波数を２m 倍にして行われることととす
ることにより、入出力数を小さく数に保ったまま、論理
回路部からの要請に基づいて転送する語長を可変にで
き、したがって、低価格の語長可変メモリアクセスが可
能となる語長可変メモリアクセス方式を提供できる効果
がある。
【図１】本発明の語長可変メモリアクセス方式の一実施
形態例で、４Ｍｂの容量を持つメモリの入出力数を３２
ｂにした場合の概念図である。
形態例で、４Ｍｂの容量を持つメモリの入出力数を３２
ｂにした場合の概念図である。
【図２】本実施形態例の、マルチプレクサ＋パラレル
／シリアル変換方式の一例の説明図である。
／シリアル変換方式の一例の説明図である。
【図３】本発明の語長可変メモリアクセス方式の第２の
使用例で、４Ｍｂの容量を持つメモリの入出力数を８ｂ
にした場合の概念図である。
使用例で、４Ｍｂの容量を持つメモリの入出力数を８ｂ
にした場合の概念図である。
【図４】第１の従来例に記載のメモリ構成を示すブロッ
ク図である。
ク図である。
【図５】第２の従来例に記載の回路の構成を示すブロッ
ク図である。
ク図である。
１ １Ｍｂメモリブロック（１） ２ １Ｍｂメモリブロック（２） ３ １Ｍｂメモリブロック（３） ４ １Ｍｂメモリブロック（４） ５ メモリデータバス（１） ６ メモリデータバス（２） ７ メモリデータバス（３） ８ メモリデータバス（４） ９ マルチプレクサ＋パラレル／シリアル変換回路 １０ システムクロック １１ クロック逓倍器 １２ 逓倍クロック １３ 入出力データ １４，１５ レジスタ ２０，５１ アドレス ２１ 冗長アドレス ２２ ブロック番号信号 ４１，４２ メモリブロック ４３ 通常メモリ領域指定レジスタ群 ４４ 領域比較器 ４５，４６ キャシュメモリ ４７，４８ 通常メモリ ５２ 通常メモリ領域下限指定信号 ５３ 通常メモリ領域上限指定信号 ５４ 通常メモリ領域信号 ５５，５６ メモリブロックの出力データ ５７ 出力データ ６０ 入力バッファ ６１〜６４ 入力データ ７１〜７４ 書込み選択部 ７５ アドレスコーダ ８１〜８４ 記憶部 ９１，９２ 読みだし選択部 １００ 出力バッファ ｏ０〜ｏ３ 出力データ
Claims (2)
- 【請求項１】 メモリＬＳＩのメモリアクセス方式にお
いて、 論理回路部がメモリ部とのデータのやり取りに必要とす
る最小ビット数をＮとし、最大ビット数をＮ×２m（ｍ
は０以上の整数）としたとき、 メモリマクロブロックは、ｍビットのブロック数指定信
号及び選択回路と、Ｎビットのデータ入出力機構を持つ
２m 個の小メモリマクロブロックとを持ち、 論理回路部は、メモリアクセスアドレスと共にｍビット
の語長指定信号を持つ、ことを特徴とする語長可変メモ
リアクセス方式。 - 【請求項２】 請求項１記載のメモリアクセス方式にお
いて、メモリバス幅はＮビットであり、メモリの読み書
きは、語長を示す前記ビット数ｍに対応して、前記読み
書きに用いられるデータ転送周波数を２m 倍にして行わ
れることを特徴とする語長可変メモリアクセス方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181229A JPH1124989A (ja) | 1997-07-07 | 1997-07-07 | 語長可変メモリアクセス方式 |
| TW087110672A TW380222B (en) | 1997-07-07 | 1998-07-01 | Semiconductor memory device for storing data of different data length by applying multiple frequency of system time-pulse |
| KR1019980027078A KR100281659B1 (ko) | 1997-07-07 | 1998-07-06 | 데이타 길이가 상이한 데이타를 저장하기 위한반도체 메모리 장치 체배 시스템 클럭 |
| US09/110,947 US6122705A (en) | 1997-07-07 | 1998-07-07 | Semiconductor memory device multiplying system clock for storing data different in data length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181229A JPH1124989A (ja) | 1997-07-07 | 1997-07-07 | 語長可変メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124989A true JPH1124989A (ja) | 1999-01-29 |
Family
ID=16097073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181229A Pending JPH1124989A (ja) | 1997-07-07 | 1997-07-07 | 語長可変メモリアクセス方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6122705A (ja) |
| JP (1) | JPH1124989A (ja) |
| KR (1) | KR100281659B1 (ja) |
| TW (1) | TW380222B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076607A (ja) * | 2001-09-04 | 2003-03-14 | Hitachi Ltd | インターフェース装置およびそのデータ処理方法 |
| JP2009193613A (ja) * | 2008-02-12 | 2009-08-27 | Nec Electronics Corp | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路 |
| JP2012503839A (ja) * | 2008-09-30 | 2012-02-09 | インテル コーポレイション | デバイス幅を可変とし、プリフェッチ及びページサイズをスケーラブルとする共通メモリデバイス |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4185678B2 (ja) * | 2001-06-08 | 2008-11-26 | 株式会社日立製作所 | 液晶表示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139866A (ja) * | 1984-12-11 | 1986-06-27 | Toshiba Corp | マイクロプロセツサ |
| JPS63188250A (ja) * | 1987-01-30 | 1988-08-03 | Nec Corp | 任意語長記憶回路 |
| AU2476192A (en) * | 1991-08-16 | 1993-03-16 | Multichip Technology | High-performance dynamic memory system |
| US5671372A (en) * | 1993-09-30 | 1997-09-23 | International Business Machines Corporation | Data processing system with microprocessor/cache chip set directly coupled to memory bus of narrower data width |
| JPH0877065A (ja) * | 1994-09-02 | 1996-03-22 | Nec Corp | メモリ構成方式 |
| US5784700A (en) * | 1994-12-12 | 1998-07-21 | Texas Instruments Incorporated | Memory interface with address shift for different memory types |
-
1997
- 1997-07-07 JP JP9181229A patent/JPH1124989A/ja active Pending
-
1998
- 1998-07-01 TW TW087110672A patent/TW380222B/zh not_active IP Right Cessation
- 1998-07-06 KR KR1019980027078A patent/KR100281659B1/ko not_active IP Right Cessation
- 1998-07-07 US US09/110,947 patent/US6122705A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003076607A (ja) * | 2001-09-04 | 2003-03-14 | Hitachi Ltd | インターフェース装置およびそのデータ処理方法 |
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