JPS60117844A - プロセッサ間デ−タ伝送方式 - Google Patents
プロセッサ間デ−タ伝送方式Info
- Publication number
- JPS60117844A JPS60117844A JP58223127A JP22312783A JPS60117844A JP S60117844 A JPS60117844 A JP S60117844A JP 58223127 A JP58223127 A JP 58223127A JP 22312783 A JP22312783 A JP 22312783A JP S60117844 A JPS60117844 A JP S60117844A
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- Japan
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- data
- address
- circuit
- data transmission
- memory
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はプロセッサ間データ伝送方式、さらに詳しくは
複数のプロセッサが通信制御装置と共通バスを介して互
にデータ通信を行なうデータ伝送システムに関するもの
である。
複数のプロセッサが通信制御装置と共通バスを介して互
にデータ通信を行なうデータ伝送システムに関するもの
である。
（ｂ） 技術の背景
第１図は例えば交換機において使用されるマルチプロセ
ッサシステムのブロック図を示す。同図において１は管
理プロセッサ、２ａ・・・２ｎは呼処理プロセッサ、３
ａ・・・３ｎは交換機、４．７ａ、・・・７ｎは通信制
御装置、５ 、８ａ、・・・８ｎけメモリ、６．９ａ、
・・・９ｎはマイクロコンビーータ等による制御部、ｉ
ｏハパスコントロールユニット、１１は共通バスを示
す。
ッサシステムのブロック図を示す。同図において１は管
理プロセッサ、２ａ・・・２ｎは呼処理プロセッサ、３
ａ・・・３ｎは交換機、４．７ａ、・・・７ｎは通信制
御装置、５ 、８ａ、・・・８ｎけメモリ、６．９ａ、
・・・９ｎはマイクロコンビーータ等による制御部、ｉ
ｏハパスコントロールユニット、１１は共通バスを示
す。
第１図のごとき共通バスを使用しているシステムにおい
ては管理プロセッサ１が例りは呼処理プロセッサ２ａを
制御する場合は先づ管理プロセッサ１より呼処耶プロセ
ッサ２ａに対してバスコントロールユニット１０のポー
リング制御を介してアクセスをかけ、アクセスの受付け
られた時点でデータ転送を開始する。すなわちメモリ５
に蓄積されたデータを直接メモリアクセスＤ Ｍ Ａに
ょｂ通信制御装置４のバッファメモリ（後述する〕に蓄
積した後通信制御装置７ａのバッファメモリ（後述する
）に蓄積しメモリ８ａに転送を行なう。
ては管理プロセッサ１が例りは呼処理プロセッサ２ａを
制御する場合は先づ管理プロセッサ１より呼処耶プロセ
ッサ２ａに対してバスコントロールユニット１０のポー
リング制御を介してアクセスをかけ、アクセスの受付け
られた時点でデータ転送を開始する。すなわちメモリ５
に蓄積されたデータを直接メモリアクセスＤ Ｍ Ａに
ょｂ通信制御装置４のバッファメモリ（後述する〕に蓄
積した後通信制御装置７ａのバッファメモリ（後述する
）に蓄積しメモリ８ａに転送を行なう。
メモリ８ａが一杯になった場合には制御部６．９ａに対
して割込終了通知をかける。
して割込終了通知をかける。
ところで本発明は第１図のごときシステムにおいてポー
リングをかけた後の管理プログラム１と呼処理プロセッ
サ２８間のデータ転送に関するものである。
リングをかけた後の管理プログラム１と呼処理プロセッ
サ２８間のデータ転送に関するものである。
（Ｃ） 従来技術と問題点
第１図のごときシステムにおいてポーリングの終了後管
理プロセッサ１と呼処理プロセッサ２ａ間のデータ転送
を第２図に示す。
理プロセッサ１と呼処理プロセッサ２ａ間のデータ転送
を第２図に示す。
第２図において第１図と同一ブロックは第１図と同一記
号にて示し、２２．２８はデータ受信回路、２３．２９
はバッファメモリ、２４．３０はデータ送信回路、２５
．３１はアドレスカウンタ、２６．３２は転送バイトカ
ウンタ、２７．！１３は一致回路をそれぞれ示す。
号にて示し、２２．２８はデータ受信回路、２３．２９
はバッファメモリ、２４．３０はデータ送信回路、２５
．３１はアドレスカウンタ、２６．３２は転送バイトカ
ウンタ、２７．！１３は一致回路をそれぞれ示す。
第２図の回路においてデータ受信回路２２に入力された
データはバッファメモリ２３の０番地から順にｉｉＦき
込まれその書込まれるアドレスはアドレスカウンタによ
りカウントアツプされる。一方において転送されるデー
タは転送バイトカウンタ２６によシカラントされる。バ
ッファメモリ２３へのデータ受信が終了するとバッファ
メモリ２３の内容はデータ送信回路２４を介して通信制
御装置７ａへ送信されるが、これに先立って、データ送
信回路２４よシアドレスカウンタ２５ヘリセット信号が
出され、カウンタの初期設定を行う。その後、データ送
信回路２４がバッファメモリ２３の内容を読出し、受信
側通信制御装置７ａへ送信する毎に、アドレスカウンタ
２５のカウントアツプが行われる。このデータ送信動作
はアドレスカウンタ２５の値とバイトカウンタ２６の値
が一致回路２７によシ一致検出されるまで実行される。
データはバッファメモリ２３の０番地から順にｉｉＦき
込まれその書込まれるアドレスはアドレスカウンタによ
りカウントアツプされる。一方において転送されるデー
タは転送バイトカウンタ２６によシカラントされる。バ
ッファメモリ２３へのデータ受信が終了するとバッファ
メモリ２３の内容はデータ送信回路２４を介して通信制
御装置７ａへ送信されるが、これに先立って、データ送
信回路２４よシアドレスカウンタ２５ヘリセット信号が
出され、カウンタの初期設定を行う。その後、データ送
信回路２４がバッファメモリ２３の内容を読出し、受信
側通信制御装置７ａへ送信する毎に、アドレスカウンタ
２５のカウントアツプが行われる。このデータ送信動作
はアドレスカウンタ２５の値とバイトカウンタ２６の値
が一致回路２７によシ一致検出されるまで実行される。
データ送信回路２４より送信されたデータは通信制御装
置７ａのデータ受信回路２８により受信され、受信され
たデータは通信制御装置４におけると全く同様に処理さ
れる。
置７ａのデータ受信回路２８により受信され、受信され
たデータは通信制御装置４におけると全く同様に処理さ
れる。
かかる従来のデータ転送方式は各プロセッサ内に転送バ
イトカウンタおよび一致回路を必要とし構成素子が多く
な）また転送方式が複雑となる。
イトカウンタおよび一致回路を必要とし構成素子が多く
な）また転送方式が複雑となる。
（ｄ） 発明の目的
本発明はかかる従来技術の欠点にかんがみ簡単な回路で
データ転送を行うことのできるプロセッサ間データ伝送
方式を提供することを目的とするものである。
データ転送を行うことのできるプロセッサ間データ伝送
方式を提供することを目的とするものである。
（ｅ） 発明の構成
この目的は本発明によれば複数のプロセッサが通信制御
装置と共通バスを介して互いにデータ通信を行うデータ
伝送システムにおいて、送信側通信制御装置内のデータ
バッファ用メモリへのデータ書込順序と、データ書込後
の受信側通信部「脚装置へのデータ送出順序とを逆にし
、塘た受信側通信制御装置内のデータバッファ用メモリ
へのデータ書込順序と、データ受信後のプロセッサ側へ
のデータの読み出し順序を逆にしたことを特徴とするプ
ロセッサ間データ伝送方式を提供することによって達成
される。
装置と共通バスを介して互いにデータ通信を行うデータ
伝送システムにおいて、送信側通信制御装置内のデータ
バッファ用メモリへのデータ書込順序と、データ書込後
の受信側通信部「脚装置へのデータ送出順序とを逆にし
、塘た受信側通信制御装置内のデータバッファ用メモリ
へのデータ書込順序と、データ受信後のプロセッサ側へ
のデータの読み出し順序を逆にしたことを特徴とするプ
ロセッサ間データ伝送方式を提供することによって達成
される。
（ｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第３図は本発明にかかる方式の実施例を示す図でちり、
同図において４１．４５はデータ受信回路、４２ ｊ
４６はバッファメモリ、４３．４７はデータ送信回路、
４４．４８はアドレスカウンタを示し、なお第１図と同
一記号で示したブロックは第１図におけると同一対応ブ
ロックを示す。
同図において４１．４５はデータ受信回路、４２ ｊ
４６はバッファメモリ、４３．４７はデータ送信回路、
４４．４８はアドレスカウンタを示し、なお第１図と同
一記号で示したブロックは第１図におけると同一対応ブ
ロックを示す。
第６図において、データ受信回路４１に受信されたデー
タはＤＯに示すように０番地から始まるｎ＋１個のデー
タであり、このデータはデータ受信回路４１からアドレ
スカウンタ４４に対するカウントアツプ指示によりバッ
ファメモリ４２に０番地から書込まれる。ｎ＋１個のデ
ータの書込みが終了すると、バッファメモリ４２よりデ
ータ送信回路４３を介して通信制御装置７ａへのデータ
送信動作へ移る。
タはＤＯに示すように０番地から始まるｎ＋１個のデー
タであり、このデータはデータ受信回路４１からアドレ
スカウンタ４４に対するカウントアツプ指示によりバッ
ファメモリ４２に０番地から書込まれる。ｎ＋１個のデ
ータの書込みが終了すると、バッファメモリ４２よりデ
ータ送信回路４３を介して通信制御装置７ａへのデータ
送信動作へ移る。
この時バッファメモリ４２からのデータの読出しにあた
ってはデータ送信回路４３からアドレスカウンタ４４に
対するカウントダウン指示によりバッファメモリ４２の
ｎ番地から逆に読出される。
ってはデータ送信回路４３からアドレスカウンタ４４に
対するカウントダウン指示によりバッファメモリ４２の
ｎ番地から逆に読出される。
そしてデータ送信回路４３からの出力データはＤｌに示
すごとく逆にｎ番地から始まるデータとなって通信制御
装置７ａへ送られる。
すごとく逆にｎ番地から始まるデータとなって通信制御
装置７ａへ送られる。
通信制御装置７ａ内における動作は装置４における動作
と同様であって、入力されたｎ番地から始まるデータＤ
１ をＤ番地から始まるデータＤ２に変換して原のデー
タＤＯと同じデータを出力する。
と同様であって、入力されたｎ番地から始まるデータＤ
１ をＤ番地から始まるデータＤ２に変換して原のデー
タＤＯと同じデータを出力する。
（ω 発明の効果
以上詳述に説明したように本発明によれば通信制御装置
において従来必要とされていた転送バイトカウンタと一
致回路を省略し）・−ドウエアが節約できるので方式が
簡単化され且つ低価格となるので本発明は構内交換機の
マルチプロセッサシステム等に適用してその効果は頗る
大である。
において従来必要とされていた転送バイトカウンタと一
致回路を省略し）・−ドウエアが節約できるので方式が
簡単化され且つ低価格となるので本発明は構内交換機の
マルチプロセッサシステム等に適用してその効果は頗る
大である。
第１図は本発明にかかる方式の適用される交換機ニおけ
るマルチプロセッサシステムのブロック図、第２図はプ
ロセッサ間における従来のデータ伝送方式の１例のブロ
ック図、第３図はプロセッサ間における本発明にかかる
データ伝送方式の１実施例のブロック図である。 図面において４１．４５はデータ受信回路、４２．４６
はバッファメモリ、４３．４７はデータ送信回路、４４
．４８はアドレスカウンタをそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木〜 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
るマルチプロセッサシステムのブロック図、第２図はプ
ロセッサ間における従来のデータ伝送方式の１例のブロ
ック図、第３図はプロセッサ間における本発明にかかる
データ伝送方式の１実施例のブロック図である。 図面において４１．４５はデータ受信回路、４２．４６
はバッファメモリ、４３．４７はデータ送信回路、４４
．４８はアドレスカウンタをそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木〜 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 複数のプロセッサが通信制御装置と共通バスを介して互
いにデータ通信を行うデータ伝送システムにおいて、送
信側通信制御装置内のデータバッファ用メモリへのデー
タ書込順序と、データ書込後の受信側通信制御装置への
データ送出順序とを逆にし、また受信側通信制御装量内
のデータバッファ用メモリへのデータ書込順序と、デー
タ受信後のプロセッサ側へのデータの読み出し順序を逆
にしたことを特徴とするプロセッサ間データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223127A JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223127A JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117844A true JPS60117844A (ja) | 1985-06-25 |
| JPH0225582B2 JPH0225582B2 (ja) | 1990-06-04 |
Family
ID=16793231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223127A Granted JPS60117844A (ja) | 1983-11-29 | 1983-11-29 | プロセッサ間デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117844A (ja) |
-
1983
- 1983-11-29 JP JP58223127A patent/JPS60117844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225582B2 (ja) | 1990-06-04 |
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