JPS6363941B2 - - Google Patents
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- Publication number
- JPS6363941B2 JPS6363941B2 JP9145483A JP9145483A JPS6363941B2 JP S6363941 B2 JPS6363941 B2 JP S6363941B2 JP 9145483 A JP9145483 A JP 9145483A JP 9145483 A JP9145483 A JP 9145483A JP S6363941 B2 JPS6363941 B2 JP S6363941B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- bus
- general
- chip
- common bus
- Prior art date
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- Expired
Links
- 238000012545 processing Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000011017 operating method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサ・システムに関す
るものである。
るものである。
マルチプロセツサ・システムとは、複数のマイ
クロプロセツサがメモリ等を共有する場合に採用
されるシステムを指称するものであり、第１図に
示すように同一機種の汎用マイクロプロセツサ
（以下、CPUと言う）複数から構成されるものに
ついては公知である。
クロプロセツサがメモリ等を共有する場合に採用
されるシステムを指称するものであり、第１図に
示すように同一機種の汎用マイクロプロセツサ
（以下、CPUと言う）複数から構成されるものに
ついては公知である。
第１図に示した公知のマルチプロセツサ・シス
テムは、２個の汎用のCPU１，２（例えば、
8080）から構成され、CPU(a)１は、データ処理
を行なうメインCPUであり、CPU(b)２は、通信
制御用のUART（プログラマブル直列インターフ
エース）３を制御するサブCPUである。
テムは、２個の汎用のCPU１，２（例えば、
8080）から構成され、CPU(a)１は、データ処理
を行なうメインCPUであり、CPU(b)２は、通信
制御用のUART（プログラマブル直列インターフ
エース）３を制御するサブCPUである。
CPU(a)１とCPU(b)２は、バス(a)５、バツフア
(a)１１及び共通バス７又はバス(b)６、バツフア(b)
１２及び共通バス７を介して共通メモリ４をアク
セスできるが、バス(a)５とバス(b)６の情報は、同
時に共通バス７に乗ることは、当然不可能であ
る。
(a)１１及び共通バス７又はバス(b)６、バツフア(b)
１２及び共通バス７を介して共通メモリ４をアク
セスできるが、バス(a)５とバス(b)６の情報は、同
時に共通バス７に乗ることは、当然不可能であ
る。
そこで、いずれかのCPUが、共通メモリ４を
アクセスすると、他方のCPUに対してWAIT信
号８，９を発し、“待ち状態”にして、共通バス
７の共有を防止する役割りをになう共通バスコン
トローラ１０を備える必要があつた。
アクセスすると、他方のCPUに対してWAIT信
号８，９を発し、“待ち状態”にして、共通バス
７の共有を防止する役割りをになう共通バスコン
トローラ１０を備える必要があつた。
しかし、このようなシステムでは、共通バスコ
ントローラ１０のほか、バスの接続遮断のための
バツフア(a)１１、バツフア(b)１２を必要とし、部
品点数が多くなり小型化が困難であつた。
ントローラ１０のほか、バスの接続遮断のための
バツフア(a)１１、バツフア(b)１２を必要とし、部
品点数が多くなり小型化が困難であつた。
ところで、CPUのチツプ上にCPU本体のほか、
ROM、RAM、Ｉ／Ｏ、タイマ、カウンタ、ク
ロツクジエネレータなども収載した１チツプ
CPUは小型かつ安価にシステムを構成できるこ
とが知られている。そこで１チツプCPUから構
成されるマルチプロセツサ・システムも考えられ
ており、例えばＩ／Ｏポートを相互に接続してデ
ータの交換を行なう方式等が従来行なわれてい
る。しかし、この方式は時間当りのデータ転送量
が少ないなどの欠点があつた。
ROM、RAM、Ｉ／Ｏ、タイマ、カウンタ、ク
ロツクジエネレータなども収載した１チツプ
CPUは小型かつ安価にシステムを構成できるこ
とが知られている。そこで１チツプCPUから構
成されるマルチプロセツサ・システムも考えられ
ており、例えばＩ／Ｏポートを相互に接続してデ
ータの交換を行なう方式等が従来行なわれてい
る。しかし、この方式は時間当りのデータ転送量
が少ないなどの欠点があつた。
本発明は、上述した従来の問題点を解決するこ
とを目的としてなされたものである。
とを目的としてなされたものである。
即ち、本発明はHOLD機能を有する汎用CPU
と、Ｉ／Ｏポートを介して外部メモリのアクセス
機能を有する１チツプCPUを少なくとも１個備
え、それらの間に共通バスを直接接続し、データ
処理時には前記汎用CPUにバスを専有させてデ
ータ処理を行わせるとともに、データの転送時に
は前記１チツプCPUが前記汎用CPUに対し、マ
ルチ要求を発して前記汎用CPUにバスを放棄さ
せ、前記１チツプCPUがバスを専有することを
特徴とするマルチプロセツサ・システムである。
と、Ｉ／Ｏポートを介して外部メモリのアクセス
機能を有する１チツプCPUを少なくとも１個備
え、それらの間に共通バスを直接接続し、データ
処理時には前記汎用CPUにバスを専有させてデ
ータ処理を行わせるとともに、データの転送時に
は前記１チツプCPUが前記汎用CPUに対し、マ
ルチ要求を発して前記汎用CPUにバスを放棄さ
せ、前記１チツプCPUがバスを専有することを
特徴とするマルチプロセツサ・システムである。
理解を容易にするため、本発明の趣旨を第２図
を用いて説明すれば、CPU(A)１３は、HOLD機
能を有する汎用のCPUで、HOLD機能を有する
ものであれば型式を問はない。例えば代表的な８
ビツト・マイクロプロセツサーである8080、
8088、Z80、6800等がこれに該当する。
を用いて説明すれば、CPU(A)１３は、HOLD機
能を有する汎用のCPUで、HOLD機能を有する
ものであれば型式を問はない。例えば代表的な８
ビツト・マイクロプロセツサーである8080、
8088、Z80、6800等がこれに該当する。
CPU(B)１４は、自己の内部にROM、RAM、
シリアルポート、タイマー、パラレルポートを有
する１チツプCPUであり、Ｉ／Ｏポートを介し
て外部メモリをアクセスできる機能を有し、例え
ば、公知の8051、6801等がこれに該当し、これら
の１チツプCPUは主として内部のシリアルポー
トによりデーター通信を行なう。
シリアルポート、タイマー、パラレルポートを有
する１チツプCPUであり、Ｉ／Ｏポートを介し
て外部メモリをアクセスできる機能を有し、例え
ば、公知の8051、6801等がこれに該当し、これら
の１チツプCPUは主として内部のシリアルポー
トによりデーター通信を行なう。
ROM１５は、CPU(A)１３のプログラムメモ
リ、RAM１６は、CPU(A)１３のワーキングエリ
アのRAMである。
リ、RAM１６は、CPU(A)１３のワーキングエリ
アのRAMである。
上記のCPU(A)１３、CPU(B)１４、ROM１５、
及びRAM１６は共通バス１７で接続されてお
り、RAM１６はCPU(A)１３とCPU(B)１４からア
クセスされることが可能である。
及びRAM１６は共通バス１７で接続されてお
り、RAM１６はCPU(A)１３とCPU(B)１４からア
クセスされることが可能である。
なお、前述したとおり、CPU(B)を複数個とす
ることも可能であり、この場合を点線にて示して
いる。図中TxDは送信信号、RxDは受信信号で
ある。
ることも可能であり、この場合を点線にて示して
いる。図中TxDは送信信号、RxDは受信信号で
ある。
本発明の趣旨は、上記の構成において、データ
処理時は、CPU(A)１３が共通バス１７を専有し
てデータ処理を行うとともに、データ通信を行な
うCPU(B)１４が通信データをCPU(A)１３に供給
する必要が生じた場合には、CPU(B)１４が、
CPU(A)１３にHOLD要求を発し、CPU(A)１３に
共通バス１７を放棄させることにより、CPU(B)
１４が共通バス１７を専用することにある。
処理時は、CPU(A)１３が共通バス１７を専有し
てデータ処理を行うとともに、データ通信を行な
うCPU(B)１４が通信データをCPU(A)１３に供給
する必要が生じた場合には、CPU(B)１４が、
CPU(A)１３にHOLD要求を発し、CPU(A)１３に
共通バス１７を放棄させることにより、CPU(B)
１４が共通バス１７を専用することにある。
次に、CPU(A)１３とCPU(B)に夫々8088と8051
を使用した場合の実施例について動作手順を説明
する。
を使用した場合の実施例について動作手順を説明
する。
第３図は通常のデータ処理状態を示すもので、
CPU(A)１３は、共通バス１７を専有して、デー
タ処理を行う。太線は信号の流れを表示したもの
である。
CPU(A)１３は、共通バス１７を専有して、デー
タ処理を行う。太線は信号の流れを表示したもの
である。
第４図は、CPU(B)１４が、通信データをCPU
(A)１３に転送する必要が生じた場合、HOLD要
求イを専用のＩ／ＯポートP1.6よりCPU(A)１３
に対して発した場合の状態を示すもので、この
HOLD要求イをCPU(A)１３が受信すると、共通
バス１７をフローテイング状態にするとともに第
５図に示すようにHOLD応答ロを返送する。
(A)１３に転送する必要が生じた場合、HOLD要
求イを専用のＩ／ＯポートP1.6よりCPU(A)１３
に対して発した場合の状態を示すもので、この
HOLD要求イをCPU(A)１３が受信すると、共通
バス１７をフローテイング状態にするとともに第
５図に示すようにHOLD応答ロを返送する。
HOLD応答ロは、またアドレス信号を制御す
るラツチ１８，１９にも入力されて、ラツチ１８
をONするとともに、ラツチ１９をOFFにするこ
とにより、CPU(B)１４はＩ／Ｏポートで専有可
能を確認し、共通バス１７を用いて必要な情報処
理を開始する。
るラツチ１８，１９にも入力されて、ラツチ１８
をONするとともに、ラツチ１９をOFFにするこ
とにより、CPU(B)１４はＩ／Ｏポートで専有可
能を確認し、共通バス１７を用いて必要な情報処
理を開始する。
情報処理後は、HOLD要求イを落として共通
バス１７を放棄する。このとき、ラツチ１８は
OFF、ラツチ１９はONとなるので、再度CPU(A)
１３が共通バス１７を専用する。つまり、第３図
にもどることになる。以上が動作手順である。
バス１７を放棄する。このとき、ラツチ１８は
OFF、ラツチ１９はONとなるので、再度CPU(A)
１３が共通バス１７を専用する。つまり、第３図
にもどることになる。以上が動作手順である。
なお、CPU(B)１４は、１チツプCPUであるた
め共通バス１７を放棄しても、内部プログラムに
よる処理は続行できる。以上、説明したように、
本発明によれば、１チツプCPU１４が汎用CPU
１３に対し、絶対的優先権を有するように構成し
てあるので、バスの争奪を制御するバスコントロ
ーラを必要とせず１チツプCPUのＩ／Ｏポート
は共通バス１７に接続されていてもバスに影響を
与えず、バスの切換えに用いるバツフアゲートを
必要としないため部品点数の少い簡略な回路を実
現できる。
め共通バス１７を放棄しても、内部プログラムに
よる処理は続行できる。以上、説明したように、
本発明によれば、１チツプCPU１４が汎用CPU
１３に対し、絶対的優先権を有するように構成し
てあるので、バスの争奪を制御するバスコントロ
ーラを必要とせず１チツプCPUのＩ／Ｏポート
は共通バス１７に接続されていてもバスに影響を
与えず、バスの切換えに用いるバツフアゲートを
必要としないため部品点数の少い簡略な回路を実
現できる。
第１図は従来システムの概念図、第２図は本発
明の概念図、第３図〜第５図は、本発明の具体的
実施例の動作手順を説明する電気回路図である。 １３……汎用CPU、１４……１チツプCPU、
１５……ROM、１６……RAM、１７……共通
バス、１８及び１９……ラツチ。
明の概念図、第３図〜第５図は、本発明の具体的
実施例の動作手順を説明する電気回路図である。 １３……汎用CPU、１４……１チツプCPU、
１５……ROM、１６……RAM、１７……共通
バス、１８及び１９……ラツチ。
Claims (1)
- １ HOLD機能を有する汎用CPUと、Ｉ／Ｏポ
ートを介して外部メモリのアクセス機能を有する
１チツプCPUを少なくとも１個備え、それらの
間にバスを直接接続し、データ処理時には、前記
汎用CPUにバスを専有させてデータ処理を行わ
せるとともに、データの転送時には、前記１チツ
プCPUが前記汎用CPUに対し、HOLD要求を発
して前記汎用CPUにバスを放棄させ、前記１チ
ツプCPUがバスを専有することを特徴とするマ
ルチプロセツサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145483A JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145483A JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218571A JPS59218571A (ja) | 1984-12-08 |
| JPS6363941B2 true JPS6363941B2 (ja) | 1988-12-09 |
Family
ID=14026807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145483A Granted JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218571A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682353B2 (ja) * | 1989-03-03 | 1994-10-19 | 株式会社日立製作所 | マルチプロセッサシステム |
-
1983
- 1983-05-26 JP JP9145483A patent/JPS59218571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218571A (ja) | 1984-12-08 |
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