JPS59218571A - マルチプロセツサ・システム - Google Patents
マルチプロセツサ・システムInfo
- Publication number
- JPS59218571A JPS59218571A JP9145483A JP9145483A JPS59218571A JP S59218571 A JPS59218571 A JP S59218571A JP 9145483 A JP9145483 A JP 9145483A JP 9145483 A JP9145483 A JP 9145483A JP S59218571 A JPS59218571 A JP S59218571A
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- JP
- Japan
- Prior art keywords
- data
- opu
- general
- chip
- cpu
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マルチプロセンサーシステムに関するもので
ある。
ある。
マルチプロ七ツ？リシステムとは、複数のマイクロプロ
セッサがメモリ等を共有する場合に採用されるシステム
を指称するものであ多、第１図に示すように同−機株の
汎用マイクロプロセッサ（以下、 ＯＰＵと言う）複数
から構成されるものについては公知である。
セッサがメモリ等を共有する場合に採用されるシステム
を指称するものであ多、第１図に示すように同−機株の
汎用マイクロプロセッサ（以下、 ＯＰＵと言う）複数
から構成されるものについては公知である。
第１図に示した公知のマルチプロセッサ・システムは、
２個の汎用の０ＰＵＩ 、 ２ （例えば、 ８０８０
）から構成され、 ０ＰＵ（ａＪ １は、データ処理
を行なうメインＯＰＵであｐ、 ０ＰＵ（ｂ）２は５
通信制御用のＵＡＡｒ４プログラマブル直夕ＩＪインタ
ーンェースノ３を制御するテプＯＰＵである。
２個の汎用の０ＰＵＩ 、 ２ （例えば、 ８０８０
）から構成され、 ０ＰＵ（ａＪ １は、データ処理
を行なうメインＯＰＵであｐ、 ０ＰＵ（ｂ）２は５
通信制御用のＵＡＡｒ４プログラマブル直夕ＩＪインタ
ーンェースノ３を制御するテプＯＰＵである。
０ＰＵ（ａ〕１と０ＰＵ（ｂ）２は、／々ス（ａ）５．
バッファ（ａ）１１及び共通パス７又はパス（ｂ）６．
バッファ＜ｂ） １２及び共通パス７を介して共通メモ
リ手をアクセスできるが、パス（ａ）５とパス（ｂ）６
の情報は、同時に共通ノ々スフに乗ることは、当然不可
能である。
バッファ（ａ）１１及び共通パス７又はパス（ｂ）６．
バッファ＜ｂ） １２及び共通パス７を介して共通メモ
リ手をアクセスできるが、パス（ａ）５とパス（ｂ）６
の情報は、同時に共通ノ々スフに乗ることは、当然不可
能である。
そこで、いずれかのＯＰＵが、共通メモリ４をアクセス
すると、他方のＣＰＵに対してＷＡＩＴ信号８゜９を発
し、“待ち状態”にして、共通パス７の共有を防止する
役割少金になう共通パスコンドロー７１０を備える必要
があつな。
すると、他方のＣＰＵに対してＷＡＩＴ信号８゜９を発
し、“待ち状態”にして、共通パス７の共有を防止する
役割少金になう共通パスコンドロー７１０を備える必要
があつな。
しかし、このようなシステムでは、共通／９スコントロ
ーラ１０のほか、パスの接続遮断のためのバッファ（ａ
）１１ 、バッファ（ｂ）１２を必要とし、部品点数が
多くなり小型化が困難であった。
ーラ１０のほか、パスの接続遮断のためのバッファ（ａ
）１１ 、バッファ（ｂ）１２を必要とし、部品点数が
多くなり小型化が困難であった。
ところで、ＣＰＵのチップ上にＣＰＵ本体のほか、ＲＯ
Ｍ％ＲＡＭ、 Ｉｌｏ、タイマ、カウンタ、クロックジ
ェネレータなども収載した１チツゾＯＰＵはホ型かつ安
価に、システムを構成できることが知られている。そこ
で１チツゾＯＰＵから構成されるマルチプロセッサ・シ
ステムも考えられておシ、例えばＩ１０ボートを相互に
接続してデータの交換を行なう方式等が従来性なわれて
いる。しかし、この方式は時間肖シのデータ転送量が少
ないなどの欠点があった。
Ｍ％ＲＡＭ、 Ｉｌｏ、タイマ、カウンタ、クロックジ
ェネレータなども収載した１チツゾＯＰＵはホ型かつ安
価に、システムを構成できることが知られている。そこ
で１チツゾＯＰＵから構成されるマルチプロセッサ・シ
ステムも考えられておシ、例えばＩ１０ボートを相互に
接続してデータの交換を行なう方式等が従来性なわれて
いる。しかし、この方式は時間肖シのデータ転送量が少
ないなどの欠点があった。
本発明は、上述した従来の問題点を解決することを目的
としてなされたものである。
としてなされたものである。
即ち、本発明はＨＯＬＤ機能を有する汎用ＯＰＵと、Ｉ
１０ポートを介して外部メモリのアクセス機能を有する
１チツｆＯＰＵを少なくとも１個備え、それらの間に共
通パスを直接接続し、データ処理時には前記汎用ＯＰＵ
にパスを専有させてデータ処理を行わせるとともに、デ
ータ転送時には前記１チツゾＯＰ （ｌが前記汎用ＯＰ
Ｕに対し、ＨＯＬＤ要求金発して前記汎用ＣＰＵに・々
スを放棄させ、前記１テツプＯＰＵがパスを専有するよ
うに構成したマルチプロセツ？−システムである。
１０ポートを介して外部メモリのアクセス機能を有する
１チツｆＯＰＵを少なくとも１個備え、それらの間に共
通パスを直接接続し、データ処理時には前記汎用ＯＰＵ
にパスを専有させてデータ処理を行わせるとともに、デ
ータ転送時には前記１チツゾＯＰ （ｌが前記汎用ＯＰ
Ｕに対し、ＨＯＬＤ要求金発して前記汎用ＣＰＵに・々
スを放棄させ、前記１テツプＯＰＵがパスを専有するよ
うに構成したマルチプロセツ？−システムである。
埋ガイを容易にするため５本発明の趣旨を第２図を用い
て説明すれば、０ＰＵ（Ａ月３は、）ｉ０ＬＤ機能を有
する汎用のＯＰＵで、ＨＯＬＤ機能を有するものであれ
ば型式を間はない。例えば代表的な８ビツト・マイクロ
プロセンサーである８０８０，８０８８゜Ｚ８Ｕ、６８
００等がこれに該当する。
て説明すれば、０ＰＵ（Ａ月３は、）ｉ０ＬＤ機能を有
する汎用のＯＰＵで、ＨＯＬＤ機能を有するものであれ
ば型式を間はない。例えば代表的な８ビツト・マイクロ
プロセンサーである８０８０，８０８８゜Ｚ８Ｕ、６８
００等がこれに該当する。
０ＰＵ（８月４は、自己の内部ＫＲＯＭ、ＲＡＭ、 シ
リアルボート、タイマー、パラレルボートを有する１チ
ツプＯＰＵで６ｂ、Ｉ１０ボートを介して外部メモリを
アクセスできる機能を有し、例えば、公知０８０５１．
６８０１等がこれに該当し、これらの１テツ／” ＣＰ
Ｕは生として内部のシリアルボートによシブ−ター通信
を行なう。
リアルボート、タイマー、パラレルボートを有する１チ
ツプＯＰＵで６ｂ、Ｉ１０ボートを介して外部メモリを
アクセスできる機能を有し、例えば、公知０８０５１．
６８０１等がこれに該当し、これらの１テツ／” ＣＰ
Ｕは生として内部のシリアルボートによシブ−ター通信
を行なう。
几０Ｍ１５は、ｏＰＵ（Ａ月３のプログラムメモリ。
ＲＡＭ１６は、ＯＦ［Ｊ（Ａ〕１３のワーキングエリア
の几ＡＭである。
の几ＡＭである。
上記のｏＰＵ（Ａ） １３ 、 ＯＰＵ＜Ｂ） １４
、几ＯＭＩ ５、及びＲＡＭＩ ８は共通パス１１で接
続されておシ、几ＡＭＩ ６はＣＰＵ（Ａ）１３と０Ｐ
Ｕ（Ｂ）１４からアクセスされることが可能である。
、几ＯＭＩ ５、及びＲＡＭＩ ８は共通パス１１で接
続されておシ、几ＡＭＩ ６はＣＰＵ（Ａ）１３と０Ｐ
Ｕ（Ｂ）１４からアクセスされることが可能である。
なお、前述したとおり、 ＯＰＵ＜Ｂ）’ｒ（複数個
とすることも可能でおり、この場合全点線にて示してい
る。図中ＴｘＤは送信信号、几ｘＤは受信信号である。
とすることも可能でおり、この場合全点線にて示してい
る。図中ＴｘＤは送信信号、几ｘＤは受信信号である。
本発明の趣旨は、上記の構成において、データ処理時は
、 ０ＰＵ（Ａ）１３が共通ノ々ス１７を専有してデー
タ処理を行９．１！−ともに、データ通信を行なう０Ｐ
Ｕ（Ｂ）１４が通信データをＣＰＵ（Ａ）１３に供給す
る必要が生じた場合には、 ＣＰＵ（ＢＪ １４が、ｏ
ｐｕ ＜Ａ）暴３にＨＯＬ Ｄ要求奮発し、ｏＰＵ（Ａ
）１３に共通パス１７を放棄させることによＪ、０ＰＵ
（Ｂ）１４が共通パス１７を専有することにある。
、 ０ＰＵ（Ａ）１３が共通ノ々ス１７を専有してデー
タ処理を行９．１！−ともに、データ通信を行なう０Ｐ
Ｕ（Ｂ）１４が通信データをＣＰＵ（Ａ）１３に供給す
る必要が生じた場合には、 ＣＰＵ（ＢＪ １４が、ｏ
ｐｕ ＜Ａ）暴３にＨＯＬ Ｄ要求奮発し、ｏＰＵ（Ａ
）１３に共通パス１７を放棄させることによＪ、０ＰＵ
（Ｂ）１４が共通パス１７を専有することにある。
次に、 ０ＰＵＣ人）１３と０ＰＵ（Ｂ、ｌに夫々８０
８８と８０５１を使用した場合の実施例について動作手
順を説明する。
８８と８０５１を使用した場合の実施例について動作手
順を説明する。
第３図は通常のデータ処理状態を示すもので。
０ＰＵＣＡ） １３は、共通パス１７を専有して、デー
タ処理を行う。太線は信号の流れを表示したものである
。
タ処理を行う。太線は信号の流れを表示したものである
。
第４図は、 ０ＰＵ（Ｂ）１４が、通信データを０ＰＵ
（Ａ） １３に転送する必要が生じた場合、ＨＯＬＤ要
求（イノを専用のＩ１０ポートＰ１．６より０ＰＵ（Ａ
月３に対して発した場合の状態を示すもので、このＨＯ
ＬＤ要求（イノを０ＰＵ（Ａノ１３が受信すると、共通
パス１７を７０−ティング状態にするとともに第５図に
示すようにＨＯＬＤ応答ＣＤ）を返送する。
（Ａ） １３に転送する必要が生じた場合、ＨＯＬＤ要
求（イノを専用のＩ１０ポートＰ１．６より０ＰＵ（Ａ
月３に対して発した場合の状態を示すもので、このＨＯ
ＬＤ要求（イノを０ＰＵ（Ａノ１３が受信すると、共通
パス１７を７０−ティング状態にするとともに第５図に
示すようにＨＯＬＤ応答ＣＤ）を返送する。
ＨＯＬ Ｄ応答（岬は、またアドレス信号を制御するラ
ッチ１８．１９にも入力されて、ラッチ１８ｅＯＮする
とともに、ラッチ１９をＯＦＦにすることによシ、
０ＰＵ（Ｂ） １４はＩ１０ボートで専有可能を確認し
、共通パス１７を用いて必要な情報処理全開始する。
ッチ１８．１９にも入力されて、ラッチ１８ｅＯＮする
とともに、ラッチ１９をＯＦＦにすることによシ、
０ＰＵ（Ｂ） １４はＩ１０ボートで専有可能を確認し
、共通パス１７を用いて必要な情報処理全開始する。
情報処理後は、ＨＯＬＤ要求（イ）を落として共通ノ々
ス１７を放棄する。このとき、ラッチ１８はＯＦＦ、ラ
ッチ１９はＯＮとなるので、再度ＯＰＵ、Ａ）１３が共
通ノ々ス１７を専用する。つ″！、勺、第３図にもどる
ことになる。以上が動作手順である。
ス１７を放棄する。このとき、ラッチ１８はＯＦＦ、ラ
ッチ１９はＯＮとなるので、再度ＯＰＵ、Ａ）１３が共
通ノ々ス１７を専用する。つ″！、勺、第３図にもどる
ことになる。以上が動作手順である。
なお、 （ＪＰＵ（Ｂ） １４は、１チツプＣＰＵで
あるため共通ノ々ス１７を放菓しても、内部プログラム
による処理は続行できる。以上、説明したように。
あるため共通ノ々ス１７を放菓しても、内部プログラム
による処理は続行できる。以上、説明したように。
本発明によれば、１チツプ０ＰＵ１４が汎用０ＰＵ１３
に対し、絶対的優先権を有するように構成しであるので
、パスの争奪を制御するパスコントローラを必要とせず
１テツプＯＰＵのＩ１０ポートは共通パス１７に接続さ
れていてもパスに影響音導えず、ノ々スの切換えに用い
るバッファゲート全必要としないため部品点数の少い簡
略な回路と実現できる。
に対し、絶対的優先権を有するように構成しであるので
、パスの争奪を制御するパスコントローラを必要とせず
１テツプＯＰＵのＩ１０ポートは共通パス１７に接続さ
れていてもパスに影響音導えず、ノ々スの切換えに用い
るバッファゲート全必要としないため部品点数の少い簡
略な回路と実現できる。
第１１凶は従来システムの概念図、第２図は本発明の概
念図、第３図〜第５商は、本発明の具体的実施例の動作
子Ｊ＠全説明する電気１回路図である。 １３・・汎用ＯＰＵ １４・・１チツゾ０ＰＵ１５
・・几ＯＭ １６・・・几へへ（１７・・
共通ハス １８及び１９・・・ラッチ特許出独六
株式会社安川電ぢに製作所第１冒 第２ｍ ７Ａ、 第５■ 第４罠
念図、第３図〜第５商は、本発明の具体的実施例の動作
子Ｊ＠全説明する電気１回路図である。 １３・・汎用ＯＰＵ １４・・１チツゾ０ＰＵ１５
・・几ＯＭ １６・・・几へへ（１７・・
共通ハス １８及び１９・・・ラッチ特許出独六
株式会社安川電ぢに製作所第１冒 第２ｍ ７Ａ、 第５■ 第４罠
Claims (1)
- ＨＯＬＤ機能を有する汎用ＯＰＵと、 Ｉ１０ポート
を介して外部メモリのアクセス機能を有する１チップ０
ＰＵｔ−少なくとも１個備え、それらの間にパスを直接
接続し、データ処理時には、前記汎用ＯＰＵにノ々スを
専有させてデータ処理を行わせるとともに、データの転
送時には、前記１チツプＯＰＵが前記汎用ＯＰＵに対し
、ＨＯＬＤ要求を発して前記汎用ＯＰＵにノ々スを放棄
させ、前記１チツプＯＰＵがノ々ス全専有することを％
徴とするマルチプロセッサ・システム
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145483A JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145483A JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218571A true JPS59218571A (ja) | 1984-12-08 |
| JPS6363941B2 JPS6363941B2 (ja) | 1988-12-09 |
Family
ID=14026807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145483A Granted JPS59218571A (ja) | 1983-05-26 | 1983-05-26 | マルチプロセツサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230362A (ja) * | 1989-03-03 | 1990-09-12 | Hitachi Ltd | マルチプロセッサシステム |
-
1983
- 1983-05-26 JP JP9145483A patent/JPS59218571A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230362A (ja) * | 1989-03-03 | 1990-09-12 | Hitachi Ltd | マルチプロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363941B2 (ja) | 1988-12-09 |
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