JPS6143370A - 多重処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ、実施例 Ｆ　１．　　分散式多重処理システムの説明（第１図）
Ｆ　２．　　制御インタフェースの説明（第２図）Ｆ　
３．　　プロトコル及びメツセージの説明（第１図）Ｆ
　４．　　メツセージ様式の説明（第３図）Ｇ８発明の
効果 Ａ、産業上の利用分野 本発明はテレプロセシングに係り、更に詳細に説明すれ
ば複数のｒ１０装置が収集したデータを通信チャネｆｉ
ｖヲ介して１次プロセッサへ伝送するようにした分散式
多重処理システムに係る。

Ｂ、開示の概要 遠隔位置に設けられた複数の２次プロセッサ（Ｉ１０装
置）２２−３０と１次プロセッサ１０を相互接続するた
めの、アーキテクチャが開示される。このアーキテクチ
ャは、これらのプロセッサを相互接続するための、改良
されたインタフェース及び通信チャネル３６を与える。

このインタフェースは共有メモ！ｊ２０ｔ−含み、該メ
モリは１次プロセッサ１０と２次プロセッサ２２−３０
との間で交換すべきメツセージを記憶する。共有メモリ
２０及び通信チャネル３６を管理するために、マスク・
プロセッサ３２が設けられる。マスク・プロセッサ３２
は、１次プロセッサ１０が共有メモリ２０を定期的にア
クセスすることを可能にする。同様に、マスク・プロセ
ッサ３２はポーリング技法゛を使用することにより、２
次プロセッサ２２−３０の各々が通信チャネル６６を介
して共有メモリ２０と通信することを可能にする。

Ｃ０従来の技術 マイクロプロセッサが出現し且つ急速に発展するに及ん
で、多重処理システムの構成方法が従来とは著しく変わ
ってきた。このような多重処理システムは、データ処理
機能を遂行するために複数のマイクロプロセッサを使用
する。すなわち、各マイクロプロセッサが専用のタスク
を割当てられるのに対し、少くとも１つのマイクロプロ
セッサは各マイクロプロセッサから生成された結果を統
　　　。

合するというタスクを側渦てられるのである。

多重処理システムの代表的な例として、販売時点情報管
理（ｐｏｓ）システムがある。このようなＰＯＳシステ
ムでは、共通の制御プロセッサは、複数の遠隔位置に置
かれた複数の端末と授受すべきデータ全処理するという
タスクを割当てられる。

このような端末は、キーボード、ディスプレイ、プリン
タ、磁気カード・リーグ、走査装置、等を含むことがで
きる。端末の各々はマイクロプロセッサを備えており、
これによって当該端末を制御するようにしている。

端末のトランザクションによって生じたデータは、共通
の制御プロセッサと当該端末のプロセッサとの間で交換
される。大部分のトランザクションでは、データの伝送
及び処理を実時間式に行うことが必要である。この実時
間性の要件を満足させるために、先行技術では種々のシ
ステム構成が用いられた。

先行技術の１つのシステム構成は、米国特許第４２６４
９５４号に記述されている。この特許に記述された分散
式機能通信システムでは、ホスト計算機と複数のｐｏｓ
端末との間で情報が交換される。このため、ホスト計算
機と遠隔の端末との間に１つ以上のマスク端末が設置さ
れる。マスク端末は、ホスト計算機から伝送される情報
を処理し、これを保持するどともに、遠隔の端末へ順次
に伝送するように編成されている。またこのマスク端末
は、遠隔の端末に対し透明（トランスペアレント）にさ
れている。

他のシステム構成の例は、米国特許第４２２３６８０号
に記述されている。この特許では、複数のマイクロプロ
セッサ・モジュールを相互接続するために共通のプロセ
ッサ間バスが用いられる。

このバスは、複数のマイクロプロセッサ・モジュールの
通信経路として機能する。各マイクロプロセッサ・モジ
ュールには、通信ネットワーク経路指定（ＣＮＲ）装置
が設けられる。ＣＮＲ装置の機能は、前記バスを監視し
且つこれを制御することにある。これによシ、各マイク
ロプロセッサは他の機能を自由に遂行することができる
ようになる。

さらに米国特許第４１４５７５９号は、情報データを処
理するための分散式データ処理システムを記述する。こ
のシステムは、命令及び情報データを記憶する資源メモ
リと、該メモＩＪ’を制御するようにプログラムされた
マスク・プロセッサと、スレーブ・プロセッサによって
それぞれ制御され且つ直列通信リンク（同軸ケーブル）
を介してマスク・プロセッサベ接続された複数のスレー
ブ装置とからなる。資源メモリに対するアクセスは、マ
スク・プロセッサの制御下で行われる。所与のスレーブ
装置がディスクに対するアクセス要求を発信したシ、或
いは他のスレーブ装置によって行われるサービスに対す
る要求を発信する場合・これらの要求は「セマフオア」
と呼ばれる要求中スレーブ装置の専用記憶領域に記憶さ
れる。これらの領域は、マスク・プロセッサによって定
期的にポール及び読出される。マスク・プロセッサが要
求されたサービスを完了する場合、該マスク・プロセッ
サはこの記憶領域をリセットすることによシ、要求され
たサービスが完了したことを指示せしめる。・ 米国特許第４２５４４６４号は、複数のミニ計算機を宇
宙飛行体とインタフェースさせるための共通のデータ・
バッファを記述する。ミニ計算機の各々は、バッファ・
アクセス・カードを通してこのバッファと通信を行う。

バッファ・アクセス・カードの各々には、高速の走査装
置が接続される。この走査装置は、バッファ・アクセス
・カードと共通のデータ・バッファとの間で授受される
情報を、予定の順序で転送するためのものである。

米国特許第４５９４７２６号は、バス通信ネットワーク
用の多ボート・メモリ・アクセス方式を記述する。この
バスへ接続された複数の装置は、直接メモリ・アクセス
（ＤＭＡ　）の優先権を予定の順序で許可される。この
ようにして選択された装置は、２回以上アクセスを行う
ことができる。

各装置は、メモリのアクセス権を獲得するために「要求
信号」を活勢にしなければならない。

最後に、米国特許第４２０４２５１号は、分散式データ
処理ネットワークにおける複数のプロセッサを相互接続
するためのインタフェースを記述する。このインタフェ
ースは、複数のプロセッサ間でデータを転送するために
使用される。このインタフェースを使用するためには、
プロセッサはメツセージを生成してその使用を要求しな
ければならない。

Ｄ１発明が解決しようとする問題点 しかしながら、前述の先行技術のものではシステム構成
が複雑であるか、又はシステム構成が簡単であったとし
てもその全体的な効率が比較的低い、という問題があっ
た。

従って、本発明の目的は、先行技術のものに比較して一
層効率的な分散式多重処理システムを提供することにあ
る。

本発明の他の目的は、分散式多重処理システムを構成す
る１次プロセッサと複数のトランザクション処理装置（
工１０装置又は２次プロセッサ）との間のメツセージ交
換を可能にする効率的なインタフェースを提供すること
にある。

Ｅ９問題点を解決するための手段 本発明によれば、１次プロセッサをマイクロプロセッサ
（２次プロセッサ）によってそれぞれ制御された複数の
Ｉ１０装置とインタフェースさせるための、共有メモリ
・システムが設けられる。

この共有メモリ・システムは、共有のランダム・アクセ
ス・メモリ（ＲＡＭ）と該ＲＡＭを管理するためのマス
ク・プロセッサを含む。このマスク・プロセッサは、分
離用電気回路を通して共通ＲＡＭへ接続される。１次プ
ロセッサも、分離用電気回路を通して共有ＲＡＭへ接続
される。

１次プロセッサとマスク・プロセッサの間には、制御イ
ンタフェースが設けられる。この制御インタフェースを
通して与えられる制御情報に応答して、マスク・プロセ
ッサは１次プロセッサが共有ＲＡＭにデータを書込んだ
り、共有ＲＡＭからデータを読出すことを可能にする。

さらに１次プロセッサは、非共有メモリへ接続される。

従って、１次プロセッサが共有ＲＡＭ’ｉアクセスする
ことができない場合でも、該プロセッサは非共有メモリ
空間を利用してそのデータ処理を継続することができる
。かくて、この構成によれば、１次プロセッサを停止さ
せることが不要となるので、システム・スループットが
向上することになる。

マスク・プロセッサは直列式Ｉ１０アダプタを含み、こ
れは直列の通信チャネルを通してマイクロプロセッサ（
２次プロセッサ）によって制御された複数のＩ１０装置
へ接続される。１次プロセッサとマイクロプロセッサ（
２次プロセッサ）によって制御されたＩ１０装置との間
で交換すべきメツセージ等は、共有ＲＡＭに記憶される
。これらのＩ　／　Ｏ装置のリストは、共有ＲＡＭ中に
維持される。マスク・プロセッサは、共有ＲＡ　Ｍ中の
ポインタによって指定されたＩ１０装置からデータを受
取る。これらのＩ１０装置を順次にポールすることによ
り、各Ｉ１０装置は直列の通信チャネルを通して共有Ｒ
ＡＭへデータを送信する機会を与えられる。かくて、１
次プロセッサはこのデータをアクセスすることができる
ようになる。１次プロセッサから所与のＩ１０装置へ伝
送すべきメツセージは、共有ＲＡＭに置かれる。マスタ
・プロセッサは、共有ＲＡＭに対するアクセスを再び獲
得する際、これらのメツセージを準備し且つこれを伝送
する。

Ｆ、実施例 Ｆ　１．　　分散式多重処理システムの説明（第１図）
本発明は、任意の分散式多重処理システムで使用するこ
とを意図している。本発明はＰＯＳシステムの環境で使
用するのにも適してお９、従って以下ではこの環境に即
して説明する。しかしながら、このことは本発明の範囲
を制限するものと解釈すべきではない。この環境が選ば
れたのは、本発明を説明するのに便利であるという理由
にすぎないからである。

第１図には、本発明に従った分散式多重処理システムが
図示されている。この分散式多重処理システムは１次プ
ロセッサ１０を含み、該プロセッサはバス１４を介して
１次中央処理装置（ＣＰＵ）１６へ結合された非共有メ
モリ１２を含む。非共有メモリ１２及び１次ＣＰＵ１６
は別個の装置として図示されているが、これらを１つの
装置として一体化してもよいことは明らかである。第１
図の構成がＰＯＳシステムの環境で使用される場合、１
次プロセッサ１０は当該ＰｏＳシステムの主処理装置と
なる。

この場合、１次プロセッサ１０は２次プロセッサ、すな
わちＩ１０装置２２−３０（後述）から収集されたデー
タを受領する。次いで、１次プロセッサ１６はこのデー
タを処理し、その処理結果を指定されたＩ１０装置へ返
送する。また１次プロセッサ１０は、上位レベルの処理
システムとも通信する。

システム中の他のプロセッサは、非共有メモリ１２をア
クセスすることができない。云いかえれば、非共有メモ
リ１２は１次プロセッサ１０の専用メモリである。非共
有メモリ１２はスタチック型のランダム・アクセス・メ
モリ（ＲＡＭ　）とすることもできるが、本発明の実施
例ではダイナミック型のＲＡＭが使用される。ダイナミ
ック型ＲＡＭの動作は当該技術分野では周知であるから
、その詳７ｉ１Ｂｔ−省略する。この点については、ダ
イナミック型ＲＡＭはスタチック型ＲＡＭよシも効率的
であることを指摘すれば十分であろう。また非共有メモ
・す１２は、読取専用メモ！７（ＲＯＭ）を含んでもよ
い。本発明の実施例では、１次プロセッサ１０はインテ
ル社によって製造された８ｏ２８６型マイクロプロセツ
サとすることができる。もちろん、本発明の範囲を逸脱
することなく、他の型式のマイクロプロセッサをも使用
することができる。線１８は、１次グロ七ッテ１Ｑを共
有メモリ２０へ接続する。共有メモリ２ｏは、スタチッ
ク型ＲＡＭであることが望ましい。共有メモル２０の詳
細については、以下で説明する。ここでは、共有メモリ
２０の機能は、メツセージ、ステータス、コマンドを記
憶し且つこれらを１次プロセッ＋１０と複数のＩ１０装
置２２−３０との間で交換させる点にあることを指摘す
れば十分であろう。

メツセージの交換を容易に行わしめるために、マスク・
プロセッサ６２が線５２を介して共有メモリ２０へ結合
される。マスク・プロセッサ６２の機能は、共有メモリ
１２を制御し且つ直列式Ｉ１０’）ンク６６を介して複
数のＩ１０装置２２−３０へ伝送すべきメツセージを順
次に生成することである。マスク・プロセッサ６２は、
パス４２を介して相互接続された非共有メモリ３８及び
マスタＣＰＵ４０’ｉ含む。１次プロセッサ１０の場合
と同様に、マスタＣＰＵ４０だけが非共有メモリ３８を
アクセスすることができる。また非共有メモリ６８は図
示のように別個のモジュールでする必要はなく、マスク
ＣＰＵ４０と一体化してもよい。マスク・プロセッサ３
２はＩ１０リンク３６にサービスしなければならないの
で、該プロセッサは直列式の工１０ポートを含まなけれ
ばならない。マスク・プロセッサ３２は線６４を介して
共有メモリ２０からの情報を取出し、これを直列化して
その出力ボートに置くことによシ、Ｉｌｏす／り３６へ
結合されたすべての■１０装置２２−３０へ直列情報を
伝送する。メツセージ中のアドレスに対応するＩ１０装
置が、このデータを利用する。直列のＩ１０能力を有す
る任意のプロセッサをマスク・プロセッサとして使用す
ることができるが、本発明の実施例ではインテル社製の
８０５１型マイクロプロセツサが使用される。もちろん
、共有メモリ２０及びＩ１０リンク５６の管理等を行う
ために、他の型式のプロセッサを使用することができる
。

第１図から明らかなように、共有メモＩ７２０は、１次
プロセッサ１０及びマスタープロセッサ３２の双方に対
し外部に設けられている。しかしながら、共有メモリ２
０はマスク・プロセッサ３２の制御下にある。１次プロ
セッサ１０が共有メモリのアクセスすることができるよ
うに、マスク・プロセッサ６２は共有メモリ２０に関す
るその制御権を定期的に放棄する。このようにすれば、
１次プロセッサ１０は共有メモリ２０をアクセスしてそ
こへメツセージを書込んだシ、又はそこからメツセージ
を取出すことができるようになる。共有メモリ２０との
転送を容易にするため、制御インタフェース４４は線４
６．４８．５０及び５２を介して１次プロセッサ１０及
びマスク・プロセッサ５２へそれぞれ結合されている。

制御インタフェース４４の詳細については、以下で説明
する。

ここでは、制御インタフェース４４の機能は、共有メモ
リ２０の制御権をマスク・プロセッサ５２と１次プロセ
ッサ１０との間でやｐとシするのに必要なハンドシェー
ク信号を生成する点にあることを指摘すれば十分であろ
う。

第１図のＩ１０リンク６６は直列の通信チャネルであっ
て、複数の工１０装置２２−３１０とマスク、プロセッ
サ６２とを相互接続するためのものであるもちろん、本
発明の範囲を逸脱することなく、直列式のＩ１０リンク
６６に代えて他の型式の通信チャネルを使用することが
できる。Ｉ１０リンク３６は分岐構成を与えるように複
数のファン・アウトを有し、複数のＩ１０装置２２−４
０がこれに接続されている。販売時点情報管理（ｐｏｓ
）システムの環境では、これらのＩ１０装置２２−５０
はトランザクション向きのものであって、プリンタ、走
査装置、デイスプＶイ、磁気ストライプ・リーグ等を含
む。本発明の実施例では、工１０装置２２−３０のすべ
ては個別のマイクロプロセッサ（２次プロセッサ）に工
ってそれぞれ制御される。これらのマイクロプロセッサ
は特定のタスクを遂行するように専用化されてお９、ま
た工１０リンク３６を介して共有メモリ２０へそのステ
ータスを報告したり又は情報を伝送する機会を定期的に
与えられる。同様に、これらのＩ１０装置２２−３０へ
伝送すべき情報は１次プロセッサ１０から共有メモリ２
０へ書込まれ、次いでマスク・プロセッサ３２０制御下
でそれぞれのＩ　／　Ｏ装置へ伝送される。

マスク・プロセッサ３２と遠隔の工１０装置２２−３０
との間の情報転送を促進するには、これらを結合するだ
めの簡単なプロトコルが必要である。このような簡単な
プロトコルは先行技術で多くのものが周知であり、また
本発明の璧旨はこのようなプロトコン自体にあるのでは
ないから、その詳細については省略する。

第１図分再び参照するに、Ｉｌｏ　リンク３６のファン
・アウト部には複数の拡張機能用カード４６が接続され
ている。これらのカード４６はアダプタとして動作する
ものでアリ、他製造業者の機器を当該ＰＯＳシステムへ
接続するだめに使用することかできる。ＰＯＳシステム
の環境では、このような機器は磁気ストライプ・リーダ
、重量秤等とすることができる。

このシステムの動作を簡述するに、複数の工１０装置２
２−３０は特定のタスクをそれぞれ遂行し、その情報’
１Ｉ１０リンク３６を介して１次プロセッサ１０へ伝送
する。１次プロセッサ１０は成る中央処理機能を遂行す
るとともに、その結果を選択された遠隔のＩ１０装置及
び／又は上位レベルのプロセッサへ戻す。マスク・プロ
セッサ６２の制御下にある共有メモリ２０は、遠隔の工
１０装置２２−５０と１次プロセッサ１０との間のメツ
セージ交換を行うために使用される。本発明の分散式多
重処理システムがＰＯＳシステムの環境で使用される場
合、その主たる構成要素は、１次プロセッサ１０、共有
メモリ２０、マスク・プロセッサ６２、複数のＩ１０装
置２２−５０及び拡張機能用カード４６を含む。

当該ＰＯＳシステムの処理能力を拡張するために、衛星
端末４８″に線５０を介してｒ７ｏ＋）ンク３６へ接続
することができる。この衛星端末４８は、マイクロプロ
セッサによってそれぞれ制御された複数のＩ１０装置、
拡張機能用カード、等を含むことができる。衛星端末４
８は、１次プロセッサを含んでもよいし、これを含まな
くてもよい。

もし衛星端末が１次プロセッサを含まなければ、当該シ
ステムの１次プロセッサ１０がその処理エンジンとして
使用される。このような構成では、衛星端末４８は１次
プロセッサ１０及びその関連するマスク・プロセッサ３
２に対し１つのＩ１０装置として見える。この場合、衛
星端末４８と１次プロセッサ１０との間のデータ交換は
、共有メモリ２０を介して行われる。

小売店組織又は他の同様の施設では、（前述の如き）複
数の端末をループ通信リンクへ接続し、このリンクをマ
スク計算機へ接続するのが普通である。このような接続
は、第１図の接続手段５１によって行うことができる。

接続手段５１は、他のマスク・プロセッサ（図示せず）
によって制御される共有メモリ（図示せず）を含み、ま
た該他のマスタ・プロセッサと１次プロセッサ１０との
間で制御情報を交換するための制御インタフェース（図
示せず）を含むことができる。云いかえれば、接続手段
５１は１次プロセッサ１０が処理すべき情報を収集する
ために使用することができるのである。このような情報
は、当該ＰＯＳシステムをループへ相互接続したシ、或
いはＰＯＳシステムにおける総計を求めるためのものと
して使用することができる。

Ｆ　２．　　制御インタフェースの説明（第２図）第２
図は、制御インタフェース４４の構成を一層詳細に示す
。この制御インタフェース４４は、１次プロセッサ１０
及びマスク・プロセッサ６２が共有メモＩ）　２０を共
有することを可能にする。

説明を簡単にするため、第１図のものと共通する構成要
素には、前者と同じ参照番号が付されている。また第１
図に示した構成要素のうち、Ｉ１０リンク３６、衛星端
末４８、拡張機能用カード４６、Ｉ１０装置２２−３０
等は、第２図には示されていない。１次プロセッサ１０
及びマスク・プロセッサ３２に関連する専用メモ！Ｊ　
（ＲＯＭ及び／又はＲＡＭ）は、外部モジュールとして
図示されていない。しかしながら、これらのメモリはそ
れぞれのプロセッサと一体化されたものとして図示され
ている。１次プロセッサ１ｏ及びマスク・フロセッサ６
２の各々は、１つのアドレス・バス及び１つのデータ・
バスをそれぞれ含んでいる。

これらのアドレス・バスは制御インタフェース４４へ結
合され、また３状態バツフアＤ１及びＤ３を介して共有
メモリ２０にも結合されている。同様に、両プロセッサ
のデータ・バスは、他の３状態バツフアＤ２及びＤ４を
介して共有メモリ２゜へ結合されている。このように、
両プロセッサのアドレス・バス及びデータ・バスは共有
メモリ２０へ結合されているから、各プロセッサは共有
メモリ２０をアクセスしてその所望アドレスに情報を狽
：込んだシ、又はそこから情報を取出すことができる。

３状態バツフアＤ１ないしＤ４は、通常の電気部品であ
る。これらのバンファが可能化されると、これは１次プ
ロセッサ１０及び／又はマスタ・プロセッサ５２の如き
特定のプロセッサからの出力を禁止する。３状態バツフ
アは当該技術分野では周知であるから、ここではその詳
細を省略する。

両プロセッサのアドレス・バス及びデータ・バスを３状
態バツフアＤ１ないしＤ４へ接続することによシ、共有
メモリ２０を各プロセッサのアドレス・バス及びデータ
・バスから電気的に分離することができる。この結果、
１次プロセッサ１ｏとマスク・プロセッサ３２は、共有
メモリ２ｏを同時にアクセスすることができない。もち
ろん、一方のプロセッサがそのアドレス・バス及びデー
タ・バスを禁止するような内部能力を有している場合に
は、これを３状態バツフアの代わシに使用することがで
きる。云いかえれば、共有メモリ２゜が一方のプロセッ
サによって使用されている場合、他方のプロセッサが共
有メモリ２０′Ｊｋアクセスしないようにするだめの手
段が設けられねばならない。ここで、本発明の分散式多
重処理システムにおいては、１次プロセッサ１０が共有
メそす２０をアクセスすることができないとしても、１
次プロセッサ１０はその非共有（専用）メモリ１２を有
するために情報を継続的に処理することができる、とい
うことに注意されたい。本発明のこのような特性によシ
、データ・スループットが著しく向上することは明らか
である。

第２図を再び参照するに、共有メモリ２０をアクセスす
るだめのハンドシェーク及び制御は、制御インタフェー
ス４４全通して行われる。この制御インタフェース４４
は、ラッチＬ１ないしＬ６全含む。ラッチＬ１及びＬ２
は線５４を介してアドレス解読論理手段Ａ１へ接続され
、該論理手段は１次プロセッサ１０のアドレス・バスへ
結合される。同様に、ラッチＬ２及びＬ６は線５６を介
して他のアドレス解読論理手段Ａ２へ接続され、該論理
手段はマスク・プロセッサ６２のアドレス・バスへ結合
される。割込み巌５８は１次プロセッサ１０と制御イン
タフェース４４を相互接続し、他の割込みａ６０はマス
ク・プロセッサ６２と制御インタフェース４４を相互接
続する。後述するように、これらの割込み線は、いずれ
かのプロセッサが共有メモリ２０の使用を必要とすると
きに付勢されるものである。制御線６１は、制御インタ
フェース４４と３状態バツフアＤ１及びＤ２を相互接続
する。インバータ回路６２は、可能化線と６状態バツフ
アＤ６及びＤ４ｔ−相互接続する。

インバータ回路６２は、３状態バツフアＤ１、Ｄ２の電
気的状態が他の６状態バツフアＤ３、Ｄ４の電気的状態
と反対になることを保証するためのものである。云いか
えれば、３状態バツフアＤ１及びＤ２が可能化される場
合、他の６状態バツフアＤ６及びＤ４は禁止されること
になり、その逆も同様である。

前述のように、マスク・プロセッサ３２は、１次プロセ
ッサ１０が共有メモリ２０を定期的にアクセスすること
を許容する。このため、３状態バツフアＤ３及びＤ４が
非導通状態（禁止状Ｂ）にされている間、他の３状態バ
ツフアＤ１及びＤ２は導通状態にされる。このように、
後者の６状態バツフアＤ１及びＤ２が導通状態にあると
、１次プロセッサ１０のアドレス・バス及ヒデータ・バ
スは共有メモリ２０へ接続されることになる。これと同
時に、マスク・プロセッサ３２のアドレス・バス及びデ
ータ・バスは阻止されるので、該プロセッサは共有メモ
リ２ｏ全アクセスすることができない。共有メモリ２ｏ
が１次プロセッサ１゜の制御下にある場合、該プロセッ
サは共有メモリ２０がそのアドレス空間の一部であると
みなす。

この結果、１次プロセッサ１ｏは予定のメモリ・アドレ
スにおいて情報の薔込み及び読出しで行うことができ、
従って実蓉には共有メモｌ）　２０中の情報をアクセス
しているにも拘わらず、その専用メモリヲアクセスして
いるものとみなすのである。

この技法はソフトウェア・プログラムを簡単にするだけ
でなく、共有メモリ２ｏと１次プロセッサ１０の非共有
（専用）メモリ１２との間で情報を転送するのに必要な
時間を減少させるという効果を有する。この点を強調す
るため、以下では共有。

メモリ２０及びラッチＬ１ないしＬ５が両者ともに１次
プロセッサ１０のメモリ又はＩ１０空間へ写像されるも
のと記述する。これらのラッチＬゴなｍＬＬ５及び共有
メモリ２０が写像される１次プロセッサ１０の特定のメ
モリ・アドレスについては、以下で説明を行う。

ハンドシェーク信号を生成するため、ラッチＬ１及びＬ
３は１次プロセッサ１０のメモリ又は工１０空間へ写像
される。同様に、ラッチＬ２及びＬ３はマスタ・プロセ
ッサ３２のメモリ又は工１０空間）写像される。ラッチ
Ｌ３はステータス・ラッチであって、１次プロセッサ１
０及びマスク・プロセッサ３２によって共有される。後
述するように、１次プロセッサ１０が共有メモリ２０の
アクセスを完了する場合、ラッチＬ３がセットされる。

同様に、マスク・プロセッサ３２が共有メモリ２０の制
御権を取戻す場合、マスク・プロセッサ３２はラッチＬ
３−ｔ−リセットする。これらの機能を各プロセッサの
メモリ空間へ写像することは・アドレス解読論理手段Ａ
１及びＡ２によって行われる。アドレス解読論理手段は
アドレス・パスを監視するとともに、セットされた予定
のビットに応じて線５４及び５６に制御信号を生成する
ことによシ、それぞれのラッチをセットする。

前述のように、通常の動作条件の下では、共有メモリ２
０はマスク・プロセッサ５２によって使用されるのが普
通です。ラッチＬ１ないしＬ６は、下記の機能を有する
。

Ｌｌ：このラッチは、マスク・プロセッサ３２に割込み
をかけて共有メモＩＪ　２０の使用を要求するために、
１次プロセッサ１ｏによってセットされる。

Ｌ２：このラッチは１次プロセッサ１ｏに割込みをかけ
るためにマスク・プロセッサ５２によってセットされ、
これによシ１次プロセッサ１０が共有メモリ２０の制御
権を有することを指示する。またこのラッチは３状態バ
ツフアＤ１及びＤ２を可能化するとともに、他の３状態
バツフアＤ６及びＤ４ｉインバータ回路６２を介して禁
止する。

Ｌ３：このラッチは１次プロセッサ１ｏによってセット
されるステータス・ラッチであって、１次プロセッサ１
０が共有メモリ２０の使用を終了したことをマスク・プ
ロセッサ６２に指示する。このラッチはマスタ・プロセ
ッサ３２によってリセットされ、これによシ該プロセッ
サが共有メモリ２０の制御権を再び取戻したことを１次
プロセッサ１０に指示する。

前述のように、本発明に従ったシステムの狙いは、共有
メモＩ）２０ｅ２つのプロセッサが共有できるようにす
ることにある。共有メモリ２ｏの制御権を変更する理由
は、仄のようなものである。

理由１：１次プロセッサ１０がマスク・プロセッ？３２
用の情報を有する場合。

理由２：マスク・プロセッサ３２が１次プロセッサ１０
用の情報を有する場合。

以下の表−■には、これらの２つの条件下で１次プロセ
ッサ１０とマスク・プロセッサ５２との間で交換される
情報が示されている。

Ｆ埒　　１．２鼎気’；ｔ　　　　　＃　Ｗ−）１’前
述の表−■では、１次プロセッサ１０によって遂行され
る機能は、「Ｐｌ」という見出しの下に示されている。

同様に、マスク・プロセッサ３２によって生成される機
能又は信号は、「Ｐ２」という見出しの下に示されてい
る。

Ｆ５．　　プロトコル及びメツセージの説明（第１図）
以上では、１次プロセッサ１０と複数のＩ１０装置（２
次プロセッサ）２２−５０を相互接続するハードウェア
を説明した。従って、以下の記述においては、１次プロ
セッサ１０、マスク・プロセッサ３２及び共有メモリ２
００間で情報を交換するために使用されるプロトコル及
びメツセージをそれぞれ説明する。

本発明の実施例では、共有メモリ２０は２ＫＸ８ビツト
の容ｔを有するスタチック型ＲＡＭであって、１次プロ
セッサ１０とマスク・プロセッサ３２０間でメツセージ
及びステータス・コマンドを授受するために使用される
。前述のように、本発明め実施例では、１次プロセッサ
１０はインテル社製の８０２８６型マイクロプロセツサ
で−ｂｐ、マスク・プロセッサ６２はインテル社製の８
０５１型マイクロプロセツサである。所与のＩ　１０装
置へメツセージを伝送する場合、１次プロセッサ１０は
このメツセージを共有メモリ２０に置き、マスク・プロ
セッサ３２はこのメツセージ’ｔＩ１０リンク３６ｔ−
介して伝送する。所与のＩ１０装置からメツセージが受
取られる場合、マスタ・プロセッサ３２はこのメツセー
ジを共有メモリ２０に置く。次いで、１次プロセッサ１
０は、共有メモリ２０に受信メツセージが存在すること
、従ってこれを１次プロセッサ１０の非共有メモリ１２
へ移動すべきことを通知される。

本発明に従った共有メモリ２０は、複数の機能領域へ分
割されている。以下の衣−■には、共有メモリ２０の各
機能領域及びその関連する１次プロセッサ１０中のメモ
リ・アドレスが示されている。但し、表−■の説明を簡
単にするため、１久プロセツサ１０は記号Ｐ１で示され
、マスク・プロセッサ６２は記号Ｐ２で示されている。

表−■ １．Ｐ１→Ｐ２要求バイト　　　　　ｏｓｏｏｏ。

２、Ｐ１→Ｐ２機能コマンド・バイト　０８０００１３
、　ｒ、”ｏタイムアウト・パラメータ　　０８０００
２−０８０００４４、Ｐ１伝送メツセージ・パラメータ
　０８０００５−０８０００７５、Ｐ２→Ｐ１ステータ
ス・バイト　　０８０００８６、Ｐ１受信メツセージ・
ボイ７ｆｉ　　０８０００９−０８０００Ａ７　Ｉ１０
装置ポール−リｙ、　ト０８０００Ｂ−０８０１０Ａ８
、エラー・メ７−ｔ−ジ・バッフ７　０８０１０Ｂ−０
８０１２Ａ９、メツセージ空間　　　　　　　　０８０
１２Ｂ−０８０７ＦＦ以下）これらの機能を説明する。

要求バイトは１次プロセッサ１０がセットする８ビツト
・ワードであって、マスク・プロセッサ６２が共有メモ
リ２０の制御権を再び獲得するときに該プロセッサが行
うべき活動を記述する。要求バイトを構成する谷ビット
の機能は次のとおりである。

ビット７：マスク・プロセッサ６２の診断を実行する。

このビットがセットされると、 マスク・プロセッサ６２のン７トウェ アＦＯＲ（電源オン時のリセット）が 行われる。

ビット６：■１０リンク６６のタイムアウト・パラメー
タを読取る。

ビット５：１次プロセッサ１ｏからマスク・プロセッサ
６２への機能コマンド・バイト を読取シ且つ処理する。

ビット４：共有メモリ２０中に伝送メツセージが存在す
る。伝送メツセージ・パラメー タを読取ることにより、該メツセージ の数及び第１メツセージのアドレス・ ポインタを決定する。

ビット６：共有メモリ２０に対する１次プロセッサ１０
の最後のアクセス中に、ボール ・リストか変更された。（共有メモリ ２０の制御権を獲得する場合、マスク ・プロセッサ５２ｒｔ：ボール・リストの最上部からポ
ーリング企開始する。〕 ビット２：マスク・プロセッサ６２の内部メモリを、共
有メモリ２０のメツセージ空間 ヘダンプする。

ビット１：マスク・プロセッサ６２に設けられたマイク
ロコードの技術変更（ＥＣ）レ ベルを・共有メモリ２０のメツセージ 空間に置く。

ビット０：不使用 機能コマンド・バイトは８ビツト・メツセージであって
、１次プロセッサ１０がマスク・プロセッサ６２へ伝送
するようなものである。このバイトが１次プロセッサ１
０によって変更されるのは、各機能及び各制御のうち１
つのステータスを変更する心壁がある場合だけである。

このバイトは、要求バイトのビット５がセットされてい
る場合にのみ、マス１り・プロセッサ３２によってその
プロセス中に読取られる。このメツセージを構成する各
ビットの定義は、次のとおシである。

ピッ゛ドア：直列式Ｉ１０ポーリング機能をオンに１ｉ
ｆる。もしこのビットがオンにセットされているならば
、マスク・プロセ ッサ６２は共有メモリ２０のポーリン グ・リスト領域にリストされたｒ　／　０装置のポーリ
ングを開始する。

ビット６：直列式Ｉ１０ポーリング機能をオフに転する
。このビットをオンに転すると、マスク・プロセッサ３
２はＩ１０装置 に対するすべてのボールを停止する。

ビット５：マスク・プロセッサ３２に設けられた■１０
ボール・タイムアウト記録機能 をオンに転する。もしこのビットがオ ンであれば、マスク・プロセッサ３２ は、工１０タイムアウト・パラメータ に従って、エフ０ポール・タイムアラ・トのトラックを
維持する。もしＩ１０ ボール・リストが６４エントリを越え ていれば、この機能は便用できない。

ビット４：マスク・プロセッサ３２に設けられた直列式
ｒ１０ポール・タイムアウト記 録機能をオフに転する。もしこのビツ トがオフであれば、マスク・プロセッ サ５２は、各Ｉ１０装置がポールに応 答してタイムアウトを生ずるたびに、 １次プロセッサ１０に対しエラー・メ ツセージを生成する。

ビット６：マスク・プロセッサ６２に設けられた伝送メ
ツセージＣＲＣ生成機能をオン に転する。もしこのビットがオンであ れば、マスク・プロセッサ６２は伝送 メツセージ用のＣＲＣキャラクタを生 成し且つこれを伝送メツセージに続け て伝送する。

ビア　ト２　：’マスタ・プロセッサ６２に設けられた
伝送メツセージＣＲＣ生成機能をオフ に転する。このビットがセットされて いると、これは１次プロセッサ１０が 伝送メツセージ用のＣＲＣキャラクタ を供給することを指示する。マスク・ プロセッサ６２は伝送メツセージのＣ ＲＣキャラクタを検査せず、不適切な ＣＲＣキャラクタを検出する場合にエ ラー・メツセージを生成する。

ビット１：１次プロセッサ１０のＲＡＭバックアップ用
電池をオンに転する。

ビット０：１次プロセッサ１０のＲＡＭバンクアップ用
′亀池をオフに転する。

直列式Ｉ１０タイムアウト・パラメータは６バイトから
成り、１次プロセッサ１０のメモリ・アドレス０８００
０２−０’８０００４に置かれる。

要求バイトのビット６がセットされている場合は、これ
らのバイトが常にマスク・プロセッサ６２によって読取
られる。最初の２バイトは、マスク・プロセッサ６２が
Ｉ１０装置にボールを送信した後で（該装置のボール・
タイムアウトを記録する前に）、その応答を待機しなけ
ればならないような時間量を表わす。第３バイトは、直
列式Ｉ１０ボール・タイムアウト記録機能が可能化され
ていル場合（マスク・プロセッサ６２から１仄プロセツ
サ１０ヘエラー・メツセージが送信される前に）各Ｉ１
０装置について生じうる連続的なＩ１０ボール・タイム
アウトの数を表わす。

伝送メツセージ・パラメータは３バイトから成シ、１次
プロセッサ１０のメモリ・アドレス０８０．００５−０
８０００７に置かれる。これらのノくイトは、要求バイ
トのビット４がセットされている場合は、常にマスク・
プロセッサ３２によって読取られる。第１バイトは、共
有メモリ２０中に存在する伝送メツセージの数を・マス
ク・プロセッサ６２に指示する。次の２バイトは、第１
メツセージの第１バイトが置かれるメツセージ空間中の
アドレスを指定する。

マスク・プロセッサ６２から１次プロセッサ１０に送信
きれるステータス・バイトは、１次プロセッサ１０のメ
モリ・アドレス０８０００８に置かれる。このバイトは
、１次プロセッサ１０の６割込み前に、マス５り・プロ
セッサ３２によって更新される。その機能は、マスク・
プロセッサ３２のステータスを１次プロセッサ３２へ与
えることである。こΩメツセージは８ビツト長であり、
各ビットは次のように定義される。

ビット７：マスク・プロセッサ３２が診断の実行を完了
し、ポール・リストの生成及び ／又は第１伝送メツセージを待機して いる。

ビット６：不使用 ビット５：不使用 ビット４：１次プロセッサ１０用のメツセージが共有メ
モリ２０に置かれている。

ビット５：マスタ◆プロセッサ３２から１次プロセッサ
１０に伝送すべきエラー・メツ セージが、共有メモリ２０に置かれて いる。

ビット２：１次プロセッサ１０によって要求されたマス
ク・プロセッサ３２の内部メモ リ・ダンプが、共有メモリ２０のメツ セージ空間に置かれている。

ビット１：１次プロセッサ１０によって要求されたマス
ク・プロセッサ３２のマイクロ コードの技術変更（ＥＣ）レベルが、 共有メモリ２０のメツセージ空間に置 かれている。

ビット０：不使用 受信メツセージ・ポインタは２パイトノフイールドであ
って、１次プロセッサ１ｏのメモリ・アドレス０８００
０９−０８００ＯＡに置かれる。

そのａ能は、マスク・プロセッサ３２がら１次プロセッ
サ１０へ伝送される各メツセージの第１バイトを指定す
ることである。１次プロセッサ１゜用ノメッセージが存
在することを前記ステータス・バイトのビット４が指示
する場合は、このポインタが常に使用される。

ボール・リストは、１次プロセッサ１ｏによって準備さ
れ且つそのメモリ・アドレス□８ＱＯＯＢ−０８０１Ｏ
Ａに置かれるようなメツセージである。これは、システ
ムへ接続されたＩ１０装ｆｔのリストを与える。このリ
ストは共有メモリ２゜にロードされる。かくてマスク・
プｂセッサ３２はこのリストを順次にアクセスし、該リ
スト中のｒ１０装置のアドレスに応じてボールを生成す
るとともに・これを該Ｉ１０装置へ伝送する。この結果
、当該Ｉ１０装置は共有メモリ２ｏヘデータを伝送する
機会を与えられる。

メツセージ空間は共有メモリ２ｏ中の成る空間であって
、マスク・プロセッサ３２と授受すべきメツセージが置
かれるようなものである。このメツセージ空間は、１次
プロセッサ１ｏのメモリ・アトＬ’ス０８０１２Ｂ−０
８０７ＦＦにアルモ（７）として定義される。このメツ
セージ空間中のメツセージは、既に説明した適当な伝送
／受信メツセージ・パラメータによって指定される。マ
スク・プロセッサ３２によって受信されたＩ１０装置か
らのすべてのメツセージはこのメツセージ空間に置かれ
、そして適当な受信メツセージ・ポインタが生成される
。１次プロセッサ１ｏが伝送すべきメツセージを有する
場合・該メツセージはこのメツセージ空間に置かれ、そ
して適当な伝送メツセージ・パラメータが生成される。

もし１次プロセッサ１０が伝送すべきメツセージを２つ
以上有しているならば、該メツセージはこのメツセージ
空間中の連続メモリ・アドレスに置かれねばならない。

１次プロセッサ１０からのメツセージが共有メモリ２０
に置かれる場合、マスク・プロセッサ３２は共有メモリ
２０の制御権を再び獲得すると直ちに、該メツセージを
伝送する。もし共有メモリ２０に２つ以上のメツセージ
が置かれているならば、マスク・プロセッサ３２がボー
ル・リストにおける次の順次二ントリのポーリングを再
開する前に、これらのすべてのメツセージが伝送される
。

もし伝送エラーが検出されるならば、メツセージ伝送が
直ちに停止され、そしてエラー・メツセージが１次プロ
セッサ１′０に記録される。この場合、伝送すべきｌＡ
＃）のメツセージは放棄される。

Ｆ　４．　　メツセージ様式の説明（第３図）以上では
、マスク・アクセス？３２と１次プロセッサ１０との間
で交換されるメツセージ及びプロトコルを説明したから
、以下ではメツセージ様式を説明する。

第３図は、メツセージ様式を示す−このメツセージ様式
は、メッセージ長、ポート番号、アドレス待機時間パラ
メータ、バイト待機時間パラメータ、アドレス、データ
及び巡回冗長検査（ＣＲＣ）の各フィールドを含む。以
下、各フィールドを説明する。

メツセージ長：このフィールドは、１次プロセッサ１０
からマスク嗜プロセッサ３２へ伝送されるメツセージの
最初の２バイトに含まれる。このフィールドは、アドレ
ス、制御、データ及びＣＲＣフィールドに保持される総
バイト数を指示する。このフィールドは、マスク・プロ
セッサ６２によっては伝送されない。

ボート番号二本発明の実施例では、マスク・プロセッサ
５２は、個別的に選択される４つのトランシーバのうち
１つを通してメツセージを伝送することができる。この
１バイト長のフィールドは、４つのトランシーバのうち
メツセージの伝送に使用すヘキ特定のトランシーバを、
マスク・プロセッサ３２に指示する。このフイールドは
、マスク・プロセッサ５２によっては伝送されない。

アドレス：このフィールドは、マスク・プロセッサ６２
によって伝送される最初のバイトである。このフィール
ドは、メツセージを受信すべきＩ１０装置のアドレスを
表わす。

制　御：この１バイト長のフィールドはメツセージとと
もに伝送される伝送／受信カウント情報を含み、これに
よシメッセージと該メツセージに対する応答のトラック
を維持する。このフィールドは、同期データ・リンク制
御（５ＤＬＣ）で使用されたものと類似している。

データ：このフィールドは、制御フィールドの伝送後に
、マスク・プロセッサ３２によって伝送されるデータを
表わす。

ＣＲＣ：このフィールドは、伝送メツセージの後に置か
れる２つのＣＲＣバイトから成る。

当該技術分野では周知のように、受信装置はこれらのＣ
ＲＣバイトを利用して受信データの完全性を検査するこ
とができる。これらのＣＲＣバイトに保持される値は、
アドレス、制御及びデータ・フィールドをＣＲＣキャラ
クタ生成手段を通すことによって生成されたものである
。

これらのフィールドは受信装置のＣＲＣキャラクタ生成
手段にも通され、かくて両者の値が同じであるか否かを
検査される。

マスク・プロセッサ３２から１次プロセッサ１０へ伝送
されるメツセージの様式は、アドレス及びバイト待機パ
ラメータが使用されない点を除けば、前述のメツセージ
様式と同じである。

以上では、マスク・プロセッサ３２と１次プロセッサ１
０の間で情報を伝送するための特定のメツセージ様式、
プロトコル及び１組のメツセージを説明したが、これは
単なる例示として解釈すべきである。さらに、本明細誉
で記述したメツセージ様式、プロトコル及び各メツセー
ジは、特定のマイクロプロセッサに合わせるように適当
に選択されていることに注意すべきである。

Ｇ１発明の詳細 な説明したように、本発明によれば、分散式多重処理シ
ステムを構成する１次プロセッサは必要に応じて共有メ
モリをアクセスすることができるばかシでなく、共有メ
モリをアクセスすることができない場合でも、その専用
メモリヲ利用して処理を継続することができるので、こ
の１次プロセッサと遠隔のＩ１０装置（２次プロセッサ
）との間のメツセージ交換を全体として効率的に行うこ
とができるという優れた効果を有する。

【図面の簡単な説明】

第１図は本発明に従った分故式多宣処理システムのブロ
ック図、第２図は１次プロセッサとマスク・プロセッサ
を相互接続するための制御インタフェースのブロック図
、第６図は１次プロセッサと工１０（２次プロセッサ）
との間で変換されるメツセージの様式を示す図である。 １０・・・・１次プロセッサ、２０・・・・共有メモリ
、２２−３０・・・・Ｉ１０装置（２次プロセッサ）、
３２・・・・マスタ・プロセッサ、３６・・・・Ｉ１０
リンク、４４・・・・制御インタフェース。

Claims (1)

1. 【特許請求の範囲】 第１メモリ手段と、 該第１メモリ手段を制御する第１制御手段と、該第１制
   御手段へ結合された双方向性の通信チャネル手段と、 該通信チャネル手段とデータを授受するように該通信チ
   ャネル手段へ結合された少くとも１つの入出力手段と、 第２メモリ手段と、 該第２メモリ手段をアクセスするように該第２メモリ手
   段へ結合された第２制御手段と、 ハンドシェーク信号を生成する制御インターフェース手
   段とを備え、 該ハンドシェーク信号に応答して前記第１メモリ手段の
   制御権を前記第１制御手段又は前記第２制御手段へ選択
   的に与えることにより前記第２制御手段と前記入出力手
   段との間のデータの授受を前記第１メモリ手段を介して
   行うように構成されていることを特徴とする、多重処理
   システム。