JPH0452982B2 - - Google Patents

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 F1 分散式多重処理システムの説明（第１図） F2 制御インタフエースの説明（第２図） F3 プロトコル及びメツセージの説明（第１
図） F4 メツセージ様式の説明（第３図） Ｇ 発明の効果 Ａ 産業上の利用分野 本発明はテレプロセシングに係り、更に詳細に
説明すれば複数のＩ／Ｏ装置が収集したデータを
通信チヤネルを介して１次プロセツサへ伝送する
ようにした分散式多重処理システムに係る。 Ｂ 開示の概要 遠隔位置に設けられた複数の２次プロセツサ
（Ｉ／Ｏ装置）２２−３０と１次プロセツサ１０
を相互接続するための、アーキテクチヤが開示さ
れる。このアーキテクチヤは、これらのプロセツ
サを相互接続するための、改良されたインタフエ
ース及び通信チヤネル３６を与える。このインタ
フエースは共有メモリ２０を含み、該メモリは１
次プロセツサ１０と２次プロセツサ２２−３０と
の間で交換すべきメツセージを記憶する。共有メ
モリ２０及び通信チヤネル３６を管理するため
に、マスタ・プロセツサ３２が設けられる。マス
タ・プロセツサ３２は、１次プロセツサ１０が共
有メモリ２０を定期的にアクセスすることを可能
にする。同様に、マスタ・プロセツサ３２はポー
リング技法を使用することにより、２次プロセツ
サ２２−３０の各々が通信チヤネル３６を介して
共有メモリ２０と通信することを可能にする。 Ｃ 従来の技術 マイクロプロセツサが出現し且つ急速に発展す
るに及んで、多重処理システムの構成方法が従来
とは著しく変わつてきた。このような多重処理シ
ステムは、データ処理機能を遂行するために複数
のマイクロプロセツサを使用する。すなわち、各
マイクロプロセツサが専用のタスクを割当てられ
るのに対し、少くとも１つのマイクロプロセツサ
は各マイクロプロセツサから生成された結果を統
合するというタスクを割当てられるのである。 多重処理システムの代表的な例として、販売時
点情報管理（POS）システムがある。このよう
なPOSシステムでは、共通の制御プロセツサは、
複数の遠隔位置に置かれた複数の端末と授受すべ
きデータを処理するというタスクを割当てられ
る。このような端末は、キーボード、デイスプレ
イ、プリンタ、磁気カード・リーダ、走査装置、
等を含むことができる。端末の各々はマイクロプ
ロセツサを備えており、これによつて当該端末を
制御するようにしている。 端末のトランザクシヨンによつて生じたデータ
は、共通の制御プロセツサと当該端末のプロセツ
サとの間で交換される。大部分のトランザクシヨ
ンでは、データの伝送及び処理を実時間式に行う
ことが必要である。この実時間性の用件を満足さ
せるために、先行技術では種々のシステム構成が
用いられた。 先行技術の１つのシステム構成は、米国特許第
4264954号に記述されている。この特許に記述さ
れた分散式機能通信システムでは、ホスト計算機
と複数のPOS端末との間で情報が交換される。
このため、ホスト計算機と遠隔の端末との間に１
つ以上のマスタ端末が設置される。マスタ端末
は、ホスト計算機から伝送される情報を処理し、
これを保持するとともに、遠隔の端末へ順次に伝
送するように編成されている。またこのマスタ端
末は、遠隔の端末に対し透明（トランスペアレン
ト）にされている。 他のシステム構成の例は、米国特許第4223380
号に記述されている。この特許では、複数のマイ
クロプロセツサ・モジユールを相互接続するため
に共通のプロセツサ間バスが用いられる。このバ
スは、複数のマイクロプロセツサ・モジユールの
通信経路として機能する。各マイクロプロセツ
サ・モジユールには、通信ネツトワーク経路指定
（CNR）装置が設けられる。CNR装置の機能は、
前記バスを監視し且つこれを制御することにあ
る。これにより、各マイクロプロセツサは他の機
能を自由に遂行することができるようになる。 さらに米国特許第4145739号は、情報データを
処理するための分散式データ処理システムを記述
する。このシステムは、命令及び情報データを記
憶する資源メモリと、該メモリを制御するように
プログラムされたマスタ・プロセツサと、スレー
ブ・プロセツサによつてそれぞれ制御され且つ直
列通信リンク（同軸ケーブル）を介してマスタ・
プロセツサへ接続された複数のスレーブ装置とか
らなる。資源メモリに対するアクセスは、マス
タ・プロセツサの制御下で行われる。所与のスレ
ーブ装置がデイスクに対するアクセス要求を発信
したり、或いは他のスレーブ装置によつて行われ
るサービスに対する要求を発信する場合、これら
の要求は「セマフオア」と呼ばれる要求中スレー
ブ装置の専用記憶領域に記憶される。これらの領
域は、マスタ・プロセツサによつて定期的にポー
ル及び読出される。マスタ・プロセツサが要求さ
れたサービスを完了する場合、該マスタ・プロセ
ツサはこの記憶領域をリセツトすることにより、
要求されたサービスが完了したことを指示せしめ
る。 米国特許第4254464号は、複数のミニ計算機を
宇宙飛行体とインタフエースさせるための共通の
データ・バツフアを記述する。ミニ計算機の各々
は、バツフア・アクセス・カードを通して、この
バツフアと通信を行う。バツフア・アクセス・カ
ードの各々には、高速の走査装置が接続される。
この走査装置は、バツフア・アクセス・カードと
共通のデータ・バツフアとの間で授受される情報
を、予定の順序で転送するためのものである。 米国特許第4394726号は、バス通信ネツトワー
ク用の多ポート・メモリ・アクセス方式を記述す
る。このバスへ接続された複数の装置は、直接メ
モリ・アクセス（DMA）の優先権を予定の順序
で許可される。このようにして選択された装置
は、２回以上アクセスを行うことができる。 各装置は、メモリのアクセス権を獲得するため
に「要求信号」を活勢にしなければならない。 最後に、米国特許第4204251号は、分散式デー
タ処理ネツトワークにおける複数のプロセツサを
相互接続するためのインタフエースを記述する。
このインタフエースは、複数のプロセツサ間でデ
ータを転送するために使用される。このインタフ
エースを使用するためには、プロセツサはメツセ
ージを生成してその使用を要求しなければならな
い。 Ｄ 発明が解決しようとする問題点 しかしながら、前述の先行技術のものではシス
テム構成が複雑であるか、又はシステム構成が簡
単であつたとしてもその全体的な効率が比較的低
い、という問題があつた。 従つて、本発明の目的は、先行技術のものに比
較して一層効率的な分散式多重処理システムを提
供することにある。 本発明の他の目的は、分散式多重処理システム
を構成する１次プロセツサと複数のトランザクシ
ヨン処理装置（Ｉ／Ｏ装置又は２次プロセツサ）
との間のメツセージ交換を可能にする効率的なイ
ンタフエースを提供することにある。 Ｅ 問題点を解決するための手段 本発明によれば、１次プロセツサを、マイクロ
プロセツサ（２次プロセツサ）によつてそれぞれ
制御された複数のＩ／Ｏ装置とインタフエースさ
せるための、共有メモリ・システムが設けられ
る。この共有メモリ・システムは、共有のランダ
ム・アクセス・メモリ（RAM）と該RAMを管
理するためのマスタ・プロセツサを含む。このマ
スタ・プロセツサは、分離用電気回路を通して共
有RAMへ接続される。１次プロセツサも、分離
用電気回路を通して共有RAMへ接続される。１
次プロセツサとマスタ・プロセツサの間には、制
御インタフエースが設けられる。この制御インタ
フエースを通して与えられる制御情報に応答し
て、マスタ・プロセツサは１次プロセツサが共有
RAMにデータを書込んだり、共有RAMからデ
ータを読出すことを可能にする。さらに１次プロ
セツサは、非共有メモリへ接続される。従つて、
１次プロセツサが共有RAMをアクセスすること
ができない場合でも、該プロセツサは非共有メモ
リ空間を利用してそのデータ処理を継続すること
ができる。かくて、この構成によれば、１次プロ
セツサを停止させることが不要となるので、シス
テム・スループツトが向上することになる。 マスタ・プロセツサは直列式Ｉ／Ｏアダプタを
含み、これは直列の通信チヤネルを通してマイク
ロプロセツサ（２次プロセツサ）によつて制御さ
れた複数のＩ／Ｏ装置へ接続される。１次プロセ
ツサとマイクロプロセツサ（２次プロセツサ）に
よつて制御されたＩ／Ｏ装置との間で交換すべき
メツセージ等は、共有RAMに記憶される。これ
らのＩ／Ｏ装置のリストは、共有RAM中に維持
される。マスタ・プロセツサは、共有RAM中の
ポインタによつて指定されたＩ／Ｏ装置からデー
タを受取る。これらのＩ／Ｏ装置を順次にポール
することにより、各Ｉ／Ｏ装置は直列の通信チヤ
ネルを通して共有RAMへデータを送信する機会
を与えられる。かくて、１次プロセツサはこのデ
ータをアクセスすることができるようになる。１
次プロセツサから所与のＩ／Ｏ装置へ伝送すべき
メツセージは、共有RAMに置かれる。マスタ・
プロセツサは、共有RAMに対するアクセスを再
び獲得する際、これらのメツセージを準備し且つ
これを伝送する。 Ｆ 実施例 F1 分散式多重処理システムの説明（第１図） 本発明は、任意の分散式多重処理システムで使
用することを意図している。本発明はPOSシス
テムの環境で使用するのにも適しており、従つて
以下ではこの環境に即して説明する。しかしなが
ら、このことは本発明の範囲を制限するものと解
釈するべきではない。この環境が選ばれたのは、
本発明を説明するのに便利であるという理由にす
ぎないからである。 第１図には、本発明に従つた分散式多重処理シ
ステムが図示されている。この分散式多重処理シ
ステムは１次プロセツサ１０を含み、該プロセツ
サはバス１４を介して１次中央処理装置（CPU）
１６へ結合された非共有メモリ１２を含む。非共
有メモリ１２及び１次CPU１６は別個の装置と
して図示されているが、これらを１つの装置とし
て一体化してもよいことは明らかである。第１図
の構成がPOSシステムの環境で使用される場合、
１次プロセツサ１０は当該POSシステムの主処
理装置となる。 この場合、１次プロセツサ１０は２次プロセツ
サ、すなわちＩ／Ｏ装置２２−３０（後述）から
収集されたデータを受領する。次いで、１次プロ
セツサ１６はこのデータを処理し、その処理結果
を指定されたＩ／Ｏ装置へ返送する。また１次プ
ロセツサ１０は、上位レベルの処理システムとも
通信する。 システム中の他のプロセツサは、非共有メモリ
１２をアクセスすることができない。云いかえれ
ば、非共有メモリ１２は１次プロセツサ１０の専
用メモリである。非共有メモリ１２はスタチツク
型のランダム・アクセス・メモリ（RAM）とす
ることもできるが、本発明の実施例ではダイナミ
ツク型のRAMが使用される。ダイナミツク型
RAMの動作は当該技術分野では周知であるか
ら、その詳細を省略する。この点については、ダ
イナミツク型RAMはスタチツク型RAMよりも
効率的であることを指摘すれば十分であろう。ま
た非共有メモリ１２は、読取専用メモリ
（ROM）を含んでもよい。本発明の実施例では、
１次プロセツサ１０はインテル社によつて製造さ
れた80286型マイクロプロセツサとすることがで
きる。もちろん、本発明の範囲を逸脱することな
く、他の型式のマイクロプロセツサをも使用する
ことができる。線１８は、１次プロセツサ１０を
共有メモリ２０へ接続する。共有メモリ２０は、
スタチツク型RAMであることが望ましい。共有
メモル２０の詳細については、以下で説明する。
ここでは、共有メモリ２０の機能は、メツセー
ジ、ステータス、コマンドを記憶し且つこれらを
１次プロセツサ１０と複数のＩ／Ｏ装置２２−３
０との間で交換させる点にあることを指摘すれば
十分であろう。 メツセージの交換を容易に行わしめるために、
マスタ・プロセツサ３２が線５２を介して共有メ
モリ２０へ結合される。マスタ・プロセツサ３２
の機能は、共有メモリ２０を制御し且つ直列式
Ｉ／Ｏリンク３６を介して複数のＩ／Ｏ装置２２
−３０へ伝送すべきメツセージを順次に生成する
ことである。マスタ・プロセツサ３２は、バス４
２を介して相互接続された非共有メモリ３８は及
びマスタCPU４０を含む。１次プロセツサ１０
の場合と同様に、マスタCPU４０だけが非共有
メモリ３８をアクセスすることができる。また非
共有メモリ３８は図示のように別個のモジユール
でする必要はなく、マスタCPU４０と一体化し
てもよい。マスタ・プロセツサ３２はＩ／Ｏリン
ク３６にサービスしなければならないので、該プ
ロセツサは直列式のＩ／Ｏポートを含まなければ
ならない。マスタ・プロセツサ３２は線３４を介
して共有メモリ２０からの情報を取出し、これを
直列化してその出力ポートに置くことにより、
Ｉ／Ｏリンク３６へ結合されたすべてのＩ／Ｏ装
置２２−３０へ直列情報を伝送する。メツセージ
中のアドレスに対応するＩ／Ｏ装置が、このデー
タを利用する。直列のＩ／Ｏ能力を有する任意の
プロセツサをマスタ・プロセツサとして使用する
ことができるが、本発明の実施例ではインテル社
製の8051型マイクロプロセツサが使用される。も
ちろん、共有メモリ２０及びＩ／Ｏリンク３６の
管理等を行うために、他の型式のプロセツサを使
用することができる。 第１図から明らかなように、共有メモリ２０
は、１次プロセツサ１０及びマスタ・プロセツサ
３２の双方に対し外部に設けられている。しかし
ながら、共有メモリ２０はマスタ・プロセツサ３
２の制御下にある。１次プロセツサ１０が共有メ
モリのアクセスすることができるように、マス
タ・プロセツサ３２は共有メモリ２０に関するそ
の制御権を定期的に放棄する。このようにすれ
ば、１次プロセツサ１０は共有メモリ２０をアク
セスしてそこへメツセージを書込んだり、又はそ
こからメツセージを取出すことができるようにな
る。共有メモリ２０との転送を容易にするため、
制御インタフエース４４は線４６，４８，５０及
び５２を介して１次プロセツサ１０及びマスタ・
プロセツサ３２へそれぞれ結合されている。制御
インタフエース４４の詳細については、以下で説
明する。ここでは、制御インタフエース４４の機
能は、共有メモリ２０の制御権をマスタ・プロセ
ツサ３２と１次プロセツサ１０との間でやりとり
するのに必要なハンドシエーク信号を生成する点
にあることを指摘すれば十分であろう。 第１図のＩ／Ｏリンク３６は直列の通信チヤネ
ルであつて、複数のＩ／Ｏ装置２２−３０とマス
タ・プロセツサ３２とを相互接続するためのもの
である。もちろん、本発明の範囲を逸脱すること
なく、直列式のＩ／Ｏリンク３６に代えて他の型
式の通信チヤネルを使用することができる。Ｉ／
Ｏリンク３６は分岐構成を与えるように複数のフ
アン・アウトを有し、複数のＩ／Ｏ装置２２−３
０がこれに接続されている。販売時点情報管理
（POS）システムの環境では、これらのＩ／Ｏ装
置２２−３０はトランザクシヨン向きのものであ
つて、プリンタ、走査装置、デイスプレイ、磁気
ストライプ・リーダ等を含む。本発明の実施例で
は、Ｉ／Ｏ装置２２−３０のすべては個別のマイ
クロプロセツサ（２次プロセツサ）によつてそれ
ぞれ制御される。これらのマイクロプロセツサは
特定のタスクを遂行するように専用化されてお
り、またＩ／Ｏリンク３６を介して共有メモリ２
０へそのステータスを報告したり又は情報を伝送
する機会を定期的に与えられる。同様に、これら
のＩ／Ｏ装置２２−３０へ伝送すべき情報は１次
プロセツサ１０から共有メモリ２０へ書込まれ、
次いでマスタ・プロセツサ３２の制御下でそれぞ
れのＩ／Ｏ装置へ伝送される。 マスタ・プロセツサ３２と遠隔のＩ／Ｏ装置２
２−３０との間の情報転送を促進するには、これ
らを結合するための簡単なプロトコルが必要であ
る。このような簡単なプロトコルは先行技術で多
くのものが周知であり、また本発明の要旨はこの
ようなプロトコル自体にあるのではないから、そ
の詳細については省略する。 第１図を再び参照するに、Ｉ／Ｏリンク３６の
フアン・アウト部には複数の拡張機能用カード４
６が接続されている。これらのカード４６はアダ
プタとして動作するものであり、他製造業者の機
器を当該POSシステムへ接続するために使用す
ることができる。POSシステムの環境では、こ
のような機器は磁気ストライプ・リーダ、重量秤
等とすることができる。 このシステムの動作を簡述するに、複数のＩ／
Ｏ装置２２−３０は特定のタスクをそれぞれ遂行
し、その情報をＩ／Ｏリンク３６を介して１次プ
ロセツサ１０へ伝送する。１次プロセツサ１０は
或る中央処理機能を遂行するとともに、その結果
を選択された遠隔のＩ／Ｏ装置及び／又は上位レ
ベルのプロセツサへ戻る。マスタ・プロセツサ３
２の制御下にある共有メモリ２０は、遠隔のＩ／
Ｏ装置２２−３０と１次プロセツサ１０との間の
メツセージ交換を行うために使用される。本発明
の分散式多重処理システムがPOSシステムの環
境で使用される場合、その主たる構成要素は、１
次プロセツサ１０、共有メモリ２０、マスタ・プ
ロセツサ３２、複数のＩ／Ｏ装置２２−３０及び
拡張機能用カード４６を含む。 当該POSシステムの処理能力を拡張するため
に、衛星端末４８を線５０を介してＩ／Ｏリンク
３６へ接続することができる。この衛星端末４８
は、マイクロプロセツサによつてそれぞれ制御さ
れた複数のＩ／Ｏ装置、拡張機能用カード、等を
含むことができる。衛星端末４８は、１次プロセ
ツサを含んでもよいし、これを含まなくてもよ
い。もし衛星端末が１次プロセツサを含まなけれ
ば、当該システムの１次プロセツサ１０がその処
理エンジンとして使用される。このような構成で
は、衛星端末４８は１次プロセツサ１０及びその
関連するマスタ・プロセツサ３２に対し１つの
Ｉ／Ｏ装置として見える。この場合、衛星端末４
８と１次プロセツサ１０との間のデータ交換は、
共有メモリ２０を介して行われる。 小売店組織又は他の同様の施設では、（前述の
如き）複数の端末をループ通信リンクへ接続し、
このリンクをマスタ計算機へ接続するのが普通で
ある。このような接続は、第１図の接続手段５１
によつて行うことができる。接続手段５１は、他
のマスタ・プロセツサ（図示せず）によつて制御
される共有メモリ（図示せず）を含み、また該他
のマスタ・プロセツサと１次プロセツサ１０との
間で制御情報を交換するための制御インタフエー
ス（図示せず）を含むことができる。云いかえれ
ば、接続手段５１は１次プロセツサ１０が処理す
べき情報を収集するために使用することができる
のである。このような情報は、当該POSシステ
ムをループへ相互接続したり、或いはPOSシス
テムにおける総計を求めるためのものとして使用
することができる。 F2 制御インタフエースの説明（第２図） 第２図は、制御インタフエース４４の構成を一
層詳細に示す。この制御インタフエース４４は、
１次プロセツサ１０及びマスタ・プロセツサ３２
が共有メモリ２０を共有することを可能にする。
説明を簡単にするため、第１図のものと共通する
構成要素には、前者と同じ参照番号が付されてい
る。また第１図に示した構成要素のうち、Ｉ／Ｏ
リンク３６、衛星端末４８、拡張機能用カード４
６、Ｉ／Ｏ装置２２−３０等は、第２図には示さ
れていない。１次プロセツサ１０及びマスタ・プ
ロセツサ３２に関連する専用メモリ（ROM及
び／又はRAM）は、外部モジユールとして図示
されていない。しかしながら、これらのメモリは
それぞれのプロセツサと一体化されたものとして
図示されている。１次プロセツサ１０及びマス
タ・プロセツサ３２の各々は、１つのアドレス・
バス及び１つのデータ・バスをそれぞれ含んでい
る。これらのアドレス・バスは制御インタフエー
ス４４へ接続され、また３状態バツフアＤ１及び
Ｄ３を介して共有メモリ２０にも結合されてい
る。同様に、両プロセツサのデータ・バスは、他
の３状態バツフアＤ２及びＤ４を介して共有メモ
リ２０にも結合されている。このように、両プロ
セツサのアドレス・バス及びデータ・バスは共有
メモリ２０へ結合されているから、各プロセツサ
は共有メモリ２０をアクセスしてその所望アドレ
スに情報を書込んだり、又はそこから情報を取出
すことができる。 ３状態バツフアＤ１ないしＤ４は、通常の電気
部品である。これらのバツフアが可能化される
と、これは１次プロセツサ１０及び／又はマス
タ・プロセツサ３２の如く特定のプロセツサから
の出力を禁止する。３状態バツフアは当該技術分
野では周知であるから、ここではその詳細を省略
する。両プロセツサのアドレス・バス及びデー
タ・バスを３状態バツフアＤ１ないしＤ４へ接続
することにより、共有メモリ２０を各プロセツサ
のアドレス・バス及びデータ・バスから電気的に
分離することができる。この結果、１次プロセツ
サ１０とマスタ・プロセツサ３２は、共有メモリ
２０を同時にアクセスすることができない。もち
ろん、一方のプロセツサがそのアドレス・バス及
びデータ・バスを禁止するような内部能力を有し
ている場合には、これを３状態バツフアの代わり
に使用することができる。云いかえれば、共有メ
モリ２０が一方のプロセツサによつて使用されて
いる場合、他方のプロセツサが共有メモリ２０を
アクセスしないようにするための手段が設けられ
ねばならない。ここで、本発明の分散式多重処理
システムにおいては、１次プロセツサ１０が共有
メモリ２０をアクセスすることができないとして
も、１次プロセツサ１０はその非共有（専用）メ
モリ１２を有するために情報を継続的に処理する
ことができる、ということに注意されたい。本発
明のこのような特性により、データ・スループツ
トが著しく向上することは明らかである。 第２図を再び参照するに、共有メモリ２０をア
クセスするためのハンドシエーク及び制御は、制
御インタフエース４４を通して行われる。この制
御インタフエース４４は、ラツチＬ１ないしＬ３
を含む。ラツチＬ１及びＬ３は線５４を介してア
ドレス解読論理手段Ａ１へ接続され、該論理手段
は１次プロセツサ１０のアドレス・バスへ結合さ
れる。同様に、ラツチＬ２及びＬ３は線５６を介
して他のアドレス解読論理手段Ａ２へ接続され、
該論理手段はマスタ・プロセツサ３２のアドレ
ス・バスへ結合される。割込み線５８は１次プロ
セツサ１０と制御インタフエース４４を相互接続
し、他の割込み線６０はマスタ・プロセツサ３２
と制御インタフエース４４を相互接続する。後述
するように、これらの割込み線は、いずれかのプ
ロセツサが共有メモリ２０の使用を必要とすると
きに付勢されるものである。制御線６１は、制御
インタフエース４４と３状態バツフアＤ１及びＤ
２を相互接続する。インバータ回路６２は、可能
化線と３状態バツフアＤ３及びＤ４を相互接続す
る。インバータ回路６２は、３状態バツフアＤ
１，Ｄ２の電気的状態が他の３状態バツフアＤ
３，Ｄ４の電気的状態と反対になることを保証す
るためのものである。云いかえれば、３状態バツ
フアＤ１及びＤ２が可能化される場合、他の３状
態バツフアＤ３及びＤ４は禁止されることにな
り、その逆も同様である。 前述のように、マスタ・プロセツサ３２は、１
次プロセツサ１０が共有メモリ２０を定期的にア
クセスすることを許容する。このため、３状態バ
ツフアＤ３及びＤ４が非導通状態（禁止状態）に
されている間、他の３状態バツフアＤ１及びＤ２
は導通状態にされる。このように、後者の３状態
バツフアＤ１及びＤ２は導通状態にあると、１次
プロセツサ１０のアドレス・バス及びデータ・バ
スは共有メモリ２０へ接続されることになる。こ
れと同時に、マスタ・プロセツサ３２のアドレ
ス・バス及びデータ・バスは阻止されるので、該
プロセツサは共有メモリ２０をアクセスすること
ができない。共有メモリ２０が１次プロセツサ１
０の制御下にある場合、該プロセツサは共有メモ
リ２０がそのアドレス空間の一部であるとみな
す。この結果、１次プロセツサ１０は予定のメモ
リ・アドレスにおいて情報の書込み及び読出しを
行うことができ、従つて実際には共有メモリ２０
中の情報をアクセスしているにも拘わらず、その
専用メモリをアクセスしているものとみなすので
ある。この技法はソフトウエア・プログラムを簡
単にするだけでなく、共有メモリ２０と１次プロ
セツサ１０の非共有（専用）メモリ１２との間で
情報を転送するのに必要な時間を減少させるとい
う効果を有する。この点を強調するため、以下で
は共有メモリ２０及びラツチＬ１ないしＬ３が両
者ともに１次プロセツサ１０のメモリ又はＩ／Ｏ
空間へ写像されるものと記述する。これらのラツ
チＬ１ないしＬ３及び共有メモリ２０が写像され
る１次プロセツサ１０の特定のメモリ・アドレス
については、以下で説明を行う。 ハンドシエーク信号を生成するため、ラツチＬ
１及びＬ３は１次プロセツサ１０のメモリ又は
Ｉ／Ｏ空間へ写像される。同様に、ラツチＬ２及
びＬ３はマスタ・プロセツサ３２のメモリ又は
Ｉ／Ｏ空間へ写像される。ラツチＬ３はステータ
ス・ラツチであつて、１次プロセツサ１０及びマ
スタ・プロセツサ３２によつて共有される。後述
するように、１次プロセツサ１０が共有メモリ２
０のアクセスを完了する場合、ラツチＬ３がセツ
トされる。同様に、マスタ・プロセツサ３２が共
有メモリ２０の制御権を取戻す場合、マスタ・プ
ロセツサ３にはラツチＬ３をリセツトする。これ
らの機能を各プロセツサのメモリ空間へ写像する
ことは、アドレス解読論理手段Ａ１及びＡ２によ
つて行われる。アドレス解読論理手段はアドレ
ス・バスを監視するとともに、セツトされた予定
のビツトに応じて線５４及び５６に制御信号を生
成することにより、それぞれのラツチをセツトす
る。 前述のように、通常の動作条件の下では、共有
メモリ２０はマスタ・プロセツサ３２によつて使
用されるのが普通です。ラツチＬ１ないしＬ３
は、下記の機能を有する。 L1：このラツチは、マスタ・プロセツサ３２に
割り込みをかえけて共有メモリ２０の使用
を要求するために、１次プロセツサ１０に
よつてセツトされる。 L2：このラツチは１次プロセツサ１０に割り込
みをかけるためにマスタ・プロセツサ３２
によつてセツトされ、これにより１次プロ
セツサ１０が共有メモリ２０の制御権を有
することを指示する。またこのラツチは３
状態バツフアＤ１及びＤ２を可能化すると
ともに、他の３状態バツフアＤ３及びＤ４
をインバータ回路６２を介して禁止する。 L3：このラツチは１次プロセツサ１０によつて
セツトされるステータス・ラツチであつ
て、１次プロセツサ１０が共有メモリ２０
の使用を終了したことをマスタ・プロセツ
サ３２に指示する。このラツチはマスタ・
プロセツサ３２によつてリセツトされ、こ
れにより該プロセツサが共有メモリ２０の
制御権を再び取戻したことを１次プロセツ
サ１０に指示する。 前述のように、本発明に従つたシステムの狙い
は、共有メモリ２０を２つのプロセツサが共有で
きるようにすることにある。共有メモリ２０の制
御権を変更する理由は、次のようなものである。 理由１：１次プロセツサ１０がマスタ・プロセツ
サ３２用の情報を有する場合。 理由２：マスタ・プロセツサ３２が１次プロセツ
サ１０用の情報を有する場合。 以下の表−には、これらの２つの条件下で１
次プロセツサ１０とマスタ・プロセツサ３２との

【表】 する。
L2をリセツトして共有
メモリ20の制御権を再
び獲得するとともに、
L3をリセツトしてこの
制御権を肯定する。
前述の表−では、１次プロセツサ１０によつ
て遂行される機能は、「P1」という見出しの下に
示されている。同様に、マスタ・プロセツサ３２
によつて生成される機能又は信号は、「P2」とい
う見出しの下に示されている。 F3 プロトコル及びメツセージの説明（第１図） 以上では、１次プロセツサ１０と複数のＩ／Ｏ
装置（２次プロセツサ）２２−３０を相互接続す
るハードウエアを説明した。従つて、以下の記述
においては、１次プロセツサ１０、マスタ・プロ
セツサ３２及び共有メモリ２０の間で情報を交換
するために使用されるプロトコル及びメツセージ
をそれぞれ説明する。 本発明の実施例では、共有メモリ２０は2K×
８ビツトの容量を有するスタチツク型RAMであ
つて、１次プロセツサ１０とマスタ・プロセツサ
３２の間でメツセージ及びステータス・コマンド
を授受するために使用される。前述のように、本
発明の実施例では、１次プロセツサ１０はインテ
ル社製の80286型マイクロプロセツサであり、マ
スタ・プロセツサ３２はインテル社製の8051型マ
イクロプロセツサである。所与のＩ／Ｏ装置へメ
ツセージを伝送する場合、１次プロセツサ１０は
このメツセージを共有メモリ２０に置き、マス
タ・プロセツサ３２はこのメツセージをＩ／Ｏリ
ンク３６を介して伝送する。所与のＩ／Ｏ装置か
らメツセージが受取られる場合、マスタ・プロセ
ツサ３２はこのメツセージを共有メモリ２０に置
く。次いで、１次プロセツサ１０は、共有メモリ
２０に受信メツセージが存在すること、従つてこ
れを１次プロセツサ１０の非共有メモリ１２へ移
動すべきことを通知される。 本発明に従つた共有メモリ２０は、複数の機能
領域へ分割されている。以下の表−には、共有
メモリ２０の各機能領域及びその関連する１次プ
ロセツサ１０中のメモリ・アドレスが示されてい
る。但し、表−の説明を簡単にするため、１次
プロセツサ１０は記号P1で示され、マスタ・プ
ロセツサ３２は記号P2で示されている。

【表】 メータ

【表】 以下、これらの機能を説明する。要求バイトは
１次プロセツサ１０がセツトする８ビツト・ワー
ドであつて、マスタ・プロセツサ３２が共有メモ
リ２０の制御権を再び獲得するときに該プロセツ
サが行うべき活動を記述する。要求バイトを構成
する各ビツトの機能は次のとおりである。 ビツト７：マスタ・プロセツサ３２の診断を実行
する。このビツトがセツトされると、マス
タ・プロセツサ３２のソフトウエアPOR
（電源オン時のリセツト）が行われる。 ビツト６：Ｉ／Ｏリンク３６のタイムアウト・パ
ラメータを読取る。 ビツト５：１次プロセツサ１０からマスタ・プロ
セツサ３２への機能コマンド・バイトを読
取り且つ処理する。 ビツト４：共有メモリ２０中に伝送メツセージが
存在する。伝送メツセージ・パラメータを
読取ることにより、該メツセージの数及び
第１メツセージのアドレス・ポインタを決
定する。 ビツト３：共有メモリ２０に対する１次プロセツ
サ１０の最後のアクセス中に、ポール・リ
ストが変更された。（共有メモリ２０の制
御権を獲得する場合、マスタ・プロセツサ
３２はポール・リストの最上部からポーリ
ングを開始する。） ビツト２：マスタ・プロセツサ３２の内部メモリ
を、共有メモリ２０のメツセージ空間へダ
ンプする。 ビツト１：マスタ・プロセツサ３２に設けられた
マイクロコードの技術変更（EC）レベル
を、共有メモリ２０のメツセージ空間に置
く。 ビツト０：不使用 機能コマンド・バイトは８ビツト・メツセージ
であつて、１次プロセツサ１０がマスタ・プロセ
ツサ３２へ伝送するようなものである。このバイ
トが１次プロセツサ１０によつて変更されるの
は、各機能及び各制御のうち１つのステータスを
変更する必要がある場合だけである。このバイト
は、要求バイトのビツト５がセツトされている場
合にのみ、マスタ・プロセツサ３２によつてその
プロセス中に読取られる。このメツセージを構成
する各ビツトの定義は、次のとおりである。 ビツト７：直列式Ｉ／Ｏポーリング機能をオンに
転ずる。もしこのビツトがオンにセツトさ
れているならば、マスタ・プロセツサ３２
は共有メモリ２０のポーリング・リスト領
域にリストされたＩ／Ｏ装置のポーリング
を開始する。 ビツト６：直列式Ｉ／Ｏポーリング機能をオフに
転ずる。このビツトをオンに転ずると、マ
スタ・プロセツサ３２はＩ／Ｏ装置に対す
るすべてのポールを停止する。 ビツト５：マスタ・プロセツサ３２に設けられた
Ｉ／Ｏポール・タイムアウト記録機能をオ
ンに転ずる。もしこのビツトがオンであれ
ば、マスタ・プロセツサ３２は、Ｉ／Ｏタ
イムアウト・パラメータに従つて、Ｉ／Ｏ
ポール・タイムアウトのトラツクを維持す
る。もしＩ／Ｏポール・リストが64エント
リを越えていれば、この機能は使用できな
い。 ビツト４：マスタ・プロセツサ３２に設けられた
直列式Ｉ／Ｏポール・タイムアウト記録機
能をオフに転ずる。もしこのビツトがオフ
であれば、マスタ・プロセツサ３２は、
Ｉ／Ｏ装置がポールに応答してタイムアウ
トを生ずるたびに、１次プロセツサ１０に
対しエラー・メツセージを生成する。 ビツト３：マスタ・プロセツサ３２に設けられた
伝送メツセージCRC生成機能をオンに転
ずる。もしこのビツトがオンであれば、マ
スタ・プロセツサ３２は伝送メツセージ用
のCRCキヤラクタを生成し且つこれを伝
送メツセージに続けて伝送する。 ビツト２：マスタ・プロセツサ３２に設けられた
伝送メツセージCRC生成機能をオフに転
ずる。このビツトがセツトされていると、
これは１次プロセツサ１０が伝送メツセー
ジ用のCRCキヤラクタを供給することを
指示する。マスタ・プロセツサ３２は伝送
メツセージ用のCRCキヤラクタを検査せ
ず、不適切なCRCキヤラクタを検出する
場合にエラー・メツセージを生成する。 ビツト１：１次プロセツサ１０のRAMバツクア
ツプ用電池をオンに転ずる。 ビツト０：１次プロセツサ１０のRAMバツクア
ツプ用電池をオフに転ずる。 直列式Ｉ／Ｏタイムアウト・パラメータは３バ
イトから成り、１次プロセツサ１０のメモリ・ア
ドレス080002−080004に置かれる。要求バイトの
ビツト６がセツトされている場合は、これらのバ
イトが常にマスタ・プロセツサ３２によつて読取
られる。最初の２バイトは、マスタ・プロセツサ
３２がＩ／Ｏ装置にポールを送信した後で（該装
置のポール・タイムアウトを記録する前に）、そ
の応答を待機しなければならいような時間量を表
わす。第３バイトは、直列式Ｉ／Ｏポール・タイ
ムアウト記録機能が可能化されている場合（マス
タ・プロセツサ３２から１次プロセツサ１０へエ
ラー・メツセージが送信される前に）各Ｉ／Ｏ装
置について生じうる連続的なＩ／Ｏポール・タイ
ムアウトの数を表わす。 伝送メツセージ・パラメータは３バイトから成
り、１次プロセツサ１０のメモリ・アドレス
080005−080007に置かれる。これらのバイトは、
要求バイトのビツト４がセツトされている場合
は、常にマスタ・プロセツサ３２によつて読取ら
れる。第１バイトは、共有メモリ２０中に存在す
る伝送メツセージの数を、マスタ・プロセツサ３
２に支持する。次の２バイトは、第１メツセージ
の第１バイトが置かれるメツセージ空間中のアド
レスを指定する。 マスタ・プロセツサ３２から１次プロセツサ１
０に送信されるステータス・バイトは、１次プロ
セツサ１０のメモリ・アドレス080008に置かれ
る。このバイトは、１次プロセツサ１０の各割り
込み前に、マスタ・プロセツサ３２によつて更新
される。その機能は、マスタ・プロセツサ３２の
ステータスを１次プロセツサ３２へ与えることで
ある。このメツセージは８ビツト長であり、各ビ
ツトは次のように定義される。 ビツト７：マスタ・プロセツサ３２が診断の実行
を完了し、ポール・リストの生成及び／又
は第１伝送メツセージを待機している。 ビツト６：不使用 ビツト５：不使用 ビツト４：１次プロセツサ１０用のメツセージが
共有メモリ２０に置かれている。 ビツト３：マスタ・プロセツサ３２から１次プロ
セツサ１０に伝送すべきエラー・メツセー
ジが、共有メモリ２０に置かれている。 ビツト２：１次プロセツサ１０によつて要求され
たマスタ・プロセツサ３２の内部メモリ・
ダンプが、共有メモリ２０のメツセージ空
間に置かれている。 ビツト１：１次プロセツサ１０によつて要求され
たマスタ・プロセツサ３２のマイクロコー
ドの技術変更（EC）レベルが、共有メモ
リ２０のメツセージ空間に置かれている。 ビツト０：不使用 受信メツセージ・ポインタは２バイトのフイー
ルドであつて、１次プロセツサ１０のメモリ・ア
ドレス080009−08000Aに置かれる。その機能は、
マスタ・プロセツサ３２から１次プロセツサ１０
へ伝送される各メツセージの第１バイトを指定す
ることである。１次プロセツサ１０用のメツセー
ジが存在することを前述ステータス・バイトのビ
ツト４が指示する場合は、このポインタが常に使
用される。 ボール・リストは、１次プロセツサ１０によつ
て準備され且つそのメモリ・アドレス08000B−
08010Aに置かれるようなメツセージである。こ
れは、システムへ接続されたＩ／Ｏ装置のリスト
を与える。このリストは共有メモリ２０にロード
される。かくてマスタ・プロセツサ３２はこのリ
ストを順次にアクセスし、該リスト中のＩ／Ｏ装
置のアドレスに応じてポールを生成するととも
に、これを該Ｉ／Ｏ装置へ伝送する。この結果、
当該Ｉ／Ｏ装置は共有メモリ２０へデータを伝送
する機会を与えられる。 メツセージ空間は共有メモリ２０中の或る空間
であつて、マスタ・プロセツサ３２と授受すべき
メツセージが置かれるようなものである。このメ
ツセージ空間は、１次プロセツサ１０のメモリ・
アドレス08012B−0807FFにあるものとして定義
される。このメツセージ空間中のメツセージは、
既に説明した適当な伝送／受信メツセージ・パラ
メータによつて指定される。マスタ・プロセツサ
３２によつて受信されたＩ／Ｏ装置からのすべて
のメツセージはこのメツセージ空間に置かれ、そ
して適当な受信メツセージ・ポインタが生成され
る。１次プロセツサ１０が伝送すべきメツセージ
を有する場合、該メツセージはこのメツセージ空
間に置かれ、そして適当な伝送メツセージ・パラ
メータが生成される。もし１次プロセツサ１０が
伝送すべきメツセージを２つ以上有しているなら
ば、該メツセージはこのメツセージ空間中の連続
メモリ・アドレスに置かれねばならない。 １次プロセツサ１０からのメツセージが共有メ
モリ２０に置かれる場合、マスタ・プロセツサ３
２は共有メモリ２０の制御権を再び獲得すると直
ちに、該メツセージを伝送する。もし共有メモリ
２０に２つ以上のメツセージが置かれているなら
ば、マスタ・プロセツサ３２がボール・リストに
おける次の順次エントリのポーリングを再開する
前に、これらのすべてのメツセージが伝送され
る。もし伝送エラーが検出されるならば、メツセ
ージ伝送が直ちに停止され、そしてエラー・メツ
セージが１次プロセツサ１０に記録される。この
場合、伝送すべき残りのメツセージは放棄され
る。 F4 メツセージ様式の説明（第３図） 以上では、マスタ・プロセツサ３２と１次プロ
セツサ１０との間で交換されるメツセージ及びプ
ロトコルを説明したから、以下ではメツセージ様
式を説明する。 第３図は、メツセージ様式を示す。このメツセ
ージ様式は、メツセージ長、ポート番号、アドレ
ス待機時間パラメータ、バイト待機時間パラメー
タ、アドレス、データ及び巡回冗長検査（CRC）
の各フイールドを含む。以下、各フイールドを説
明する。 メツセージ長：このフイールドは、１次プロセツ
サ１０からマスタ・プロセツサ３２へ伝送
されるメツセージの最初の２バイトに含ま
れる。このフイールドは、アドレス、制
御、データ及びCRCフイールドに保持さ
れる総バイト数を指示する。このフイール
ドは、マスタ・プロセツサ３２によつては
伝送されない。 ポート番号：本発明の実施例では、マスタ・プロ
セツサ３２は、個別的に選択される４つの
トランシーバのうち１つを通してメツセー
ジを伝送することができる。この１バイト
長のフイールドは、４つのトランシーバの
うちメツセージの伝送に使用すべき特定の
トランシーバを、マスタ・プロセツサ３２
に指示する。このフイールドは、マスタ・
プロセツサ３２によつては伝送されない。 アドレス：このフイールドは、マスタ・プロセツ
サ３２によつて伝送される最初のバイトで
ある。このフイールドは、メツセージを受
信すべきＩ／Ｏ装置のアドレスを表わす。 制 御：この１バイト長のフイールドはメツセー
ジとともに伝送される伝送／受信カウント
情報を含み、これによりメツセージと該メ
ツセージに対する応答のトラツクを維持す
る。このフイールドは、同期データ・リン
ク制御（SDLC）で使用されたものと類似
している。 データ：このフイールドは、制御フイールドの伝
送後に、マスタ・プロセツサ３２によつて
伝送されるデータを表わす。 CRC：このフイールドは、伝送メツセージの後
に置かれる２つのCRCバイトから成る。
当該技術分野では周知のように、受信装置
はこれらのCRCバイトを利用して受信デ
ータの完全性を検査することができる。こ
れらのCRCバイトに保持される値は、ア
ドレス、制御及びデータ・フイールドを
CRCキヤラクタ生成手段を通すことによ
つて生成されたものである。これらのフイ
ールドは受信装置のCRCキヤラクタ生成
手段にも通され、かくて両者の値が同じで
あるか否かを検査される。 マスタ・プロセツサ３２から１次プロセツサ１
０へ伝送されるメツセージの様式は、アドレス及
びバイト待機パラメータが使用されない点を除け
ば、前述のメツセージ様式と同じである。 以上では、マスタ・プロセツサ３２と１次プロ
セツサ１０の間で情報を伝送するための特定のメ
ツセージ様式、プロトコル及び１組のメツセージ
を説明したが、これは単なる例示として解釈すべ
きである。さらに、本明細書で記述したメツセー
ジ様式、プロトコル及び各メツセージは、特定の
マイクロプロセツサに合わせるように適当に選択
されていることに注意すべきである。 Ｇ 発明の効果 以上説明したように、本発明によれば、分散式
多重処理システムを構成する１次プロセツサは必
要に応じて共有メモリをアクセスすることができ
るばかりでなく、共有メモリをアクセスすること
ができない場合でも、その専用メモリを利用して
処理を継続することができるので、この１次プロ
セツサと遠隔のＩ／Ｏ装置（２次プロセツサ）と
の間のメツセージ交換を全体として効率的に行う
ことができるという優れた効果を有する。

【図面の簡単な説明】

第１図は本発明に従つた分散式多重処理システ
ムのブロツク図、第２図は１次プロセツサとマス
タ・プロセツサを相互接続するための制御インタ
フエースのブロツク図、第３図は１次プロセツサ
とＩ／Ｏ（２次プロセツサ）との間で交換される
メツセージの様式を示す図である。 １０……１次プロセツサ、２０……共有メモ
リ、２２−３０……Ｉ／Ｏ装置（２次プロセツ
サ）、３２……マスタ・プロセツサ、３６……
Ｉ／Ｏリンク、４４……制御インタフエース。

Claims (1)

1. 【特許請求の範囲】 １ デバイスから発生するデータを処理し衛星端
   末へのデータ転送を行う２次デバイス制御用のマ
   スタ・プロセツサと、さらに処理を実行するため
   の遠隔の１次プロセツサ、上記１次プロセツサと
   上記マスタ・プロセツサ間のデータ制御および転
   送を行う制御インタフエースとを有する多重処理
   システムであつて、 上記１次プロセツサと上記マスタプロセツサお
   よび上記衛星端末間におけるデータの保持記憶と
   メツセージ交換を可能とする共有メモリ； 上記共有メモリに接続された３状態バツフアの
   第１セツト（Ｄ３およびＤ４）； 上記マスタ・プロセツサ中にあり、上記３状態
   バツフアの第１セツトに接続され、上記共有メモ
   リの管理、上記共有メモリのメツセージの転送の
   ためのフオーマツト化、および受領したメツセー
   ジの上記共有メモリへの保持を実行する第１マイ
   クロプロセツサ； 上記１次プロセツサ中の主マイクロプロセツ
   サ； 上記共有メモリおよび該共有メモリから切り離
   し可能な上記主マイクロプロセツサとに接続され
   た３状態バツフアの第２セツト（Ｄ１およびＤ
   ２）； 上記第１マイクロプロセツサに接続され該第１
   マイクロプロセツサからの出力に応答して第１制
   御信号を生成する第１論理手段Ａ２； 上記第１論理手段に接続され、上記第１制御信
   号に応答して上記３状態バツフアの第２セツトを
   上記主マイクロプロセツサの上記共有メモリへの
   アクセスを許可して該主マイクロプロセツサを中
   断する第１状態にセツトするための第１割り込み
   信号を生成する第１ラツチ手段Ｌ２； 上記主マイクロプロセツサに接続され、該主マ
   イクロプロセツサからの出力信号に応答して第２
   制御信号を発生する第２論理手段Ａ１； 上記第２論理手段に接続され、上記第２制御信
   号に応答して上記第１マイクロプロセツサを中断
   させる第２割り込み信号を発生する第２ラツチ手
   段Ｌ１； 上記第１ラツチ手段に接続され、上記第１割り
   込み信号に応答して上記３状態バツフアの第１セ
   ツトを上記３状態バツフアの第２セツトの反対の
   第２状態にセツトして上記主マイクロプロセツサ
   の上記共有メモリへのアクセスを排除する第３制
   御信号を発生するインバータ回路； 上記第１および第２論理手段に接続され、上記
   主マイクロプロセツサが上記共有メモリの使用を
   終了した時に上記第２論理手段からの出力電気信
   号によりセツトされ、上記主マイクロプロセツサ
   が上記共有メモリ制御を再開した時に上記第１論
   理手段からの出力電気信号によつてリセツトされ
   る第３ラツチ手段Ｌ３； とを有し、 上記第１マイクロプロセツサが上記共有メモリ
   から切り離されている間に上記１次プロセツサか
   ら上記衛星端末および上記マスタ・プロセツサへ
   のメツセージが上記１次プロセツサによつて上記
   共有メモリに置かれ、上記１次プロセツサが上記
   共有メモリから切り離されている間に上記第１マ
   イクロプロセツサが上記衛星端末および上記マス
   タ・プロセツサから受領したメツセージを上記共
   有メモリに置くように構成されていることを特徴
   とする多重処理システム。