JPS58201166A

JPS58201166A - マルチプロセツサ方式

Info

Publication number: JPS58201166A
Application number: JP8457082A
Authority: JP
Inventors: Fumio Nomura; 文夫野村; Tetsuzo Oda; 小田　哲三
Original assignee: Okuma Tekkosho KK; Okuma Machinery Works Ltd
Current assignee: Okuma Corp
Priority date: 1982-05-19
Filing date: 1982-05-19
Publication date: 1983-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、マイクロプロセッサ等を複数個用いて、１
つのシステムとして動作させるマルチプロセッサシステ
ムにおけるマルチプロセッサ方式従来、マルチプロセッ
サシステムにおいてプロセッサ間のデータ転送を行なう
には、第１図に示すような構成としている。すなわち、
プロセッサＩＫ対してメモリ２を設け、他のプロセッサ
３に対してメモリ４を、プロセッサ５に対してメモリ６
をそれぞれ設けると共に、バスアービトレーション回路
７を設け、これら回路をバス９で相互に接続すると共に
、プロセッサ１，３．５が共有出来る共有メモリ８を設
けている。

このような構成において、プロセッサ１からプロセッサ
３にデータを転送するには、共有メモリ８を介して次の
ように行なう。先ず、プロセッサ１が共有バス９を使用
する要求をパスアービトレーション回１ｉ）３７に出力
し、パスアービトレーション回路７は他のプロセッサ３
，５が共有バス９を使用していないか、あるいは使用要
求が生じていなければ、プロセッサ１が共有バス９を使
用することを許可する。そして、プロセッサ１は共有バ
ス９を紗て共有メモリ８にデータを書込む。プロセッサ
３がそのデータを同じ手順で共有メモリ８から読出すこ
とにより、プロセッサ１からプロセッサ３へのデータ転
送が完了する。ところで、プロセッサ３が受取るべきデ
ータが共有メモリ８にあることを知るには、プロセッサ
１が共有メモリ８にデータを書込んだ後、別の手段でプ
ロセッサ３に知らせるか、あるいは簀込み済のフラグを
共有メモリ８内に設け、データを共有メモリ８に書込む
と同時にそのフラグをオンし、プロセッサ３がそのフラ
グを調べて書込まれていることを知るようにする必要が
ある。なお、このようなデータ転送はプロセッサ１から
プロセッサ３に対してのみでなく、プロセッサ３からプ
ロセッサ１あるいは他のプロセッサとの組合わせ、たと
えばプロセッサ１からプロセッサ５等にも同様の手順で
行なわれる。

このようなデータ転送においては、任意のプロセッサ間
のデータ転送が可能となる利点を有しているが、ハード
ウェア的には共有バス９を全てのプロセッサ１，３．５
が使用しているため、共有バス９の使用の優先度を決め
たり、使用中であれば待たせたりするバスアービトレー
ション回路７が複雑となる欠点がある。また、ソフトウ
ェア的にはデータ転送が全てのプロセッサ間で任意に発
生するため、完全なマルチプロセッサシステム用ノＯ８
（Ｏｐｅｒａｔｉｎｇ　５ｙｓｔｅｎ）がないと、マ／
ｌ／チプロセッサシステムとして有効に機能しない欠点
がある。

大規模なシステムではこのような構成でも良いが、数値
制御装置のような比較的小規模のハードウェアと、実時
間での高速処理が要求される分野眞おいては、上記のよ
うな構成ではハードウェア量が増大し、また、完全なマ
ルチプロセッサ用のＯ８は処理効率が悪（て適さない。

よって、この発明の目的は上記欠点を解消すると共に、
簡単なハードウェア構成で、特別なマルチプロセッサ用
のＯ８を必要としないマルチプロセッサ方式を提供する
ことにある。

以下にこの発明を説明する。

この発明は複数のプロセッサで成るマルチプロセッサシ
ステムにおけるマルチプロセッサ方式に関し、第２図に
示すように、メインプロセッサ］０と、メインアドレス
情報、メインデータ情報及びメインコントロール情報を
含むと共に、メインプロセッサ１０に接続されたメイン
バス１６と、このメインバス１６に接続され、メインプ
ロセッサ１０に固有の命令又はデータを格納するメイン
メモリ１１と、メインバス１６に接続されたサブプロセ
ッサ１２　、１４と、これらサブプロセッサ１２　、１
４に接続され、それぞれに固有の命令又はデータを格納
するローカルメモリ１３　、１５とを設け、メインプロ
セッサ１０のアドレス空間にメインメモリ１１及びロー
カルメモリ１３　、１５を含ませることにより、メイン
プロセッサ】０及びサブプロセッサ１２　、１４間やデ
ータ転送を行なうようにしたものである。なお、サブプ
ロセッサ１２及びローカルメモリ１３はローカルバス１
７によって結合され、サブプロセッサ１４及びローカル
メモリ１５はローカルバス１８によって結合されている
。

ところで、メインバス１６が伝送する情報は、メインア
ドレス情報、メインデータ情報及びメインコントロール
情報であり、メインアドレス情報はメインプロセッサ１
０からメインバス１６に送出され、同様にメインプロセ
ッサ１０から送出されるメインコントロール情報に従っ
てメインデータ情報をメインプロセッサ１０からメイン
バス１６に送出したり、メインバス１６からメインプロ
セッサ１０に取込んだりする。そして、メインアドレス
情報には、メインメモリ１１のアドレスと共にローカル
メモリ１３及び１５のアドレスが含まれ、メインプロセ
ッサ１０のアドレス空間にメインメモリ１１及びローカ
ルメモリ１３　、１５が含まれるようになっている。ま
た、ローカルバス１７及び１８は、メインバス１６と同
様にローカルアドレス情報、ローカルデータ情報及びロ
ーカルコントロール情報を含み、メインバス１６の場合
と同様に、サブプロセッサ１２　、１４とローカルメモ
リ１３　、１５との間のデータ情報のやりとりを行なう
が、ローカルアドレス情報にはローカルメモ１月３及び
１５のアドレスのみが含まれている。つまり、サブプロ
セッサ１２及び１４のアドレス空間にはメインメモ１月
１は含まれず、ローカルメモリ１３及び１５のみが含ま
れるようになっている。−次に、メインメモリ１０及び
ローカルメモリ１３゜１５のアドレス関係を第３図に示
して説明するが、ここでは肋ビット幅のアドレス情報の
例を示している。また、アドレス表記は１６進表示で、
１アドレスで１バイト（８ビツト）のデータ情報が対応
している。

第３図から明らかなように、メインプロセッサ１０のア
ドレス空間は、’　ｏｏｏｏｏ　’番地〜’　ＦＦＦＦ
Ｆ　’番地までの１Ｍバイトでその内’　ｏｏｏｏｏ　
’番地〜’　７ＦＦＦＦ　’番地までの５１２にバイト
がメインメモリ１１用のアドレスである。また、’　５
ｏｏｏｏ“番地〜’　ＢＦＦＦＦ　’番地まで、′Ｃ０
０ＯＯ″番地〜’　ＦＦＷＦ　’番地までの各２５６に
バイトがローカルメモリ１３　、１５に割当てられて（
・る。一方、サブプロセッサ１２　、１４のアドレス空
間はゝｏｏｏｏｏ　’　番地〜’　３ＦＦ’ＦＦ　’　
篭地までの２５６にバイトで、それぞれローカルメモリ
１３及び１５のアドレスとなっている。すなわち、ロー
カルメモリ１３はメインプロセッサ１Ｏ−Ｓ−１８００
００”番地〜ゝＢＦＦＦＦ’　”番地のアドレス情報に
よりアクセス出来ると共に、サブプロセッサ１２〜’　
ｏｏｏｏｏ“番地〜ゝ３ＦＦＦ”Ｐ　’番地のアドレス
情報によってもアクセス出来、ローカルメモリ１５につ
いても同様である。ただし、メインメモリ１１はメイン
プロセッサ１０からのゝ０００００”番地〜’　７Ｆ’
ＦＦＦ　’番地のアドレス情報によってのみアクセスさ
れる。

次に、ローカルメモリ１３（又は１５）がメインプロセ
ッサ１０及びサブプロセッサ１２（又は１４）の両方か
らアクセスされる様子を、第４図を参照して説明する。

なお、第４図はサブプロセッサ１２の内部構成を第２図
に対応させて示すもので庚）す、デコーダ２Ｊにはメイ
ンバス１６に含まれるメインアドレス情報列が入力され
、デコーダ２１からＣＰＵ　ＳＭにはローカルメモリ１
３のアクセスを製氷するためのリフニス）（Ｗ号２５が
入力され、ＣＰＵ　２２からバスゲート乙にはリフニス
トイｇ号部に対するＣＰＵ２２のア（７）クツリッジ信号がが入力されるようになっている。

メインプロセッサ１０がローカルメモリ１３に対するア
クセスを行なうために、メインバス１６上にローカルメ
モリ１３のアドレス（第３図のゝ５ｏｏｏｏ　’〜’　
ＢＦＦＦＦ　１番地）を送出すると、サブプロセッサ１
２はメインバス１６上のメインアドレス情報Ｕをデコー
ダ２１で調べ、ローカルメモリ１３に対するアドレスで
あることを検知してリクエスト信号部をＣＰＵ２２に送
る。そして、ＣＰＵ２２は通常はメインプロセッサ１０
とは独立に、ローカルメモリ１３をローカルバス１７を
介してアクセスして固有のプログラムに従って命令を実
行しているが、リクエスト信号５が入力されると現在実
行中の命令を終了した後にプログラムの流れを中断し、
ローカルバス１７を開放すると共にアクノリッジ信号部
を出力する。

アクノリッジ信号あはバスグー）２３を開き、開放され
たローカルバス１７とメインバス１６とを結合し、メイ
ンプロセッサ１０からのローカルメモリ１３のアクセス
を可能にする。そして、メインプロセッサ１０からのロ
ーカルメモリ１３に対するアクセスが終（８′、′・）了すると、メインバス１６上のメインアドレス情報冴の
ローカルメモリ１３に対するアドレスがなくなり、リク
エスト信堡５がオフすることによりＣＰＵｎはアクノリ
ッジ信号あをオフしてバスゲートＺ３を閉じ、メインバ
ス１６とローカルバス１７とを遮断すると共に、中断さ
れていたプログラムを再開する。なお、メインプロセッ
サ１０がメインメモリ１１又はローカルメモリ１５をア
クセスしている時は、メインバス１６上にはローカルメ
モリ１３のアドレス情報がないため、サブプロセッサ１
２はローカルメモリ１３を占有してアクセス可能である
。

しかして、プロセッサ間のデータ転送は次のように行な
われる。第２図において、メインプロセッサ１０とサブ
プロセッサ１２との間でデータ転送を行なう場合、メイ
ンプロセッサ１０が必要なデータをローカルメモリ１３
に書込んだり、ローカルメモリ１３から読出すことによ
り行なわれる。そして、データ転送の発生はメインプロ
セッサ１０が同Ｘ［号に基づいて定期的に行なうか、サ
ブプロセッサ１２　、１４からメインプロセッサ１０へ
割込みの形で知らせる等によって行なう。また、メイン
プロセッサ１０とサブプロセッサ１４との間のデータ転
送も同様にして行なわれるが、サブプロセッサ１２とザ
ブプロセッサ１４との間のデータ転送は上述の方法とは
異なり、メインプロセッサ１０を介して行なわれる。

以上のようにこの発明のマルチプロセッサ方式では、メ
インプロセッサがハードウェア及びソフトウェアの両面
で他のプロセッサを管理しており、共有パスに対するパ
スアービトレーション回路が不用となり、共有メモリも
不用になると（・つたハードウェア構成が簡単になる利
点がある。また、ソフトウェアの面でもメインプロセッ
サが管理プロセッサの役割をになっているため、１プロ
セツサシステムのソフトウェアと同じ程度の簡単な構成
となる利点がある。このようにこの発明は、ハードウェ
ア及びソフトウェアの両面において簡単な構成で実現で
き、実質的なマルチプロセッサシステムを構築できるの
で非常に有用である。

なお、上述の実施例では１つのメインプロセッサに対し
て２つのサブプロセッサシステムで構成した例を示した
が、任意の数のプロセッサシステムにも同様に適用する
ことが可能である。

【図面の簡単な説明】

第１図は従来のマルチプロセッサ方式を説明するための
ブロック図、第２図はこの発明方式を適用したマルチプ
ロセッサ方式のブロック図、第３図はこの発明における
メインメモリ及びローカルメモリのアドレス関係を示す
図、第４図はこの発明にオｄげるサブプロセッサの一構
成例を示すブロック図である。１．３，５川プロセツサ、２，４．６・・・メモリ、７
・・・バスアービトレーション回路、８・・・共有メモ
リ、１０・・・メインプロセッサ、１１・・・メインメ
モリ、１２　、１４・・・サブプロセッサ、　１３　、
１５・・・ローカルメモリ、２１・・・デコーダ、２２
・・・ＣＰＵ、２．３・・・バスゲート。茶　ｌ　酬第　２　図

Claims

【特許請求の範囲】

メインプロセッサと、メインアドレス情報、メインデー
タ情報及びメインコントロール情報を含むと共に、前記
メインプロセッサに接続されたメインバスと、このメイ
ンバスに接続されたメインメモリと、前記メインバスに
接続された複数のサブプロセッサと、これら各サブプロ
セッサに接続された複数のローカルメモリとを備え、前
記メインプロセッサのアドレス空間に前記メインメモリ
及び前記ローカルメモリを含ま騒ることにより、前記メ
インプロセッサ及び前記サブプロセッサ間のデータ転送
を行なうようにしたことを特徴とするマルチプロセッサ
方式。