JPH07120320B2 - コンピュータバスと高速環状ネットワークとの間のデータ伝送システム - Google Patents
コンピュータバスと高速環状ネットワークとの間のデータ伝送システムInfo
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- JPH07120320B2 JPH07120320B2 JP5229199A JP22919993A JPH07120320B2 JP H07120320 B2 JPH07120320 B2 JP H07120320B2 JP 5229199 A JP5229199 A JP 5229199A JP 22919993 A JP22919993 A JP 22919993A JP H07120320 B2 JPH07120320 B2 JP H07120320B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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- Information Transfer Systems (AREA)
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Description
【０００１】本発明は、コンピュータバスと高速環状ネ
ットワークとの間のデータ伝送システムに関する。より
詳細には本発明は、伝送媒体が光ファイバから成るＦＤ
ＤＩ型のデータ伝送ネットワークまたは、伝送媒体がツ
イストペアから成るＴＰＤＤＩ型のデータ伝送ネットワ
ークに使用される。
ットワークとの間のデータ伝送システムに関する。より
詳細には本発明は、伝送媒体が光ファイバから成るＦＤ
ＤＩ型のデータ伝送ネットワークまたは、伝送媒体がツ
イストペアから成るＴＰＤＤＩ型のデータ伝送ネットワ
ークに使用される。
【０００２】ＦＤＤＩ型またはＴＰＤＤＩ型のデータ伝
送ネットワークの使用頻度は益々増加しており、該ネッ
トワークの概要は、ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａ
ｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｉｎｓｔｉｔｕｔ
ｅ）のような国際標準化委員会で作成された文献のＸ３
Ｔ９−５の項に定義されている。また、Ｉ．Ｓ．Ｏ．
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｏ
ｒｇａｎｉｚａｔｉｏｎ）もこれらの標準ネットワーク
型式を採択している。標準は、ネットワークの物理的及
び電気的特性を総合的に定義している。これらの伝送ネ
ットワークの利点は、１００Ｍｂｉｔｓ／秒のオーダの
高い伝送速度が得られることである。
送ネットワークの使用頻度は益々増加しており、該ネッ
トワークの概要は、ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａ
ｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｉｎｓｔｉｔｕｔ
ｅ）のような国際標準化委員会で作成された文献のＸ３
Ｔ９−５の項に定義されている。また、Ｉ．Ｓ．Ｏ．
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄ Ｏ
ｒｇａｎｉｚａｔｉｏｎ）もこれらの標準ネットワーク
型式を採択している。標準は、ネットワークの物理的及
び電気的特性を総合的に定義している。これらの伝送ネ
ットワークの利点は、１００Ｍｂｉｔｓ／秒のオーダの
高い伝送速度が得られることである。
【０００３】１つのネットワークに種々のステーション
から送信される情報メッセージは複数のフレームから構
成されている。フレームは、フレームの先端及び末端に
配置されたコマンドキャラクタによって時間的に枠付け
された有効データから成る。ＦＤＤＩ型またはＴＰＤＤ
Ｉ型のネットワークにおけるフレームの長さは４キロバ
イトであり、主要な２つのフレーム型式、即ちＬＬＣ型
フレームとＳＭＴ型フレームとが標準によって定義され
ている。ＬＬＣ型フレームは実際に搬送すべき有効デー
タから成り、ネットワークで最も普遍的に使用されるフ
レームを構成している。ＳＭＴ型フレームは「ステーシ
ョンマネージメント」またはステーション管理と呼ばれ
る特殊フレームであり、ネットワークに接続された各ス
テーションの良好な動作を確認し得る。
から送信される情報メッセージは複数のフレームから構
成されている。フレームは、フレームの先端及び末端に
配置されたコマンドキャラクタによって時間的に枠付け
された有効データから成る。ＦＤＤＩ型またはＴＰＤＤ
Ｉ型のネットワークにおけるフレームの長さは４キロバ
イトであり、主要な２つのフレーム型式、即ちＬＬＣ型
フレームとＳＭＴ型フレームとが標準によって定義され
ている。ＬＬＣ型フレームは実際に搬送すべき有効デー
タから成り、ネットワークで最も普遍的に使用されるフ
レームを構成している。ＳＭＴ型フレームは「ステーシ
ョンマネージメント」またはステーション管理と呼ばれ
る特殊フレームであり、ネットワークに接続された各ス
テーションの良好な動作を確認し得る。
【０００４】更に、コンピュータの機能構成要素（プロ
セッサ、メモリ、コントローラなど）の集合体が基準化
寸法のカードアセンブリに配置されていることも知られ
ている。これらのカードは、通常は並列型の同一バスに
接続されており、バスは、異なるカード間の相互通信、
データの搬送及び給電を確保している。
セッサ、メモリ、コントローラなど）の集合体が基準化
寸法のカードアセンブリに配置されていることも知られ
ている。これらのカードは、通常は並列型の同一バスに
接続されており、バスは、異なるカード間の相互通信、
データの搬送及び給電を確保している。
【０００５】最も普遍的に使用されるバスの１つはＭＵ
ＬＴＩＢＵＳＩＩ（一般にＰＳＢ（Ｐａｒａｌｌｅｌ
Ｓｙｓｔｅｍ Ｂｕｓ）と呼ばれるＩＮＴＥＬ社の登録
商標）であり、ＩＥＥＥ１２９６（Ｉｎｓｔｉｔｕｔｅ
ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒ
ｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ）によって標準化されて
いる。
ＬＴＩＢＵＳＩＩ（一般にＰＳＢ（Ｐａｒａｌｌｅｌ
Ｓｙｓｔｅｍ Ｂｕｓ）と呼ばれるＩＮＴＥＬ社の登録
商標）であり、ＩＥＥＥ１２９６（Ｉｎｓｔｉｔｕｔｅ
ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒ
ｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ）によって標準化されて
いる。
【０００６】このようなコンピュータバスはデータ伝送
システム（接続ブリッジデバイスと呼んでもよい）を介
してネットワーク（ＦＤＤＩまたはＴＰＤＤＩ）に接続
されている。このシステムの機能は、ＭＵＬＴＩＢＵＳ
ＩＩにおける情報伝送条件をネットワークにおける伝送
条件に適応させることである。実際、一方でバス、他方
でネットワークにおけるデータ伝送モードは全く違って
おり、情報伝送速度、使用伝送プロトコル、書込みコー
ド、情報、フォーマット、コマンドキャラクタ、なども
全く違っている。
システム（接続ブリッジデバイスと呼んでもよい）を介
してネットワーク（ＦＤＤＩまたはＴＰＤＤＩ）に接続
されている。このシステムの機能は、ＭＵＬＴＩＢＵＳ
ＩＩにおける情報伝送条件をネットワークにおける伝送
条件に適応させることである。実際、一方でバス、他方
でネットワークにおけるデータ伝送モードは全く違って
おり、情報伝送速度、使用伝送プロトコル、書込みコー
ド、情報、フォーマット、コマンドキャラクタ、なども
全く違っている。
【０００７】データ伝送システムの全体的な物理的構造
を図１に示す。図１のシステム及びその動作の種々の実
施態様に関しては、１９９１年７月１５日付出願のＢＵ
ＬＬＳ．Ａ．のフランス特許出願第９１ ０８９０８
号、「コンピュータバスを周辺装置のコントローラに接
続するための汎用結合デバイス」、及び、同日付けの同
じ出願人のフランス特許出願第９１ ０８９０７号、
「ネットワークの特定リンクにコンピュータバスを接続
する汎用結合デバイス用オペレーティングシステム」に
詳細に記載されている。
を図１に示す。図１のシステム及びその動作の種々の実
施態様に関しては、１９９１年７月１５日付出願のＢＵ
ＬＬＳ．Ａ．のフランス特許出願第９１ ０８９０８
号、「コンピュータバスを周辺装置のコントローラに接
続するための汎用結合デバイス」、及び、同日付けの同
じ出願人のフランス特許出願第９１ ０８９０７号、
「ネットワークの特定リンクにコンピュータバスを接続
する汎用結合デバイス用オペレーティングシステム」に
詳細に記載されている。
【０００８】このようなデータ伝送システムＦＩＭは２
つの部分、即ち汎用結合デバイスＧＰＵ（Ｇｅｎｅｒａ
ｌ Ｐｒｏｐｏｓｅ Ｕｎｉｔ）とアダプタデバイスＤ
ＥＡとに分解される。
つの部分、即ち汎用結合デバイスＧＰＵ（Ｇｅｎｅｒａ
ｌ Ｐｒｏｐｏｓｅ Ｕｎｉｔ）とアダプタデバイスＤ
ＥＡとに分解される。
【０００９】デバイスＧＰＵは、例えばＩＮＴＥＬ社に
よって製造されるＶＬ ８２ｃ３８９型のコプロセッサ
ＭＰＣによってＰＳＢに接続されている。該コプロセッ
サはメッセージモードによってコンピュータＯＲＤ（図
を簡単にするために図１に図示しない）と通信してお
り、このモードは前出の標準ＩＥＥＥ １２９６に定義
されている。
よって製造されるＶＬ ８２ｃ３８９型のコプロセッサ
ＭＰＣによってＰＳＢに接続されている。該コプロセッ
サはメッセージモードによってコンピュータＯＲＤ（図
を簡単にするために図１に図示しない）と通信してお
り、このモードは前出の標準ＩＥＥＥ １２９６に定義
されている。
【００１０】デバイスＤＥＡは汎用結合デバイスＧＰＵ
と同一のカード上に物理的に配置され得る。更に、例え
ば、フランス特許第２ ６５０ ４１２号、「コンピュ
ータバスを環状光ファイバネットワークに接続するため
のブリッジデバイス」に記載されたような方法で、ネッ
トワークＲＥに物理的に接続されている。
と同一のカード上に物理的に配置され得る。更に、例え
ば、フランス特許第２ ６５０ ４１２号、「コンピュ
ータバスを環状光ファイバネットワークに接続するため
のブリッジデバイス」に記載されたような方法で、ネッ
トワークＲＥに物理的に接続されている。
【００１１】デバイスＧＰＵは以下のごとき種々の必須
構成素子を含む： −前出のコプロセッサＭＰＣ； −デバイスＧＰＵの中央ユニットを事実上構成し、アダ
プタデバイスＤＥＡ宛てのコマンドを搬送するために内
部バスＢＩ1を備えたマイクロプロセッサＣＰＵ1。この
マイクロプロセッサは書き替え可能なプログラマブルメ
モリＥＰＲＯＭ1、ランダムアクセスメモリＳＲＡＭ1及
び割込みマネージャＭＲＰ1の夫々に結合されている。
これらの素子ＥＰＲＯＭ1、ＳＲＡＭ1、ＭＦＰ1のすべ
ては内部バスＢＩ1に接続されている； −ビデオ−ＲＡＭ型２ポートメモリＶＲＡＭ； −一方でメモリＶＲＡＭに接続するためにバスＢ2に接
続され、他方でコプロセッサＭＰＣに接続するためにバ
スＢ3に接続された直接メモリアクセスコントローラＤ
ＭＡＣ； −メモリＶＲＡＭをアダプタデバイスＤＥＡに接続する
バスＢ1。
構成素子を含む： −前出のコプロセッサＭＰＣ； −デバイスＧＰＵの中央ユニットを事実上構成し、アダ
プタデバイスＤＥＡ宛てのコマンドを搬送するために内
部バスＢＩ1を備えたマイクロプロセッサＣＰＵ1。この
マイクロプロセッサは書き替え可能なプログラマブルメ
モリＥＰＲＯＭ1、ランダムアクセスメモリＳＲＡＭ1及
び割込みマネージャＭＲＰ1の夫々に結合されている。
これらの素子ＥＰＲＯＭ1、ＳＲＡＭ1、ＭＦＰ1のすべ
ては内部バスＢＩ1に接続されている； −ビデオ−ＲＡＭ型２ポートメモリＶＲＡＭ； −一方でメモリＶＲＡＭに接続するためにバスＢ2に接
続され、他方でコプロセッサＭＰＣに接続するためにバ
スＢ3に接続された直接メモリアクセスコントローラＤ
ＭＡＣ； −メモリＶＲＡＭをアダプタデバイスＤＥＡに接続する
バスＢ1。
【００１２】アダプタデバイスＤＥＡの構成素子に関し
ては後述する。
ては後述する。
【００１３】記載の実施例において、マイクロプロセッ
サＣＰＵ1はＭＯＴＯＲＯＬＡ社によって製造された６
８０３０型のものである。内部バスＢＩ1はデータ用に
３２ビット、アドレス用に３２ビットの非多重化バスで
ある。
サＣＰＵ1はＭＯＴＯＲＯＬＡ社によって製造された６
８０３０型のものである。内部バスＢＩ1はデータ用に
３２ビット、アドレス用に３２ビットの非多重化バスで
ある。
【００１４】書き替え可能なリードオンリーメモリＥＰ
ＲＯＭ1は例えば、２５６キロバイトの容量を有してお
り、汎用結合デバイスＧＰＵの自己検査プログラム及び
初期化プログラムを内蔵している。
ＲＯＭ1は例えば、２５６キロバイトの容量を有してお
り、汎用結合デバイスＧＰＵの自己検査プログラム及び
初期化プログラムを内蔵している。
【００１５】ＧＰＯＳ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓ
ｅ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）で示されるマ
イクロプロセッサＣＰＵ１のオペレーティングシステム
はスタティックメモリＳＲＡＭ1に内蔵されており、結
合デバイスＧＰＵを初期化する機能を有している。この
メモリの容量は例えば１メガバイトである。ＧＲＯＳは
前出のフランス特許出願第９１ ０８９０７号に記載さ
れている。
ｅ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）で示されるマ
イクロプロセッサＣＰＵ１のオペレーティングシステム
はスタティックメモリＳＲＡＭ1に内蔵されており、結
合デバイスＧＰＵを初期化する機能を有している。この
メモリの容量は例えば１メガバイトである。ＧＲＯＳは
前出のフランス特許出願第９１ ０８９０７号に記載さ
れている。
【００１６】図１は、直接メモリアクセスコントローラ
ＤＭＡＣが一方でメモリＶＲＡＭとコプロセッサＭＰＣ
との間に直列に接続され、他方でコプロセッサＭＰＣと
マイクロプロセッサＣＰＵ1のバスＢＩとの間に直列に
接続されていることを示す。
ＤＭＡＣが一方でメモリＶＲＡＭとコプロセッサＭＰＣ
との間に直列に接続され、他方でコプロセッサＭＰＣと
マイクロプロセッサＣＰＵ1のバスＢＩとの間に直列に
接続されていることを示す。
【００１７】コントローラＤＭＡＣの構造及び動作に関
しては、１９９１年１２月１９日出願の本件出願人によ
るフランス特許出願第９１ １５８１４号、「複数のメ
モリとコンピュータバスとの間の多重データ転送コント
ローラ」に詳細に記載されている。
しては、１９９１年１２月１９日出願の本件出願人によ
るフランス特許出願第９１ １５８１４号、「複数のメ
モリとコンピュータバスとの間の多重データ転送コント
ローラ」に詳細に記載されている。
【００１８】マイクロプロセッサＣＰＵ1は結合デバイ
スＧＰＵの頭脳である。このマイクロプロセッサは、デ
ータの転送を初期化し、プロトコルの適応を実行し、オ
ペレーティングシステムを実現し、詳細に後述するよう
な方法でコマンドとステータスとを交換することによっ
てＤＥＡと対話しながらＤＥＡとコンピュータＯＲＤと
の間でデータを交換する。。
スＧＰＵの頭脳である。このマイクロプロセッサは、デ
ータの転送を初期化し、プロトコルの適応を実行し、オ
ペレーティングシステムを実現し、詳細に後述するよう
な方法でコマンドとステータスとを交換することによっ
てＤＥＡと対話しながらＤＥＡとコンピュータＯＲＤと
の間でデータを交換する。。
【００１９】結合デバイスのその他の素子の機能及び動
作に関しては前出の３つの特許及び特許出願に詳細に記
載されている。
作に関しては前出の３つの特許及び特許出願に詳細に記
載されている。
【００２０】ＤＥＡのようなアダプタデバイスの実施例
も公知である。前出のフランス特許第２ ６５０ ４１
２号に１つの例が記載されている。このようなデバイス
は、転送管理コントローラＣＴとネットワークアクセス
コントローラＣＡＲと物理的ネットワーク適応デバイス
ＤＡＰＲとを含む。
も公知である。前出のフランス特許第２ ６５０ ４１
２号に１つの例が記載されている。このようなデバイス
は、転送管理コントローラＣＴとネットワークアクセス
コントローラＣＡＲと物理的ネットワーク適応デバイス
ＤＡＰＲとを含む。
【００２１】転送管理コントローラＣＴの機能は、デバ
イスＧＰＵのマイクロプロセッサＣＰＵ1とコマンドを
交換しながらデバイスＧＰＵとアダプタデバイスとネッ
トワークＲＥとの間の相互的なフレーム転送を編成する
ことである。ネットワークアクセスコントローラは、物
理的適応デバイスＤＡＰＲとＢ1に物理的に接続された
バスＢ4とを介してバスＢ1からネットワークＲＥにデー
タを物理的に転送し得る。ネットワークアクセスコント
ローラＣＡＲ及び物理的ネットワークアクセスデバイス
ＤＡＰＥは例えば、Ｓｏｃｉｅｔｅ Ｎａｔｉｏｎａｌ
Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒｓの素子ＤＰ８３２６
５、ＤＰ８３２６１、８３２５１または５５、８３２３
１、８３２４１から構成されている。
イスＧＰＵのマイクロプロセッサＣＰＵ1とコマンドを
交換しながらデバイスＧＰＵとアダプタデバイスとネッ
トワークＲＥとの間の相互的なフレーム転送を編成する
ことである。ネットワークアクセスコントローラは、物
理的適応デバイスＤＡＰＲとＢ1に物理的に接続された
バスＢ4とを介してバスＢ1からネットワークＲＥにデー
タを物理的に転送し得る。ネットワークアクセスコント
ローラＣＡＲ及び物理的ネットワークアクセスデバイス
ＤＡＰＥは例えば、Ｓｏｃｉｅｔｅ Ｎａｔｉｏｎａｌ
Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒｓの素子ＤＰ８３２６
５、ＤＰ８３２６１、８３２５１または５５、８３２３
１、８３２４１から構成されている。
【００２２】コントローラＣＴは、マイクロプロセッサ
ＣＰＵ2とメモリＥＰＲＯＭ2とスタティックメモリＳＲ
ＡＭ2と割込みマネージャＭＦＰ2とを含む。これらのす
べての素子は、転送コントローラＣＴの内部バスＢＩ2
によって接続されている。勿論、マイクロプロセッサＣ
ＰＵ2が転送コントローラＣＴの中心素子であり、コマ
ンドを介してマイクロプロセッサＣＰＵ1との対話を編
成する。この方法に関しては本文中で後述する。
ＣＰＵ2とメモリＥＰＲＯＭ2とスタティックメモリＳＲ
ＡＭ2と割込みマネージャＭＦＰ2とを含む。これらのす
べての素子は、転送コントローラＣＴの内部バスＢＩ2
によって接続されている。勿論、マイクロプロセッサＣ
ＰＵ2が転送コントローラＣＴの中心素子であり、コマ
ンドを介してマイクロプロセッサＣＰＵ1との対話を編
成する。この方法に関しては本文中で後述する。
【００２３】従来技術のアダプタデバイスＤＥＡにおい
ては、データ及びコマンドが異なるつのバスを通過す
る。即ちコマンドは転送コントローラＣＴの内部バスＢ
Ｉ2を通過する。更に、コマンド及びデータは、一方が
データ用及び他方がコマンド用のＦＩＦＯメモリから成
る転送インタフェース（図１に図示せず）を介してアダ
プタデバイスＤＥＡと結合デバイスＧＰＵとの間に転送
される。
ては、データ及びコマンドが異なるつのバスを通過す
る。即ちコマンドは転送コントローラＣＴの内部バスＢ
Ｉ2を通過する。更に、コマンド及びデータは、一方が
データ用及び他方がコマンド用のＦＩＦＯメモリから成
る転送インタフェース（図１に図示せず）を介してアダ
プタデバイスＤＥＡと結合デバイスＧＰＵとの間に転送
される。
【００２４】結合デバイスＧＰＵとアダプタデバイスＤ
ＥＡとの間に存在するこのようなインタフェースは、素
子ＤＥＡから素子ＧＰＵの方向またはその逆の方向の情
報の転送速度に関してデータ伝送システムの性能を低下
させる。更に、素子ＦＩＦＯが存在するので、２つのマ
イクロプロセッサＣＰＵ1とＣＰＵ2との間のコマンドの
交換毎に割込みが管理される（構造になっている）。
ＥＡとの間に存在するこのようなインタフェースは、素
子ＤＥＡから素子ＧＰＵの方向またはその逆の方向の情
報の転送速度に関してデータ伝送システムの性能を低下
させる。更に、素子ＦＩＦＯが存在するので、２つのマ
イクロプロセッサＣＰＵ1とＣＰＵ2との間のコマンドの
交換毎に割込みが管理される（構造になっている）。
【００２５】本発明は、ＦＩＦＯ型の転送インタフェー
スを削除しこのインタフェースをメモリＶＲＡＭに配置
されたコマンド列で置換することによってこれらの欠点
を解消し得る。更に、一方では互いに通信し他方ではメ
モリＳＲＡＭ2に配置された書状箱及び／またはメモリ
ＶＲＡＭに配置されたコマンド列を介してマイクロプロ
セッサＣＰＵ1の管理システムと通信し得る互いに独立
したソフトウェアモジュールがアダプタデバイスＤＥＡ
のメモリＳＲＡＭ2に配置されている。
スを削除しこのインタフェースをメモリＶＲＡＭに配置
されたコマンド列で置換することによってこれらの欠点
を解消し得る。更に、一方では互いに通信し他方ではメ
モリＳＲＡＭ2に配置された書状箱及び／またはメモリ
ＶＲＡＭに配置されたコマンド列を介してマイクロプロ
セッサＣＰＵ1の管理システムと通信し得る互いに独立
したソフトウェアモジュールがアダプタデバイスＤＥＡ
のメモリＳＲＡＭ2に配置されている。
【００２６】本発明によれば、コンピュータバスと高速
環状ネットワークとの間のデータ伝送システムは、バス
に接続された汎用結合デバイスを含んでおり、汎用結合
デバイスは、ネットワークアクセスコントローラを介し
てネットワークに接続されたアダプタデバイスとインタ
フェースによって通信するように構成され、汎用結合デ
バイスが、第１メモリに結合され、該メモリに内蔵され
たオペレーティングシステムを実行する第１マイクロプ
ロセッサと、バスとアダプタデバイスとの間に配置され
た２ポートメモリを含みバスからアダプタデバイスの方
向及びその逆の方向にフレームを転送する転送手段とを
有しており、アダプタデバイスが、転送手段とアクセス
コントローラとの間のフレーム転送を管理する第２マイ
クロプロセッサを含む。本発明のデータ伝送システムの
特徴は、インタフェースが、１つのコマンド集合を夫々
が含む複数のコマンド列から構成され、コマンド集合の
少なくとも一部がフレームの送信または受信に関係し、
コマンド列が２ポートメモリの内部に配置されており、
管理用第２プロセッサはネットワークの特定フレームの
送受信を管理するために互いに独立した複数のソフトウ
ェアモジュールを含み、ソフトウェアモジュールは互い
に通信し且つ第２プロセッサに含まれている書状箱及び
／または２ポートメモリに含まれているコマンド列を介
して第１マイクロプロセッサのオペレーティングシステ
ムと通信することである。
環状ネットワークとの間のデータ伝送システムは、バス
に接続された汎用結合デバイスを含んでおり、汎用結合
デバイスは、ネットワークアクセスコントローラを介し
てネットワークに接続されたアダプタデバイスとインタ
フェースによって通信するように構成され、汎用結合デ
バイスが、第１メモリに結合され、該メモリに内蔵され
たオペレーティングシステムを実行する第１マイクロプ
ロセッサと、バスとアダプタデバイスとの間に配置され
た２ポートメモリを含みバスからアダプタデバイスの方
向及びその逆の方向にフレームを転送する転送手段とを
有しており、アダプタデバイスが、転送手段とアクセス
コントローラとの間のフレーム転送を管理する第２マイ
クロプロセッサを含む。本発明のデータ伝送システムの
特徴は、インタフェースが、１つのコマンド集合を夫々
が含む複数のコマンド列から構成され、コマンド集合の
少なくとも一部がフレームの送信または受信に関係し、
コマンド列が２ポートメモリの内部に配置されており、
管理用第２プロセッサはネットワークの特定フレームの
送受信を管理するために互いに独立した複数のソフトウ
ェアモジュールを含み、ソフトウェアモジュールは互い
に通信し且つ第２プロセッサに含まれている書状箱及び
／または２ポートメモリに含まれているコマンド列を介
して第１マイクロプロセッサのオペレーティングシステ
ムと通信することである。
【００２７】
【実施例】添付図面に示す非限定実施例に基づく以下の
記載より本発明の別の特徴及び利点が明らかにされよ
う。
記載より本発明の別の特徴及び利点が明らかにされよ
う。
【００２８】まず図１、図２及び図３について考察す
る。
る。
【００２９】本発明のデータ伝送システムの物理的構造
は、図１に示す構造である。前出のフランス特許第２
６５０ ４１２号に記載のデータ伝送システム（ブリッ
ジ接続デバイスと呼ばれるシステム）と対照的に、汎用
結合デバイスＧＰＵとアダプタデバイスＤＥＡとの間の
インタフェースはＧＰＵとＤＥＡとの間に配置されたＦ
ＩＦＯメモリによって構成されずに、デバイスＧＰＵの
メモリＶＲＡＭの内部に配置されたＦ1〜Ｆ4のような複
数のコマンド列から構成されている。図３ａのメモリＶ
ＲＡＭの右上方部にこれらのコマンド列を図示してい
る。更に、アダプタデバイスＤＥＡは複数のソフトウェ
アモジュールＭＬ1、ＭＬ2、．．．、ＭＬｉ、．．．、
ＭＬ9、ＭＬ10を含み、これらは互いに独立しており、
管理コントローラＣＴのスタティックメモリＳＲＡＭ2
に内蔵された書状箱ＢＡＬ1、ＢＡＬ2、ＢＡＬｎを介し
て互いに通信する（図２及び図３ｂ参照）。
は、図１に示す構造である。前出のフランス特許第２
６５０ ４１２号に記載のデータ伝送システム（ブリッ
ジ接続デバイスと呼ばれるシステム）と対照的に、汎用
結合デバイスＧＰＵとアダプタデバイスＤＥＡとの間の
インタフェースはＧＰＵとＤＥＡとの間に配置されたＦ
ＩＦＯメモリによって構成されずに、デバイスＧＰＵの
メモリＶＲＡＭの内部に配置されたＦ1〜Ｆ4のような複
数のコマンド列から構成されている。図３ａのメモリＶ
ＲＡＭの右上方部にこれらのコマンド列を図示してい
る。更に、アダプタデバイスＤＥＡは複数のソフトウェ
アモジュールＭＬ1、ＭＬ2、．．．、ＭＬｉ、．．．、
ＭＬ9、ＭＬ10を含み、これらは互いに独立しており、
管理コントローラＣＴのスタティックメモリＳＲＡＭ2
に内蔵された書状箱ＢＡＬ1、ＢＡＬ2、ＢＡＬｎを介し
て互いに通信する（図２及び図３ｂ参照）。
【００３０】２つのメモリＶＲＡＭ、ＳＲＡＭ2の各々
は、バッファと呼ばれる複数のメモリゾーンを内蔵し、
このメモリゾーンはバスＰＳＢとネットワークＲＥとの
間に伝送されるデータのフレームの全部または一部を収
容し得る。従って、２ポートメモリＶＲＡＭは複数のメ
モリゾーンＢＦ1〜ＢＦｐを含み、スタティックメモリ
ＳＲＡＭ2は複数のメモリゾーンＢＦＳ1〜ＢＦＳｑを含
む。各メモリゾーンの初期の長さ及びアドレスは勿論経
時的に可変であり、データ伝送システムに影響を与える
事象、即ちバスＰＳＢからネットワークＲＥの方向及び
逆の方向の転送を要するフレームの種類及び長さに依存
する。
は、バッファと呼ばれる複数のメモリゾーンを内蔵し、
このメモリゾーンはバスＰＳＢとネットワークＲＥとの
間に伝送されるデータのフレームの全部または一部を収
容し得る。従って、２ポートメモリＶＲＡＭは複数のメ
モリゾーンＢＦ1〜ＢＦｐを含み、スタティックメモリ
ＳＲＡＭ2は複数のメモリゾーンＢＦＳ1〜ＢＦＳｑを含
む。各メモリゾーンの初期の長さ及びアドレスは勿論経
時的に可変であり、データ伝送システムに影響を与える
事象、即ちバスＰＳＢからネットワークＲＥの方向及び
逆の方向の転送を要するフレームの種類及び長さに依存
する。
【００３１】従ってアダプタデバイスＤＥＡは、ＦＤＤ
ＩまたはＴＰＤＤＩ型のネットワークＲＥに接続可能で
あり、ＬＬＣ型またはＳＭＴ型のフレームをネットワー
クで送受信可能であり、特定事象またはＳＭＴ型フレー
ムによって励起されるすべてのレスポンスまたは作用を
自律的に確保する。言い替えると、アダプタデバイスは
２種類のプロセス、即ちＬＬＣフレームの送受信に関す
るプロセスとＳＭＴフレームの送受信に関するプロセス
とを管理し得る。このために、アダプタデバイスは図３
ａに示すコマンド列Ｆ1〜Ｆ4のいずれかに定義されメモ
リＶＲＡＭに収容された本質的に３種類のコマンドを処
理する必要がある。３種類のコマンドは： −ＬＬＣフレームの送受信に関連したオーダコマンド、 −ネットワークまたは当該アダプタデバイスを含むステ
ーションも含めてネットワークのいずれかのステーショ
ンとの整合検査を行なうためにＳＭＴ型フレームの形態
で送受信されるＳＭＴ型コマンド、 −アダプタデバイスの構成（ｃｏｎｆｉｇｕｒａｔｉｏ
ｎ）を管理し得る管理コマンド。
ＩまたはＴＰＤＤＩ型のネットワークＲＥに接続可能で
あり、ＬＬＣ型またはＳＭＴ型のフレームをネットワー
クで送受信可能であり、特定事象またはＳＭＴ型フレー
ムによって励起されるすべてのレスポンスまたは作用を
自律的に確保する。言い替えると、アダプタデバイスは
２種類のプロセス、即ちＬＬＣフレームの送受信に関す
るプロセスとＳＭＴフレームの送受信に関するプロセス
とを管理し得る。このために、アダプタデバイスは図３
ａに示すコマンド列Ｆ1〜Ｆ4のいずれかに定義されメモ
リＶＲＡＭに収容された本質的に３種類のコマンドを処
理する必要がある。３種類のコマンドは： −ＬＬＣフレームの送受信に関連したオーダコマンド、 −ネットワークまたは当該アダプタデバイスを含むステ
ーションも含めてネットワークのいずれかのステーショ
ンとの整合検査を行なうためにＳＭＴ型フレームの形態
で送受信されるＳＭＴ型コマンド、 −アダプタデバイスの構成（ｃｏｎｆｉｇｕｒａｔｉｏ
ｎ）を管理し得る管理コマンド。
【００３２】上述のようにアダプタデバイスは、タスク
とも呼ばれる複数のソフトウェアモジュールを含み、こ
のモジュールは書状箱ＢＡＬ1〜ＢＡＬｎ及び／または
コマンド列Ｆ1〜Ｆ4を介して互いに通信する。１つのタ
スクは、例えばコンピュータＯＲＤからバスＰＳＢを介
して到着するコマンドの受信またはＬＬＣもしくはＳＭ
Ｔ型のフレームの受信のような物理的事象によって励起
される。タスクはまた別のタスクによって励起される。
とも呼ばれる複数のソフトウェアモジュールを含み、こ
のモジュールは書状箱ＢＡＬ1〜ＢＡＬｎ及び／または
コマンド列Ｆ1〜Ｆ4を介して互いに通信する。１つのタ
スクは、例えばコンピュータＯＲＤからバスＰＳＢを介
して到着するコマンドの受信またはＬＬＣもしくはＳＭ
Ｔ型のフレームの受信のような物理的事象によって励起
される。タスクはまた別のタスクによって励起される。
【００３３】すべてのコマンドは表１に示すような２種
類のコマンドに等しい構造を有している。一方のコマン
ドは、ＨＯＳＴコマンドと呼ばれるようにコンピュータ
ＯＲＤから送出されるコマンドであり、他方のコマンド
は、アダプタデバイスＤＥＡのすべてのソフトウェアモ
ジュールによって生成される内部型コマンドである。
類のコマンドに等しい構造を有している。一方のコマン
ドは、ＨＯＳＴコマンドと呼ばれるようにコンピュータ
ＯＲＤから送出されるコマンドであり、他方のコマンド
は、アダプタデバイスＤＥＡのすべてのソフトウェアモ
ジュールによって生成される内部型コマンドである。
【００３４】
【表１】
【００３５】１つのコマンドは、各３２ビットの４ワー
ド成るセル（即ち全部で１６バイト）から構成されてい
る。バッファ（ＢＦ1〜ＢＦｐまたはＢＦＳ1〜ＢＦＳ
ｑ）をコマンドに関連または非関連にできる。４つのワ
ードをＭＯＴ1〜ＭＯＴ4で示す。
ド成るセル（即ち全部で１６バイト）から構成されてい
る。バッファ（ＢＦ1〜ＢＦｐまたはＢＦＳ1〜ＢＦＳ
ｑ）をコマンドに関連または非関連にできる。４つのワ
ードをＭＯＴ1〜ＭＯＴ4で示す。
【００３６】表１においては、各ビットが記号ｂで示さ
れており、ビットのランクが示されている。このランク
は垂直方向で上から下に読まれる。従って、ランク３１
のビットは最も左側のビットであり、ランク０のビット
は最も右側のビットである。
れており、ビットのランクが示されている。このランク
は垂直方向で上から下に読まれる。従って、ランク３１
のビットは最も左側のビットであり、ランク０のビット
は最も右側のビットである。
【００３７】ワードＭＯＴ 1に関して：ビットｂ２６〜
ｂ３１はコマンドに固有のコードを示す。
ｂ３１はコマンドに固有のコードを示す。
【００３８】ｂ２４〜Ｂ２５の以下の値は夫々以下のオ
ペレーションに対応する： ００：禁制（ｉｌｌｉｃｉｔｅ）オペレーション ０１：要求 １０：応答 １１：通知 ビットｂ８〜ｂ１５はコマンドの発信元がオペレーティ
ングシステムＧＰＵであるかまたはソフトウェアモジュ
ールＤＥＡの一方もしくは他方のいずれであるかを定義
する。ＧＰＵであるかまたはソフトウェアモジュールの
一方もしくは他方のいずれであるかはこれらのビットｂ
８〜ｂ１５の集合の特定値によって定義される。
ペレーションに対応する： ００：禁制（ｉｌｌｉｃｉｔｅ）オペレーション ０１：要求 １０：応答 １１：通知 ビットｂ８〜ｂ１５はコマンドの発信元がオペレーティ
ングシステムＧＰＵであるかまたはソフトウェアモジュ
ールＤＥＡの一方もしくは他方のいずれであるかを定義
する。ＧＰＵであるかまたはソフトウェアモジュールの
一方もしくは他方のいずれであるかはこれらのビットｂ
８〜ｂ１５の集合の特定値によって定義される。
【００３９】ビットｂ０〜ｂ７はコマンドに関連した論
理チャネルを定義し、ビットｂ０〜ｂ５は論理０に等し
く、ビットｂ７−ｂ６の組は以下の値を有する： −００はＧＰＵに固有の論理チャネルであることを示
す、 −０１は内部論理チャネルであることを示す、 −１０はネットワークであることを示す、 −１１はアダプタデバイスＤＥＡに接続され保守のため
に使用される直接標準ＲＳ２３２リンク（判り易くする
ために図１には示していない）であることを示す。
理チャネルを定義し、ビットｂ０〜ｂ５は論理０に等し
く、ビットｂ７−ｂ６の組は以下の値を有する： −００はＧＰＵに固有の論理チャネルであることを示
す、 −０１は内部論理チャネルであることを示す、 −１０はネットワークであることを示す、 −１１はアダプタデバイスＤＥＡに接続され保守のため
に使用される直接標準ＲＳ２３２リンク（判り易くする
ために図１には示していない）であることを示す。
【００４０】ワードＭＯＴ 2に関して：ＨＯＳＴコマン
ドの場合（この場合にはＧＰＵの論理チャネルが使用さ
れる）、ビットｂ０〜ｂ３１はコマンドの識別子を定義
する。該コマンドに対する応答の識別子は対応する要求
の識別子に等しい。
ドの場合（この場合にはＧＰＵの論理チャネルが使用さ
れる）、ビットｂ０〜ｂ３１はコマンドの識別子を定義
する。該コマンドに対する応答の識別子は対応する要求
の識別子に等しい。
【００４１】内部コマンドの場合（この場合にはＧＰＵ
の論理チャネル以外の論理チャネルが使用される）、ビ
ットｂ１６〜ｂ３１がコマンドの識別子を定義し、ビッ
トｂ０〜ｂ１４は、該コマンドに関連したバッファが存
在するときは該バッファの番号を定義する。ビットｂ１
５は、０に等しいときは、ＳＲＡＭ1に存在する関連バ
ッファ、即ち、バッファＢＦＳ1〜ＢＦＡｑの１つを定
義する。１に等しいときは、ＶＲＡＭに存在する関連バ
ッファ、即ちバッファＢＦ1〜ＢＦｐの１つを定義す
る。
の論理チャネル以外の論理チャネルが使用される）、ビ
ットｂ１６〜ｂ３１がコマンドの識別子を定義し、ビッ
トｂ０〜ｂ１４は、該コマンドに関連したバッファが存
在するときは該バッファの番号を定義する。ビットｂ１
５は、０に等しいときは、ＳＲＡＭ1に存在する関連バ
ッファ、即ち、バッファＢＦＳ1〜ＢＦＡｑの１つを定
義する。１に等しいときは、ＶＲＡＭに存在する関連バ
ッファ、即ちバッファＢＦ1〜ＢＦｐの１つを定義す
る。
【００４２】ワードＭＯＴ 3に関して：ビットｂ１６〜
ｂ３１は要求の可能な種々のオプションまたは応答の１
つの状態を識別する。実際、１つの要求は種々の方法で
実行され得る。例えば、切断要求の場合には、この切断
を実行するための複数の可能なオプションが存在する。
ｂ３１は要求の可能な種々のオプションまたは応答の１
つの状態を識別する。実際、１つの要求は種々の方法で
実行され得る。例えば、切断要求の場合には、この切断
を実行するための複数の可能なオプションが存在する。
【００４３】ビットｂ０〜ｂ１５はコマンドに関連した
バッファの長さを（８ビットバイトで）示す。この長さ
が零のとき、コマンドはバッファに関連していない。
バッファの長さを（８ビットバイトで）示す。この長さ
が零のとき、コマンドはバッファに関連していない。
【００４４】ワードＭＯＴ 4に関して：ビットｂ０〜ｂ
３１は必要な場合にはコマンドに関連したバッファのア
ドレスを識別する。
３１は必要な場合にはコマンドに関連したバッファのア
ドレスを識別する。
【００４５】コマンドの２つのチャネルはコマンドを送
受信し得る。各チャネルは２つのコマンド列から成る。
これらのチャネルは以下の通りである（表２参照）：
受信し得る。各チャネルは２つのコマンド列から成る。
これらのチャネルは以下の通りである（表２参照）：
【００４６】
【表２】
【００４７】−オーダチャネルはフレームＬＬＣを送受
信し得る。即ちフレームの送信には列Ｆ1が使用されフ
レームの受信には列Ｆ2が使用される。
信し得る。即ちフレームの送信には列Ｆ1が使用されフ
レームの受信には列Ｆ2が使用される。
【００４８】−管理チャネルはＤＥＡに管理コマンドを
送出し得る。該チャネルは列Ｆ3及びＦ4に関連してい
る。
送出し得る。該チャネルは列Ｆ3及びＦ4に関連してい
る。
【００４９】Ｆ1〜Ｆ4のような列は、コマンドのリスト
である（１つのコマンドが１６個の８ビットバイトで符
号化されていることを想起されたい）。１つの列の要素
の数は２の累乗である。従って１列あたり２n 個のコマ
ンドが存在する。各列に１つの書込みポインタＰＴＦＷ
と１つの読取りポインタＰＴＲＦとが結合されている。
である（１つのコマンドが１６個の８ビットバイトで符
号化されていることを想起されたい）。１つの列の要素
の数は２の累乗である。従って１列あたり２n 個のコマ
ンドが存在する。各列に１つの書込みポインタＰＴＦＷ
と１つの読取りポインタＰＴＲＦとが結合されている。
【００５０】１つのコマンドの読取り動作または書込み
動作は以下のごとく進行する。
動作は以下のごとく進行する。
【００５１】列Ｆ1〜Ｆ4の各々に割込みを関連させる。
列が空き状態から空でない状態に移行したときに限って
割込みが発生する（空き状態は列に書込まれたコマンド
が存在しない状態に対応する）。
列が空き状態から空でない状態に移行したときに限って
割込みが発生する（空き状態は列に書込まれたコマンド
が存在しない状態に対応する）。
【００５２】これらの読取り動作または書込み動作がど
のような進行するかをより十分に理解するために表３を
参照されたい。
のような進行するかをより十分に理解するために表３を
参照されたい。
【００５３】
【表３】
【００５４】書込みに関しては：ＰＴＦＲ＝（ＰＴＦＷ
＋１）（モジュロ２n ）の場合、列は満杯状態である。
＋１）（モジュロ２n ）の場合、列は満杯状態である。
【００５５】列が満杯充填状態でないとき、以下の動作
が実行される： （ａ）コマンドをインデックスＰＴＦＷに挿入する、
（ｂ）論理オペレーションＰＴＦＷ＝（ＰＴＦＷ＋１）
（モジュロ２n ）を実行する。
が実行される： （ａ）コマンドをインデックスＰＴＦＷに挿入する、
（ｂ）論理オペレーションＰＴＦＷ＝（ＰＴＦＷ＋１）
（モジュロ２n ）を実行する。
【００５６】（ｃ）ＰＴＦＷ＝ＰＴＦＲ＋１のとき、空
き列から空でない列に移行する場合と同様に、このコマ
ンドの導入を割込みによって通知しなければならない。
き列から空でない列に移行する場合と同様に、このコマ
ンドの導入を割込みによって通知しなければならない。
【００５７】コマンドの読取りに関しては：ＰＴＦＲ＝
ＰＴＦＷのとき、列は空きである。
ＰＴＦＷのとき、列は空きである。
【００５８】逆の場合、以下の動作を実行する； （ａ）インデックスＰＴＦＲからコマンドを読取る。
【００５９】（ｂ）論理オペレーションＰＴＦＲ＝（Ｐ
ＴＦＲ＋１）（モジュロ２n ）を実行する。
ＴＦＲ＋１）（モジュロ２n ）を実行する。
【００６０】メモリＶＲＡＭに存在するかメモリＳＲＡ
Ｍ2に存在するかにかかわりなくバッファを使用するこ
とができるように、バッファインデックスリストが必須
である。このリストは２n 個の１６ビットワードから成
る。各ワードが使用可能バッファのインデックスを示
す。メモリＳＲＡＭ2に配置されたＢＵＦＬ1、ＢＵＦＬ
2と呼ばれる２つのバッファリストが存在する。第１の
リストはメモリＶＲＡＭに内蔵されたバッファ、即ちバ
ッファＢＦ1〜ＢＲｐに関するリストであり、第２のリ
ストはメモリＳＲＡＭ2に内蔵されたバッファ、即ちバ
ッファＢＦＳ1〜ＢＦＳｑに関するリストである。
Ｍ2に存在するかにかかわりなくバッファを使用するこ
とができるように、バッファインデックスリストが必須
である。このリストは２n 個の１６ビットワードから成
る。各ワードが使用可能バッファのインデックスを示
す。メモリＳＲＡＭ2に配置されたＢＵＦＬ1、ＢＵＦＬ
2と呼ばれる２つのバッファリストが存在する。第１の
リストはメモリＶＲＡＭに内蔵されたバッファ、即ちバ
ッファＢＦ1〜ＢＲｐに関するリストであり、第２のリ
ストはメモリＳＲＡＭ2に内蔵されたバッファ、即ちバ
ッファＢＦＳ1〜ＢＦＳｑに関するリストである。
【００６１】各バッファリストに関連して、書込みポイ
ンタＰＦＷＬ、読取りポインタＰＦＲＬ及びリストの内
部で使用されるバッファの総数を示す使用バッファのカ
ウンタＮＢＵＦが存在する。
ンタＰＦＷＬ、読取りポインタＰＦＲＬ及びリストの内
部で使用されるバッファの総数を示す使用バッファのカ
ウンタＮＢＵＦが存在する。
【００６２】バッファは以下の方法でアクセスされる；
バッファカウンタがリストのサイズに等しい内容を有し
ているとき、リストは満杯状態であり、これは、使用可
能バッファが存在しないことを意味する。逆の場合に
は、第１の空きバッファを示すポインタＰＦＷＬによっ
て定義されたアドレスで使用可能バッファのインデック
スを読取る。次いで以下の論理演算を実行する： ＰＦＷＬ＝（ＰＦＷＬ＋１）（モジュロ２n ）。
バッファカウンタがリストのサイズに等しい内容を有し
ているとき、リストは満杯状態であり、これは、使用可
能バッファが存在しないことを意味する。逆の場合に
は、第１の空きバッファを示すポインタＰＦＷＬによっ
て定義されたアドレスで使用可能バッファのインデック
スを読取る。次いで以下の論理演算を実行する： ＰＦＷＬ＝（ＰＦＷＬ＋１）（モジュロ２n ）。
【００６３】１つのバッファから退去し従って使用可能
バッファとするためには、このバッファのインデックス
をアドレスＰＦＲＬに書込み、次いで以下の論理演算を
実行する： ＰＦＲＬ＝（ＰＦＲＬ＋１）（モジュロ２n ）。
バッファとするためには、このバッファのインデックス
をアドレスＰＦＲＬに書込み、次いで以下の論理演算を
実行する： ＰＦＲＬ＝（ＰＦＲＬ＋１）（モジュロ２n ）。
【００６４】書状箱ＢＡＬ1〜ＢＡＬｎの各々は、２n
個のコマンドのリストから構成される。各コマンドはバ
ッファに関連させられるかまたは非関連である。上述の
ＶＲＡＭまたはＳＲＭＡ2に内蔵されたバッファはすべ
て、各書状箱に使用可能である。従って書状箱の機能は
コマンド列の機能に全く等しい。
個のコマンドのリストから構成される。各コマンドはバ
ッファに関連させられるかまたは非関連である。上述の
ＶＲＡＭまたはＳＲＭＡ2に内蔵されたバッファはすべ
て、各書状箱に使用可能である。従って書状箱の機能は
コマンド列の機能に全く等しい。
【００６５】上述のように、全部のコマンドが１フレー
ムの受信または送信に必要なバッファの長さを示してい
る。メモリＶＲＡＭの編成は、夫々最大４キロバイトの
ページで行なわれ、ＦＤＤＩ標準に従うフレームが４５
００バイトまでの長さを有し得るので、完全１フレーム
を記憶するためにはメモリＶＲＡＭの２ページを使用す
る必要があろう。この場合、アダプタデバイスが２つの
コマンドを編集し、第１コマンドはフレームの第１部分
の長さを収容し、第２コマンドはフレームの第２部分の
長さを示す。
ムの受信または送信に必要なバッファの長さを示してい
る。メモリＶＲＡＭの編成は、夫々最大４キロバイトの
ページで行なわれ、ＦＤＤＩ標準に従うフレームが４５
００バイトまでの長さを有し得るので、完全１フレーム
を記憶するためにはメモリＶＲＡＭの２ページを使用す
る必要があろう。この場合、アダプタデバイスが２つの
コマンドを編集し、第１コマンドはフレームの第１部分
の長さを収容し、第２コマンドはフレームの第２部分の
長さを示す。
【００６６】本発明のデータ伝送システムは４つの割込
みチャネルを有しており、ＧＰＵは、コマンド列Ｆ1及
びＦ4が空き状態から空でない状態に移行したことを夫
々示す２つの割込みチャネルＩＲＱ−Ｔｘ及びＩＲＱ−
ＲＥＱを管理し、アダプタデバイスＤＥＡは、列Ｆ2及
びＦ3が空き状態から空でない状態に移行したことを夫
々示す２つの割込みチャネルＩＲＱ−Ｒｘ及びＩＲＱ−
ＩＮＤを管理する。
みチャネルを有しており、ＧＰＵは、コマンド列Ｆ1及
びＦ4が空き状態から空でない状態に移行したことを夫
々示す２つの割込みチャネルＩＲＱ−Ｔｘ及びＩＲＱ−
ＲＥＱを管理し、アダプタデバイスＤＥＡは、列Ｆ2及
びＦ3が空き状態から空でない状態に移行したことを夫
々示す２つの割込みチャネルＩＲＱ−Ｒｘ及びＩＲＱ−
ＩＮＤを管理する。
【００６７】フレームの送信に対する肯定応答は存在し
ない。肯定応答は暗黙である。従って、この送信に対応
するコマンドが読取られたときはこのコマンドが実行さ
れると考えてよい。送信のときに、ＧＰＵは対応するコ
マンドにバッファのアドレスと長さとを与える。コマン
ド列のポインタが作動するとき、これは、対応するフレ
ームが送信され、対応するバッファが解放されたことを
意味する。従ってコマンド列は： −コマンドを管理する、 −フレームまたはフレーム部分を記憶すべきメモリの場
所を定義及び管理する、という双方の役割を果たす。
ない。肯定応答は暗黙である。従って、この送信に対応
するコマンドが読取られたときはこのコマンドが実行さ
れると考えてよい。送信のときに、ＧＰＵは対応するコ
マンドにバッファのアドレスと長さとを与える。コマン
ド列のポインタが作動するとき、これは、対応するフレ
ームが送信され、対応するバッファが解放されたことを
意味する。従ってコマンド列は： −コマンドを管理する、 −フレームまたはフレーム部分を記憶すべきメモリの場
所を定義及び管理する、という双方の役割を果たす。
【００６８】受信のときにも上記の定義がほぼ応用でき
る。各コマンド列に１つの割込みが存在し、このコマン
ド列がコマンド及び関連バッファの双方を管理する。こ
の動作方法はデータ伝送システムの実行速度を促進す
る。
る。各コマンド列に１つの割込みが存在し、このコマン
ド列がコマンド及び関連バッファの双方を管理する。こ
の動作方法はデータ伝送システムの実行速度を促進す
る。
【００６９】アダプタデバイスＤＥＡのメモリＳＲＡＭ
2は以下のごとき種々のソフトウェアモジュールを内蔵
している： １．ＭＯＤＩＴとも呼ばれるモジュールＭＬ1はフレー
ムの送受信または種々のコマンド列に関する割込み以外
の物理的割込みＩＴを処理する。特に、ネットワークア
クセスコントローラＣＡＲを構成する素子からでた割込
みまたはＲＳ２３２リンクからでた割込みを処理する。
このモジュールＭＬ1は割込みを分析しその結果に従っ
て、必要な場合には該割込みに関係し得るソフトウェア
モジュールのいずれかに事象を通知する。この事象は、
該当モジュールに関連した書状箱を介して通知される。
この書状箱が空き状態から空でない状態に移行したとき
にモジュールが能動化され、書状箱が空きのときにモジ
ュールが非能動化される。
2は以下のごとき種々のソフトウェアモジュールを内蔵
している： １．ＭＯＤＩＴとも呼ばれるモジュールＭＬ1はフレー
ムの送受信または種々のコマンド列に関する割込み以外
の物理的割込みＩＴを処理する。特に、ネットワークア
クセスコントローラＣＡＲを構成する素子からでた割込
みまたはＲＳ２３２リンクからでた割込みを処理する。
このモジュールＭＬ1は割込みを分析しその結果に従っ
て、必要な場合には該割込みに関係し得るソフトウェア
モジュールのいずれかに事象を通知する。この事象は、
該当モジュールに関連した書状箱を介して通知される。
この書状箱が空き状態から空でない状態に移行したとき
にモジュールが能動化され、書状箱が空きのときにモジ
ュールが非能動化される。
【００７０】２．ＭＯＤ−ＴＸ−ＣＭＤとも呼ばれるソ
フトウェアモジュールＭＬ2はＧＰＹ結合デバイスまた
はＲＳ２３２リンクにコマンドを送出する。該モジュー
ルはコマンド列Ｆ3のポインタＰＴＦＷを管理する。該
モジュールはその書状箱が空き状態から空でない状態に
移行したときに能動化され、書状箱が空きのときに非能
動化される。
フトウェアモジュールＭＬ2はＧＰＹ結合デバイスまた
はＲＳ２３２リンクにコマンドを送出する。該モジュー
ルはコマンド列Ｆ3のポインタＰＴＦＷを管理する。該
モジュールはその書状箱が空き状態から空でない状態に
移行したときに能動化され、書状箱が空きのときに非能
動化される。
【００７１】３．ＭＯＤＳＰＶとも呼ばれるモジュール
ＭＬ3は管理コマンドとＳＭＴコマンドとを処理する監
視用モジュールである。このモジュールは列Ｆ4が空き
状態から空でない状態に移行したときに能動化され、Ｆ
4と該モジュールの書状箱とが同時に空きのときに非能
動化される。
ＭＬ3は管理コマンドとＳＭＴコマンドとを処理する監
視用モジュールである。このモジュールは列Ｆ4が空き
状態から空でない状態に移行したときに能動化され、Ｆ
4と該モジュールの書状箱とが同時に空きのときに非能
動化される。
【００７２】従って、モジュールは列Ｆ4のポインタＰ
ＴＦＲを管理する。また、ＬＬＣ型フレームの送受信に
関するコマンド以外のＧＰＵのコマンドを分析及び実行
する。このモジュールはまた受信したＳＭＴフレームを
分析し、必要な場合には応答を発生する。
ＴＦＲを管理する。また、ＬＬＣ型フレームの送受信に
関するコマンド以外のＧＰＵのコマンドを分析及び実行
する。このモジュールはまた受信したＳＭＴフレームを
分析し、必要な場合には応答を発生する。
【００７３】４．ＭＯＤＣＯＮＸとも呼ばれるモジュー
ルＭＬ4はＳＭＴ標準に定義されたいくつかのオートマ
タを実現する。ＳＭＴ標準のオートマタとしては、ＥＣ
Ｍ（Ｅｎｔｉｔｙ Ｃｏｏｒｄｉｎａｔｉｏｎ Ｍａｎ
ａｇｅｍｅｎｔ）、ＰＣＭ（Ｐｈｙｓｉｃａｌ Ｃｏｎ
ｎｅｘｉｏｎ Ｍａｎａｇｅｍｅｎｔ）、ＣＦＭ（Ｃｏ
ｎｆｉｇｕｒａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）、及
びＲＭＴ（Ｒｉｎｇ Ｍａｎａｇｅｍｅｎｔ）がある。
ルＭＬ4はＳＭＴ標準に定義されたいくつかのオートマ
タを実現する。ＳＭＴ標準のオートマタとしては、ＥＣ
Ｍ（Ｅｎｔｉｔｙ Ｃｏｏｒｄｉｎａｔｉｏｎ Ｍａｎ
ａｇｅｍｅｎｔ）、ＰＣＭ（Ｐｈｙｓｉｃａｌ Ｃｏｎ
ｎｅｘｉｏｎ Ｍａｎａｇｅｍｅｎｔ）、ＣＦＭ（Ｃｏ
ｎｆｉｇｕｒａｔｉｏｎ Ｍａｎａｇｅｍｅｎｔ）、及
びＲＭＴ（Ｒｉｎｇ Ｍａｎａｇｅｍｅｎｔ）がある。
【００７４】−オートマトンＥＣＭは、モジュールＭＬ
3から発せられるＦＤＤＩ型ネットワークＲＥへの接続
及び切断要求を受信する。
3から発せられるＦＤＤＩ型ネットワークＲＥへの接続
及び切断要求を受信する。
【００７５】−ＰＣＭは物理的接続または切断を実行す
る。
る。
【００７６】−ＣＦＭは（１つ以上の）ＰＨＹ素子とネ
ットワークアクセスコントローラＣＡＲ（ＦＤＤＩ標準
及びＣＡＲの製造業者の文献に定義されている、前出）
のＭＡＣ素子との間の電気接続を実行する。
ットワークアクセスコントローラＣＡＲ（ＦＤＤＩ標準
及びＣＡＲの製造業者の文献に定義されている、前出）
のＭＡＣ素子との間の電気接続を実行する。
【００７７】−ＲＭＴはステーションのＭＡＣをリング
に挿入する。ＲＭＴは、リングの状態変化をモジュール
ＭＬ2（ネットワーク接続または切断）に通知する。
に挿入する。ＲＭＴは、リングの状態変化をモジュール
ＭＬ2（ネットワーク接続または切断）に通知する。
【００７８】−モジュールＭＬ4は書状箱が空き状態か
ら空でない状態に移行することによってまたはネットワ
ークアクセスコントローラＣＡＲ（製造業者の文献及び
ＦＤＤＩ標準の双方に定義されている）のＰＬＡＹＥＲ
素子もしくはＢＭＡＣ素子からの割込みを受信すること
によって能動化される。このモジュールは書状箱が空き
であり且つ前述のオートマタが安定状態に達したときに
非能動化される。
ら空でない状態に移行することによってまたはネットワ
ークアクセスコントローラＣＡＲ（製造業者の文献及び
ＦＤＤＩ標準の双方に定義されている）のＰＬＡＹＥＲ
素子もしくはＢＭＡＣ素子からの割込みを受信すること
によって能動化される。このモジュールは書状箱が空き
であり且つ前述のオートマタが安定状態に達したときに
非能動化される。
【００７９】５．ＭＯＤ−ＲＸ−ＳＭＴとも呼ばれるモ
ジュールＭＬ5は、ＳＭＴフレームの受信を処理する。
このモジュールは、対応する受信バッファ（該当するＳ
ＭＴフレームを受信したバッファ）が空き状態から空で
ない状態に移行したときに能動化され、同じ受信バッフ
ァが空きのときに非能動化される。ＳＭＴフレームを処
理する必要があるときは、モジュールＭＬ3に関連した
書状箱にコマンドが挿入される。この種の動作に関して
は図４を参照しながらより詳細に後述する。
ジュールＭＬ5は、ＳＭＴフレームの受信を処理する。
このモジュールは、対応する受信バッファ（該当するＳ
ＭＴフレームを受信したバッファ）が空き状態から空で
ない状態に移行したときに能動化され、同じ受信バッフ
ァが空きのときに非能動化される。ＳＭＴフレームを処
理する必要があるときは、モジュールＭＬ3に関連した
書状箱にコマンドが挿入される。この種の動作に関して
は図４を参照しながらより詳細に後述する。
【００８０】６．ＭＯＤ−ＴＸ−ＳＭＴとも呼ばれるモ
ジュールＭＬ6は、ＳＭＴフレームの送信を管理する。
このモジュールは、該モジュールに関連した書状箱が空
でないときまたは１つのＳＭＴフレームの送信が終了し
たときに能動化される。このモジュールは、該モジュー
ルに関連した書状箱が空きのときに非能動化される。
ジュールＭＬ6は、ＳＭＴフレームの送信を管理する。
このモジュールは、該モジュールに関連した書状箱が空
でないときまたは１つのＳＭＴフレームの送信が終了し
たときに能動化される。このモジュールは、該モジュー
ルに関連した書状箱が空きのときに非能動化される。
【００８１】７．ＭＯＤ−ＲＸ−ＬＬＣとも呼ばれるモ
ジュールＭＬ7は、ＬＬＣフレームの受信を処理する。
このモジュールは、該当フレームに割当てられた受信バ
ッファが空き状態から空でない状態に移行するときに能
動化され、同じバッファが空きのときに非能動化され
る。このモジュールはコマンド列Ｆ2のポインタＰＴＦ
Ｗを管理する。１フレームの受信に対応する各コール毎
に、このモジュールは、新しく使用可能になった受信バ
ッファを任意に再使用できるように列Ｆ2のポインタＰ
ＴＦＲの状態を検査する。
ジュールＭＬ7は、ＬＬＣフレームの受信を処理する。
このモジュールは、該当フレームに割当てられた受信バ
ッファが空き状態から空でない状態に移行するときに能
動化され、同じバッファが空きのときに非能動化され
る。このモジュールはコマンド列Ｆ2のポインタＰＴＦ
Ｗを管理する。１フレームの受信に対応する各コール毎
に、このモジュールは、新しく使用可能になった受信バ
ッファを任意に再使用できるように列Ｆ2のポインタＰ
ＴＦＲの状態を検査する。
【００８２】８．ＭＯＤ−ＴＸ−ＬＬＣとも呼ばれるモ
ジュールＭＬ8は、１つのＬＬＣフレームまたはＬＬＣ
フレームの連鎖集合の送信終了を報告する割込みによっ
て能動化される。このモジュールは列Ｆ1のポインタＰ
ＴＦＲを介してコンピュータＯＲＤに、それまで使用さ
れていたバッファが使用可能になったことを通知する。
このモジュールはまた、列Ｆ1に新しいメッセージが挿
入されたことを検出し、必要な場合には後述のモジュー
ルＭＬ9を能動化する。
ジュールＭＬ8は、１つのＬＬＣフレームまたはＬＬＣ
フレームの連鎖集合の送信終了を報告する割込みによっ
て能動化される。このモジュールは列Ｆ1のポインタＰ
ＴＦＲを介してコンピュータＯＲＤに、それまで使用さ
れていたバッファが使用可能になったことを通知する。
このモジュールはまた、列Ｆ1に新しいメッセージが挿
入されたことを検出し、必要な場合には後述のモジュー
ルＭＬ9を能動化する。
【００８３】９．ＭＯＤ−ＣＭＳ−ＴＸとも呼ばれるモ
ジュールＭＬ9は、コンピュータＯＲＤから発した送信
要求を処理する。このモジュールは、列Ｆ1が空き状態
から空でない状態に移行するときに能動化される。この
モジュールは、ＯＲＤから発せられたすべての送信要求
の処理が終了したときに非能動化される。このモジュー
ルは更に、ＬＬＣフレームの送信に必要なすべてのオペ
レーションを実行する。これに関しては、これらのオペ
レーションを記載した前出のフランス特許出願第９１
０８９０７号を参照するとよい。
ジュールＭＬ9は、コンピュータＯＲＤから発した送信
要求を処理する。このモジュールは、列Ｆ1が空き状態
から空でない状態に移行するときに能動化される。この
モジュールは、ＯＲＤから発せられたすべての送信要求
の処理が終了したときに非能動化される。このモジュー
ルは更に、ＬＬＣフレームの送信に必要なすべてのオペ
レーションを実行する。これに関しては、これらのオペ
レーションを記載した前出のフランス特許出願第９１
０８９０７号を参照するとよい。
【００８４】１０．ＭＯＤＦＩＬＥとも呼ばれるモジュ
ールＭＬ10は書状箱ＢＡＬ1〜ＢＡＬｎの管理を担当す
る。
ールＭＬ10は書状箱ＢＡＬ1〜ＢＡＬｎの管理を担当す
る。
【００８５】頻繁に使用される重要なモジュールの２つ
の実施例、即ちモジュールＭＬ5とＭＬ2とを図４及び図
５を参照しながら以下に説明する。
の実施例、即ちモジュールＭＬ5とＭＬ2とを図４及び図
５を参照しながら以下に説明する。
【００８６】図４においては、アダプタデバイスＤＥＡ
がネットワークＲＥから与えられたＳＭＴ型フレームを
受信すると想定している。このフレームはメモリＶＲＡ
Ｍに直接到着し、例えばバッファＢＦ1に記憶される。
割込みＩＴ1は、バッファＢＦ１のＶＲＡＭメモリにフ
レームが到着したことをモジュールＭＬ5、即ちＭＯＤ
−ＲＸ−ＳＭＴに通知する。次にオペレーション２に移
る。
がネットワークＲＥから与えられたＳＭＴ型フレームを
受信すると想定している。このフレームはメモリＶＲＡ
Ｍに直接到着し、例えばバッファＢＦ1に記憶される。
割込みＩＴ1は、バッファＢＦ１のＶＲＡＭメモリにフ
レームが到着したことをモジュールＭＬ5、即ちＭＯＤ
−ＲＸ−ＳＭＴに通知する。次にオペレーション２に移
る。
【００８７】２．モジュールＭＬ5はバッファＢＦ1のＳ
ＭＴ型フレームをメモリＳＲＡＭの空きバッファＢＦＳ
1に転送する。この転送を行なうためにモジュールＭＬ5
はバッファのリストにアクセスし空きバッファを選択す
る。
ＭＴ型フレームをメモリＳＲＡＭの空きバッファＢＦＳ
1に転送する。この転送を行なうためにモジュールＭＬ5
はバッファのリストにアクセスし空きバッファを選択す
る。
【００８８】３．このオペレーション中にモジュールＭ
Ｌ5は、バッファＢＦＳ1の場所及びその長さを指示する
コマンドＣＭＤ1を送出する。次いでオペレーション４
に移る。
Ｌ5は、バッファＢＦＳ1の場所及びその長さを指示する
コマンドＣＭＤ1を送出する。次いでオペレーション４
に移る。
【００８９】４．モジュールＭＬ5はコマンドＣＭＤ1の
内容を書状箱ＢＡＬ1（監視用モジュールＭＯＤ−ＳＰ
Ｖ、モジュールＭＬ3の書状箱）に転送する。ここでモ
ジュールＭＬ3がオペレーション５を実行する。
内容を書状箱ＢＡＬ1（監視用モジュールＭＯＤ−ＳＰ
Ｖ、モジュールＭＬ3の書状箱）に転送する。ここでモ
ジュールＭＬ3がオペレーション５を実行する。
【００９０】５．ＭＬ3はその書状箱ＢＡＬ1の内容を読
取り、バッファＢＦＳ1に存在する所定長さを有するＳ
ＭＴフレームを処理する必要があることを発見する。
取り、バッファＢＦＳ1に存在する所定長さを有するＳ
ＭＴフレームを処理する必要があることを発見する。
【００９１】６．次に、監視用モジュールはＦＤＤＩ標
準に従ってＳＭＴ型フレームを処理し、この処理が終了
した後でオペレーション７に移る。
準に従ってＳＭＴ型フレームを処理し、この処理が終了
した後でオペレーション７に移る。
【００９２】７．ＭＬ3は上記の手続きに従ってバッフ
ァＢＦＳ1を解放する。
ァＢＦＳ1を解放する。
【００９３】アダプタデバイスＤＥＡによって送出され
たコマンドがどのようにＧＰＵに送出されるかを図５に
基づいて説明する。この場合にはモジュールＭＬ2（Ｍ
ＯＤ−ＴＸ−ＣＭＤ）が作用する。従って、オペレーシ
ョン１１のときにプロセッサＣＰＵ2は（ＭＬ2以外の）
任意のモジュール、例えばＭＬ1を介してコマンドＣＭ
Ｄ2を送出したと想定する。このコマンドは内部コマン
ドであると考えられる。このコマンドは列Ｆ3に割当て
られる。
たコマンドがどのようにＧＰＵに送出されるかを図５に
基づいて説明する。この場合にはモジュールＭＬ2（Ｍ
ＯＤ−ＴＸ−ＣＭＤ）が作用する。従って、オペレーシ
ョン１１のときにプロセッサＣＰＵ2は（ＭＬ2以外の）
任意のモジュール、例えばＭＬ1を介してコマンドＣＭ
Ｄ2を送出したと想定する。このコマンドは内部コマン
ドであると考えられる。このコマンドは列Ｆ3に割当て
られる。
【００９４】次にオペレーション１２に移る。
【００９５】１２．このオペレーションでは、モジュー
ルＭＬ1がバッファのリストにアクセスし、コマンド列
に転送するまえにコマンドの内容を受信させるバッファ
としてメモリＶＲＡＭの１つのフリーバッファ、例えば
バッファＢＦ2を選択する。次にオペレーション１３に
移る。
ルＭＬ1がバッファのリストにアクセスし、コマンド列
に転送するまえにコマンドの内容を受信させるバッファ
としてメモリＶＲＡＭの１つのフリーバッファ、例えば
バッファＢＦ2を選択する。次にオペレーション１３に
移る。
【００９６】１３．このオペレーションでは、ＭＬ1が
コマンドをＭＬ2の書状箱ＢＡＬ2に転送する。この転送
が終わるとオペレーション１４に移る。
コマンドをＭＬ2の書状箱ＢＡＬ2に転送する。この転送
が終わるとオペレーション１４に移る。
【００９７】１４．このオペレーションでは、ＭＬ2が
その書状箱の内容を列Ｆ3に転送する。この転送が終わ
ると、ＧＰＵのマイクロプロセッサＣＰＵ1が列Ｆ3のコ
マンドを読取り、これをバッファＢＦ2に転送する。
その書状箱の内容を列Ｆ3に転送する。この転送が終わ
ると、ＧＰＵのマイクロプロセッサＣＰＵ1が列Ｆ3のコ
マンドを読取り、これをバッファＢＦ2に転送する。
【図１】引用の２つの特許出願のいずれかに記載された
ような従来技術のデータ伝送システムの種々の必須構成
素子を示す説明図である。
ような従来技術のデータ伝送システムの種々の必須構成
素子を示す説明図である。
【図２】本発明のデータ伝送システムに属するアダプタ
デバイスのオペレーティングソフトウェアを構成する種
々のソフトウェアモジュールを示す説明図である。
デバイスのオペレーティングソフトウェアを構成する種
々のソフトウェアモジュールを示す説明図である。
【図３ａ】結合デバイスとアダプタデバイスとの間のイ
ンターフェイスの構成方法を示す説明図である。
ンターフェイスの構成方法を示す説明図である。
【図３ｂ】アダプタデバイスの管理プロセッサのメモリ
の内部の書状箱の配置方法を示す説明図である。
の内部の書状箱の配置方法を示す説明図である。
【図４】アダプタデバイスのオペレーティングソフトウ
ェアを構成するすべてのソフトウェアモジュールのうち
の１つのソフトウェアモジュールをＦＤＤＩネットワー
クの所定のフレーム型に使用したときのオペレーション
の一例を示す説明図である。
ェアを構成するすべてのソフトウェアモジュールのうち
の１つのソフトウェアモジュールをＦＤＤＩネットワー
クの所定のフレーム型に使用したときのオペレーション
の一例を示す説明図である。
【図５】アダプタデバイスのオペレーティングソフトウ
ェアを構成するすべてのソフトウェアモジュールのうち
の別の１つのソフトウェアモジュールをＦＤＤＩネット
ワークの所定の別のフレーム型に使用したときのオペレ
ーションの一例を示す説明図である。
ェアを構成するすべてのソフトウェアモジュールのうち
の別の１つのソフトウェアモジュールをＦＤＤＩネット
ワークの所定の別のフレーム型に使用したときのオペレ
ーションの一例を示す説明図である。
ＧＰＵ 汎用結合デバイス ＤＥＡ アダプタデバイス ＣＡＲ ネットワークアクセスコントローラ ＣＰＵ1、ＣＰＵ2 マイクロプロセッサ Ｆ1〜Ｆ4 コマンド列 ＭＬ1〜ＭＬ10 ソフトウェアモジュール ＰＴＦＷ 書込みポインタ ＰＴＦＬ 読取りポインタ ＢＡＬ1〜ＢＡＬｎ 書状箱
Claims (8)
- 【請求項１】 バスに接続された汎用結合デバイスを含
んでおり、前記汎用結合デバイスは、ネットワークアク
セスコントローラを介してネットワークに接続されたア
ダプタデバイスとインタフェースによって通信するよう
に構成され、 前記汎用結合デバイスが、 第１メモリに結合され、該メモリに内蔵されたオペレー
ティングシステムを実行する第１マイクロプロセッサ
と、 バスとアダプタデバイスとの間に配置された２ポートメ
モリを含み、バスからアダプタデバイスに向かう方向及
びその逆の方向にフレームを転送する手段とを有してお
り、 前記アダプタデバイスが、 フレーム転送手段とネットワークアクセスコントローラ
との間のフレーム転送を管理する第２マイクロプロセッ
サを含む型のデータ伝送システムであって、 前記インタフェースは、各々が１つのコマンド集合を含
む複数のコマンド列から構成され、前記コマンド集合の
少なくとも一部がフレームの送信または受信に関係し、
前記列が２ポートメモリの内部に配置されており、管理
用第２プロセッサはネットワークの特定フレームの送信
及び受信を管理するために互いに独立した複数のソフト
ウェアモジュールを処理し、前記モジュールは互いに通
信し且つ第２プロセッサに含まれている書状箱及び／ま
たは２ポートメモリに含まれているコマンド列を介して
第１マイクロプロセッサのオペレーティングシステムと
通信することを特徴とするコンピュータと高速環状ネッ
トワークとの間のデータ伝送システム。 - 【請求項２】 ＦＤＤＩ型ネットワークを使用するデー
タ伝送システムにおいて、コマンド列が、ＬＬＣ型フレ
ームの送信または受信に関連したオーダコマンドと、ネ
ットワークまたはネットワークの任意のステーションの
整合試験を実行するためにＳＭＴフレームの形態で送受
信されるＳＭＴ型コマンドと、アダプタデバイスの構成
を管理し得る管理用コマンドとを含むことを特徴とする
請求項１に記載のデータ伝送システム。 - 【請求項３】各コマンドが４つの３２ビットワードセル
によって構成されており、メモリゾーンを前記コマンド
に関連させるかまたは関連させないことができ、該メモ
リゾーンは２ポートメモリに存在してもよくまたは第２
マイクロプロセッサに結合されたメモリに存在してもよ
いことを特徴とする請求項２に記載の伝送システム。 - 【請求項４】 コマンドを送信または受信し得る２つの
コマンドチャネルを含んでおり、各チャネルは、一方が
コマンド送信用、他方がコマンド受信用の２つのコマン
ド列から成り、第１チャネルがＬＬＣ型のフレームを送
受信し得るオーダチャネルであり、第２チャネルがアダ
プタデバイスに管理用コマンドを送出し得る管理用チャ
ネルであることを特徴とする請求項２に記載の伝送シス
テム。 - 【請求項５】 １列あたり２n 個のコマンドが存在し、
各列が書込みポインタ及び読取りポインタに結合されて
いることを特徴とする請求項４に記載の伝送システム。 - 【請求項６】 書状箱の各々が２n 個のコマンドを含む
リストを構成しており、各コマンドを、２ポートメモリ
内または第２マイクロプロセッサに所属するメモリ内の
１つのメモリゾーンに関連させるかまたは関連させない
ことができることを特徴とする請求項１に記載のデータ
伝送システム。 - 【請求項７】 コマンド列が空き状態から空きでない状
態に移行したことを報告する割込みチャネルを含むこと
を特徴とする請求項１に記載のデータ伝送システム。 - 【請求項８】 コマンド列の各々が、 １．コマンドを管理する機能、及び、 ２．前記コマンドに関連したフレームまたはフレーム部
分を記憶させるべきメモリゾーンの場所を定義及び管理
する機能を有していることを特徴とする請求項１に記載
の伝送システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9211054 | 1992-09-16 | ||
| FR9211054A FR2695740B1 (fr) | 1992-09-16 | 1992-09-16 | Système de transmission de données entre un bus d'ordinateur et un réseau en forme d'anneau à très haut débit. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187267A JPH06187267A (ja) | 1994-07-08 |
| JPH07120320B2 true JPH07120320B2 (ja) | 1995-12-20 |
Family
ID=9433577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229199A Expired - Lifetime JPH07120320B2 (ja) | 1992-09-16 | 1993-09-14 | コンピュータバスと高速環状ネットワークとの間のデータ伝送システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5561812A (ja) |
| EP (1) | EP0588703B1 (ja) |
| JP (1) | JPH07120320B2 (ja) |
| DE (1) | DE69325135T2 (ja) |
| ES (1) | ES2136116T3 (ja) |
| FR (1) | FR2695740B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5799190A (en) * | 1994-08-09 | 1998-08-25 | Apple Computer, Inc. | Communications coprocessor for realizing bidirectional isochronous communications link with host computer |
| JPH0887459A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | バックグラウンド通信方式 |
| US5996024A (en) * | 1998-01-14 | 1999-11-30 | Emc Corporation | Method and apparatus for a SCSI applications server which extracts SCSI commands and data from message and encapsulates SCSI responses to provide transparent operation |
| US7093127B2 (en) * | 2001-08-09 | 2006-08-15 | Falconstor, Inc. | System and method for computer storage security |
| US7058788B2 (en) * | 2001-02-23 | 2006-06-06 | Falconstor Software, Inc. | Dynamic allocation of computer memory |
| US6715098B2 (en) | 2001-02-23 | 2004-03-30 | Falconstor, Inc. | System and method for fibrechannel fail-over through port spoofing |
| US20040233910A1 (en) * | 2001-02-23 | 2004-11-25 | Wen-Shyen Chen | Storage area network using a data communication protocol |
| US7346783B1 (en) * | 2001-10-19 | 2008-03-18 | At&T Corp. | Network security device and method |
| US7783901B2 (en) * | 2001-12-05 | 2010-08-24 | At&T Intellectual Property Ii, L.P. | Network security device and method |
| US8983938B1 (en) * | 2009-02-06 | 2015-03-17 | Hewlett-Packard Development Company, L.P. | Selecting a command file |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4458316A (en) * | 1981-03-06 | 1984-07-03 | International Business Machines Corporation | Queuing commands in a peripheral data storage system |
| US4901232A (en) * | 1983-05-19 | 1990-02-13 | Data General Corporation | I/O controller for controlling the sequencing of execution of I/O commands and for permitting modification of I/O controller operation by a host processor |
| EP0255090A3 (en) * | 1986-07-28 | 1990-02-07 | Honeywell Bull Inc. | Lan controller proprietary bus |
| US5237659A (en) * | 1989-07-27 | 1993-08-17 | Bull S.A. | Gateway device for connecting a computer bus to a ring network |
| JP2965043B2 (ja) * | 1990-04-10 | 1999-10-18 | 三菱電機株式会社 | デュアルポートメモリ |
| FR2679352B1 (fr) * | 1991-07-15 | 1996-12-13 | Bull Sa | Dispositif universel de couplage d'un bus d'ordinateur a un controleur d'un groupe de peripheriques. |
-
1992
- 1992-09-16 FR FR9211054A patent/FR2695740B1/fr not_active Expired - Fee Related
-
1993
- 1993-09-13 EP EP93402222A patent/EP0588703B1/fr not_active Expired - Lifetime
- 1993-09-13 DE DE69325135T patent/DE69325135T2/de not_active Expired - Fee Related
- 1993-09-13 ES ES93402222T patent/ES2136116T3/es not_active Expired - Lifetime
- 1993-09-14 JP JP5229199A patent/JPH07120320B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-22 US US08/589,765 patent/US5561812A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ES2136116T3 (es) | 1999-11-16 |
| DE69325135T2 (de) | 1999-10-28 |
| JPH06187267A (ja) | 1994-07-08 |
| EP0588703B1 (fr) | 1999-06-02 |
| US5561812A (en) | 1996-10-01 |
| DE69325135D1 (de) | 1999-07-08 |
| EP0588703A1 (fr) | 1994-03-23 |
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| FR2695740A1 (fr) | 1994-03-18 |
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Legal Events
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