JPH06187267A - コンピュータバスと高速環状ネットワークとの間のデータ伝送システム - Google Patents
コンピュータバスと高速環状ネットワークとの間のデータ伝送システムInfo
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- JPH06187267A JPH06187267A JP5229199A JP22919993A JPH06187267A JP H06187267 A JPH06187267 A JP H06187267A JP 5229199 A JP5229199 A JP 5229199A JP 22919993 A JP22919993 A JP 22919993A JP H06187267 A JPH06187267 A JP H06187267A
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Abstract
の間の高速データ伝送システムを提供する。 【構成】 コンピュータバス(PSB)とネットワーク
(RE)との間のデータ伝送システムは<バスに接続さ
れた結合デバイス(GPU)を含んでおり、該結合デバ
イスは、ネットワークに接続されたアダプタデバイス
(DEA)とインターフェイスを介して通信するように
構成され、第1マイクロプロセッサ(CPU1)と、2
ポートメモリを内蔵するアダプタデバイスにバスからフ
レームを転送する転送手段とを含んでおり、アダプタデ
バイスは第2マイクロプロセッサ(CPU2)を含む。
インターフェイスが前記メモリ内に配置されたコマンド
列(F1〜F4)から構成され、管理用第2プロセッサ
が、ネットワークの特定フレームの送受信を管理するた
めに互いに独立したソフトウェアモジュール(M
L1、...ML10)を処理し且つ第2プロセッサに内
蔵された書状箱(BAL1など)及び/またはコマンド
列を介して通信する。
Description
ットワークとの間のデータ伝送システムに関する。より
詳細には本発明は、伝送媒体が光ファイバから成るFD
DI型のデータ伝送ネットワークまたは、伝送媒体がツ
イストペアから成るTPDDI型のデータ伝送ネットワ
ークに使用される。
送ネットワークの使用頻度は益々増加しており、該ネッ
トワークの概要は、ANSI(American Na
tional Standard Institut
e)のような国際標準化委員会で作成された文献のX3
T9−5の項に定義されている。また、I.S.O.
(International Standard O
rganization)もこれらの標準ネットワーク
型式を採択している。標準は、ネットワークの物理的及
び電気的特性を総合的に定義している。これらの伝送ネ
ットワークの利点は、100Mbits/秒のオーダの
高い伝送速度が得られることである。
から送信される情報メッセージは複数のフレームから構
成されている。フレームは、フレームの先端及び末端に
配置されたコマンドキャラクタによって時間的に枠付け
された有効データから成る。FDDI型またはTPDD
I型のネットワークにおけるフレームの長さは4キロバ
イトであり、主要な2つのフレーム型式、即ちLLC型
フレームとSMT型フレームとが標準によって定義され
ている。LLC型フレームは実際に搬送すべき有効デー
タから成り、ネットワークで最も普遍的に使用されるフ
レームを構成している。SMT型フレームは「ステーシ
ョンマネージメント」またはステーション管理と呼ばれ
る特殊フレームであり、ネットワークに接続された各ス
テーションの良好な動作を確認し得る。
セッサ、メモリ、コントローラなど)の集合体が基準化
寸法のカードアセンブリに配置されていることも知られ
ている。これらのカードは、通常は並列型の同一バスに
接続されており、バスは、異なるカード間の相互通信、
データの搬送及び給電を確保している。
LTIBUSII(一般にPSB(Parallel
System Bus)と呼ばれるINTEL社の登録
商標)であり、IEEE1296(Institute
of Electrical and Electr
onic Engineers)によって標準化されて
いる。
システム(接続ブリッジデバイスと呼んでもよい)を介
してネットワーク(FDDIまたはTPDDI)に接続
されている。このシステムの機能は、MULTIBUS
IIにおける情報伝送条件をネットワークにおける伝送
条件に適応させることである。実際、一方でバス、他方
でネットワークにおけるデータ伝送モードは全く違って
おり、情報伝送速度、使用伝送プロトコル、書込みコー
ド、情報、フォーマット、コマンドキャラクタ、なども
全く違っている。
を図1に示す。図1のシステム及びその動作の種々の実
施態様に関しては、1991年7月15日付出願のBU
LLS.A.のフランス特許出願第91 08908
号、「コンピュータバスを周辺装置のコントローラに接
続するための汎用結合デバイス」、及び、同日付けの同
じ出願人のフランス特許出願第91 08907号、
「ネットワークの特定リンクにコンピュータバスを接続
する汎用結合デバイス用オペレーティングシステム」に
詳細に記載されている。
つの部分、即ち汎用結合デバイスGPU(Genera
l Propose Unit)とアダプタデバイスD
EAとに分解される。
よって製造されるVL 82c389型のコプロセッサ
MPCによってPSBに接続されている。該コプロセッ
サはメッセージモードによってコンピュータORD(図
を簡単にするために図1に図示しない)と通信してお
り、このモードは前出の標準IEEE 1296に定義
されている。
と同一のカード上に物理的に配置され得る。更に、例え
ば、フランス特許第2 650 412号、「コンピュ
ータバスを環状光ファイバネットワークに接続するため
のブリッジデバイス」に記載されたような方法で、ネッ
トワークREに物理的に接続されている。
構成素子を含む: −前出のコプロセッサMPC; −デバイスGPUの中央ユニットを事実上構成し、アダ
プタデバイスDEA宛てのコマンドを搬送するために内
部バスBI1を備えたマイクロプロセッサCPU1。この
マイクロプロセッサは書き替え可能なプログラマブルメ
モリEPROM1、ランダムアクセスメモリSRAM1及
び割込みマネージャMRP1の夫々に結合されている。
これらの素子EPROM1、SRAM1、MFP1のすべ
ては内部バスBI1に接続されている; −ビデオ−RAM型2ポートメモリVRAM; −一方でメモリVRAMに接続するためにバスB2に接
続され、他方でコプロセッサMPCに接続するためにバ
スB3に接続された直接メモリアクセスコントローラD
MAC; −メモリVRAMをアダプタデバイスDEAに接続する
バスB1。
ては後述する。
サCPU1はMOTOROLA社によって製造された6
8030型のものである。内部バスBI1はデータ用に
32ビット、アドレス用に32ビットの非多重化バスで
ある。
ROM1は例えば、256キロバイトの容量を有してお
り、汎用結合デバイスGPUの自己検査プログラム及び
初期化プログラムを内蔵している。
e Operating System)で示されるマ
イクロプロセッサCPU1のオペレーティングシステム
はスタティックメモリSRAM1に内蔵されており、結
合デバイスGPUを初期化する機能を有している。この
メモリの容量は例えば1メガバイトである。GROSは
前出のフランス特許出願第91 08907号に記載さ
れている。
DMACが一方でメモリVRAMとコプロセッサMPC
との間に直列に接続され、他方でコプロセッサMPCと
マイクロプロセッサCPU1のバスBIとの間に直列に
接続されていることを示す。
しては、1991年12月19日出願の本件出願人によ
るフランス特許出願第91 15814号、「複数のメ
モリとコンピュータバスとの間の多重データ転送コント
ローラ」に詳細に記載されている。
スGPUの頭脳である。このマイクロプロセッサは、デ
ータの転送を初期化し、プロトコルの適応を実行し、オ
ペレーティングシステムを実現し、詳細に後述するよう
な方法でコマンドとステータスとを交換することによっ
てDEAと対話しながらDEAとコンピュータORDと
の間でデータを交換する。。
作に関しては前出の3つの特許及び特許出願に詳細に記
載されている。
も公知である。前出のフランス特許第2 650 41
2号に1つの例が記載されている。このようなデバイス
は、転送管理コントローラCTとネットワークアクセス
コントローラCARと物理的ネットワーク適応デバイス
DAPRとを含む。
イスGPUのマイクロプロセッサCPU1とコマンドを
交換しながらデバイスGPUとアダプタデバイスとネッ
トワークREとの間の相互的なフレーム転送を編成する
ことである。ネットワークアクセスコントローラは、物
理的適応デバイスDAPRとB1に物理的に接続された
バスB4とを介してバスB1からネットワークREにデー
タを物理的に転送し得る。ネットワークアクセスコント
ローラCAR及び物理的ネットワークアクセスデバイス
DAPEは例えば、Societe National
Semi−conductorsの素子DP8326
5、DP83261、83251または55、8323
1、83241から構成されている。
CPU2とメモリEPROM2とスタティックメモリSR
AM2と割込みマネージャMFP2とを含む。これらのす
べての素子は、転送コントローラCTの内部バスBI2
によって接続されている。勿論、マイクロプロセッサC
PU2が転送コントローラCTの中心素子であり、コマ
ンドを介してマイクロプロセッサCPU1との対話を編
成する。この方法に関しては本文中で後述する。
ては、データ及びコマンドが異なるつのバスを通過す
る。即ちコマンドは転送コントローラCTの内部バスB
I2を通過する。更に、コマンド及びデータは、一方が
データ用及び他方がコマンド用のFIFOメモリから成
る転送インタフェース(図1に図示せず)を介してアダ
プタデバイスDEAと結合デバイスGPUとの間に転送
される。
EAとの間に存在するこのようなインタフェースは、素
子DEAから素子GPUの方向またはその逆の方向の情
報の転送速度に関してデータ伝送システムの性能を低下
させる。更に、素子FIFOが存在するので、2つのマ
イクロプロセッサCPU1とCPU2との間のコマンドの
交換毎に割込みが管理される(構造になっている)。
スを削除しこのインタフェースをメモリVRAMに配置
されたコマンド列で置換することによってこれらの欠点
を解消し得る。更に、一方では互いに通信し他方ではメ
モリSRAM2に配置された書状箱及び/またはメモリ
VRAMに配置されたコマンド列を介してマイクロプロ
セッサCPU1の管理システムと通信し得る互いに独立
したソフトウェアモジュールがアダプタデバイスDEA
のメモリSRAM2に配置されている。
環状ネットワークとの間のデータ伝送システムは、バス
に接続された汎用結合デバイスを含んでおり、汎用結合
デバイスは、ネットワークアクセスコントローラを介し
てネットワークに接続されたアダプタデバイスとインタ
フェースによって通信するように構成され、汎用結合デ
バイスが、第1メモリに結合され、該メモリに内蔵され
たオペレーティングシステムを実行する第1マイクロプ
ロセッサと、バスとアダプタデバイスとの間に配置され
た2ポートメモリを含みバスからアダプタデバイスの方
向及びその逆の方向にフレームを転送する転送手段とを
有しており、アダプタデバイスが、転送手段とアクセス
コントローラとの間のフレーム転送を管理する第2マイ
クロプロセッサを含む。本発明のデータ伝送システムの
特徴は、インタフェースが、1つのコマンド集合を夫々
が含む複数のコマンド列から構成され、コマンド集合の
少なくとも一部がフレームの送信または受信に関係し、
コマンド列が2ポートメモリの内部に配置されており、
管理用第2プロセッサはネットワークの特定フレームの
送受信を管理するために互いに独立した複数のソフトウ
ェアモジュールを含み、ソフトウェアモジュールは互い
に通信し且つ第2プロセッサに含まれている書状箱及び
/または2ポートメモリに含まれているコマンド列を介
して第1マイクロプロセッサのオペレーティングシステ
ムと通信することである。
記載より本発明の別の特徴及び利点が明らかにされよ
う。
る。
は、図1に示す構造である。前出のフランス特許第2
650 412号に記載のデータ伝送システム(ブリッ
ジ接続デバイスと呼ばれるシステム)と対照的に、汎用
結合デバイスGPUとアダプタデバイスDEAとの間の
インタフェースはGPUとDEAとの間に配置されたF
IFOメモリによって構成されずに、デバイスGPUの
メモリVRAMの内部に配置されたF1〜F4のような複
数のコマンド列から構成されている。図3aのメモリV
RAMの右上方部にこれらのコマンド列を図示してい
る。更に、アダプタデバイスDEAは複数のソフトウェ
アモジュールML1、ML2、...、MLi、...、
ML9、ML10を含み、これらは互いに独立しており、
管理コントローラCTのスタティックメモリSRAM2
に内蔵された書状箱BAL1、BAL2、BALnを介し
て互いに通信する(図2及び図3b参照)。
は、バッファと呼ばれる複数のメモリゾーンを内蔵し、
このメモリゾーンはバスPSBとネットワークREとの
間に伝送されるデータのフレームの全部または一部を収
容し得る。従って、2ポートメモリVRAMは複数のメ
モリゾーンBF1〜BFpを含み、スタティックメモリ
SRAM2は複数のメモリゾーンBFS1〜BFSqを含
む。各メモリゾーンの初期の長さ及びアドレスは勿論経
時的に可変であり、データ伝送システムに影響を与える
事象、即ちバスPSBからネットワークREの方向及び
逆の方向の転送を要するフレームの種類及び長さに依存
する。
IまたはTPDDI型のネットワークREに接続可能で
あり、LLC型またはSMT型のフレームをネットワー
クで送受信可能であり、特定事象またはSMT型フレー
ムによって励起されるすべてのレスポンスまたは作用を
自律的に確保する。言い替えると、アダプタデバイスは
2種類のプロセス、即ちLLCフレームの送受信に関す
るプロセスとSMTフレームの送受信に関するプロセス
とを管理し得る。このために、アダプタデバイスは図3
aに示すコマンド列F1〜F4のいずれかに定義されメモ
リVRAMに収容された本質的に3種類のコマンドを処
理する必要がある。3種類のコマンドは: −LLCフレームの送受信に関連したオーダコマンド、 −ネットワークまたは当該アダプタデバイスを含むステ
ーションも含めてネットワークのいずれかのステーショ
ンとの整合検査を行なうためにSMT型フレームの形態
で送受信されるSMT型コマンド、 −アダプタデバイスの構成(configuratio
n)を管理し得る管理コマンド。
とも呼ばれる複数のソフトウェアモジュールを含み、こ
のモジュールは書状箱BAL1〜BALn及び/または
コマンド列F1〜F4を介して互いに通信する。1つのタ
スクは、例えばコンピュータORDからバスPSBを介
して到着するコマンドの受信またはLLCもしくはSM
T型のフレームの受信のような物理的事象によって励起
される。タスクはまた別のタスクによって励起される。
類のコマンドに等しい構造を有している。一方のコマン
ドは、HOSTコマンドと呼ばれるようにコンピュータ
ORDから送出されるコマンドであり、他方のコマンド
は、アダプタデバイスDEAのすべてのソフトウェアモ
ジュールによって生成される内部型コマンドである。
ド成るセル(即ち全部で16バイト)から構成されてい
る。バッファ(BF1〜BFpまたはBFS1〜BFS
q)をコマンドに関連または非関連にできる。4つのワ
ードをMOT1〜MOT4で示す。
れており、ビットのランクが示されている。このランク
は垂直方向で上から下に読まれる。従って、ランク31
のビットは最も左側のビットであり、ランク0のビット
は最も右側のビットである。
b31はコマンドに固有のコードを示す。
ペレーションに対応する: 00:禁制(illicite)オペレーション 01:要求 10:応答 11:通知 ビットb8〜b15はコマンドの発信元がオペレーティ
ングシステムGPUであるかまたはソフトウェアモジュ
ールDEAの一方もしくは他方のいずれであるかを定義
する。GPUであるかまたはソフトウェアモジュールの
一方もしくは他方のいずれであるかはこれらのビットb
8〜b15の集合の特定値によって定義される。
理チャネルを定義し、ビットb0〜b5は論理0に等し
く、ビットb7−b6の組は以下の値を有する: −00はGPUに固有の論理チャネルであることを示
す、 −01は内部論理チャネルであることを示す、 −10はネットワークであることを示す、 −11はアダプタデバイスDEAに接続され保守のため
に使用される直接標準RS232リンク(判り易くする
ために図1には示していない)であることを示す。
ドの場合(この場合にはGPUの論理チャネルが使用さ
れる)、ビットb0〜b31はコマンドの識別子を定義
する。該コマンドに対する応答の識別子は対応する要求
の識別子に等しい。
の論理チャネル以外の論理チャネルが使用される)、ビ
ットb16〜b31がコマンドの識別子を定義し、ビッ
トb0〜b14は、該コマンドに関連したバッファが存
在するときは該バッファの番号を定義する。ビットb1
5は、0に等しいときは、SRAM1に存在する関連バ
ッファ、即ち、バッファBFS1〜BFAqの1つを定
義する。1に等しいときは、VRAMに存在する関連バ
ッファ、即ちバッファBF1〜BFpの1つを定義す
る。
b31は要求の可能な種々のオプションまたは応答の1
つの状態を識別する。実際、1つの要求は種々の方法で
実行され得る。例えば、切断要求の場合には、この切断
を実行するための複数の可能なオプションが存在する。
バッファの長さを(8ビットバイトで)示す。この長さ
が零のとき、コマンドはバッファに関連していない。
31は必要な場合にはコマンドに関連したバッファのア
ドレスを識別する。
受信し得る。各チャネルは2つのコマンド列から成る。
これらのチャネルは以下の通りである(表2参照):
信し得る。即ちフレームの送信には列F1が使用されフ
レームの受信には列F2が使用される。
送出し得る。該チャネルは列F3及びF4に関連してい
る。
である(1つのコマンドが16個の8ビットバイトで符
号化されていることを想起されたい)。1つの列の要素
の数は2の累乗である。従って1列あたり2n 個のコマ
ンドが存在する。各列に1つの書込みポインタPTFW
と1つの読取りポインタPTRFとが結合されている。
動作は以下のごとく進行する。
列が空き状態から空でない状態に移行したときに限って
割込みが発生する(空き状態は列に書込まれたコマンド
が存在しない状態に対応する)。
のような進行するかをより十分に理解するために表3を
参照されたい。
+1)(モジュロ2n )の場合、列は満杯状態である。
が実行される: (a)コマンドをインデックスPTFWに挿入する、
(b)論理オペレーションPTFW=(PTFW+1)
(モジュロ2n )を実行する。
き列から空でない列に移行する場合と同様に、このコマ
ンドの導入を割込みによって通知しなければならない。
PTFWのとき、列は空きである。
TFR+1)(モジュロ2n )を実行する。
M2に存在するかにかかわりなくバッファを使用するこ
とができるように、バッファインデックスリストが必須
である。このリストは2n 個の16ビットワードから成
る。各ワードが使用可能バッファのインデックスを示
す。メモリSRAM2に配置されたBUFL1、BUFL
2と呼ばれる2つのバッファリストが存在する。第1の
リストはメモリVRAMに内蔵されたバッファ、即ちバ
ッファBF1〜BRpに関するリストであり、第2のリ
ストはメモリSRAM2に内蔵されたバッファ、即ちバ
ッファBFS1〜BFSqに関するリストである。
ンタPFWL、読取りポインタPFRL及びリストの内
部で使用されるバッファの総数を示す使用バッファのカ
ウンタNBUFが存在する。
バッファカウンタがリストのサイズに等しい内容を有し
ているとき、リストは満杯状態であり、これは、使用可
能バッファが存在しないことを意味する。逆の場合に
は、第1の空きバッファを示すポインタPFWLによっ
て定義されたアドレスで使用可能バッファのインデック
スを読取る。次いで以下の論理演算を実行する: PFWL=(PFWL+1)(モジュロ2n )。
バッファとするためには、このバッファのインデックス
をアドレスPFRLに書込み、次いで以下の論理演算を
実行する: PFRL=(PFRL+1)(モジュロ2n )。
個のコマンドのリストから構成される。各コマンドはバ
ッファに関連させられるかまたは非関連である。上述の
VRAMまたはSRMA2に内蔵されたバッファはすべ
て、各書状箱に使用可能である。従って書状箱の機能は
コマンド列の機能に全く等しい。
ムの受信または送信に必要なバッファの長さを示してい
る。メモリVRAMの編成は、夫々最大4キロバイトの
ページで行なわれ、FDDI標準に従うフレームが45
00バイトまでの長さを有し得るので、完全1フレーム
を記憶するためにはメモリVRAMの2ページを使用す
る必要があろう。この場合、アダプタデバイスが2つの
コマンドを編集し、第1コマンドはフレームの第1部分
の長さを収容し、第2コマンドはフレームの第2部分の
長さを示す。
みチャネルを有しており、GPUは、コマンド列F1及
びF4が空き状態から空でない状態に移行したことを夫
々示す2つの割込みチャネルIRQ−Tx及びIRQ−
REQを管理し、アダプタデバイスDEAは、列F2及
びF3が空き状態から空でない状態に移行したことを夫
々示す2つの割込みチャネルIRQ−Rx及びIRQ−
INDを管理する。
ない。肯定応答は暗黙である。従って、この送信に対応
するコマンドが読取られたときはこのコマンドが実行さ
れると考えてよい。送信のときに、GPUは対応するコ
マンドにバッファのアドレスと長さとを与える。コマン
ド列のポインタが作動するとき、これは、対応するフレ
ームが送信され、対応するバッファが解放されたことを
意味する。従ってコマンド列は: −コマンドを管理する、 −フレームまたはフレーム部分を記憶すべきメモリの場
所を定義及び管理する、という双方の役割を果たす。
る。各コマンド列に1つの割込みが存在し、このコマン
ド列がコマンド及び関連バッファの双方を管理する。こ
の動作方法はデータ伝送システムの実行速度を促進す
る。
2は以下のごとき種々のソフトウェアモジュールを内蔵
している: 1.MODITとも呼ばれるモジュールML1はフレー
ムの送受信または種々のコマンド列に関する割込み以外
の物理的割込みITを処理する。特に、ネットワークア
クセスコントローラCARを構成する素子からでた割込
みまたはRS232リンクからでた割込みを処理する。
このモジュールML1は割込みを分析しその結果に従っ
て、必要な場合には該割込みに関係し得るソフトウェア
モジュールのいずれかに事象を通知する。この事象は、
該当モジュールに関連した書状箱を介して通知される。
この書状箱が空き状態から空でない状態に移行したとき
にモジュールが能動化され、書状箱が空きのときにモジ
ュールが非能動化される。
フトウェアモジュールML2はGPY結合デバイスまた
はRS232リンクにコマンドを送出する。該モジュー
ルはコマンド列F3のポインタPTFWを管理する。該
モジュールはその書状箱が空き状態から空でない状態に
移行したときに能動化され、書状箱が空きのときに非能
動化される。
ML3は管理コマンドとSMTコマンドとを処理する監
視用モジュールである。このモジュールは列F4が空き
状態から空でない状態に移行したときに能動化され、F
4と該モジュールの書状箱とが同時に空きのときに非能
動化される。
TFRを管理する。また、LLC型フレームの送受信に
関するコマンド以外のGPUのコマンドを分析及び実行
する。このモジュールはまた受信したSMTフレームを
分析し、必要な場合には応答を発生する。
ルML4はSMT標準に定義されたいくつかのオートマ
タを実現する。SMT標準のオートマタとしては、EC
M(Entity Coordination Man
agement)、PCM(Physical Con
nexion Management)、CFM(Co
nfiguration Management)、及
びRMT(Ring Management)がある。
3から発せられるFDDI型ネットワークREへの接続
及び切断要求を受信する。
る。
ットワークアクセスコントローラCAR(FDDI標準
及びCARの製造業者の文献に定義されている、前出)
のMAC素子との間の電気接続を実行する。
に挿入する。RMTは、リングの状態変化をモジュール
ML2(ネットワーク接続または切断)に通知する。
ら空でない状態に移行することによってまたはネットワ
ークアクセスコントローラCAR(製造業者の文献及び
FDDI標準の双方に定義されている)のPLAYER
素子もしくはBMAC素子からの割込みを受信すること
によって能動化される。このモジュールは書状箱が空き
であり且つ前述のオートマタが安定状態に達したときに
非能動化される。
ジュールML5は、SMTフレームの受信を処理する。
このモジュールは、対応する受信バッファ(該当するS
MTフレームを受信したバッファ)が空き状態から空で
ない状態に移行したときに能動化され、同じ受信バッフ
ァが空きのときに非能動化される。SMTフレームを処
理する必要があるときは、モジュールML3に関連した
書状箱にコマンドが挿入される。この種の動作に関して
は図4を参照しながらより詳細に後述する。
ジュールML6は、SMTフレームの送信を管理する。
このモジュールは、該モジュールに関連した書状箱が空
でないときまたは1つのSMTフレームの送信が終了し
たときに能動化される。このモジュールは、該モジュー
ルに関連した書状箱が空きのときに非能動化される。
ジュールML7は、LLCフレームの受信を処理する。
このモジュールは、該当フレームに割当てられた受信バ
ッファが空き状態から空でない状態に移行するときに能
動化され、同じバッファが空きのときに非能動化され
る。このモジュールはコマンド列F2のポインタPTF
Wを管理する。1フレームの受信に対応する各コール毎
に、このモジュールは、新しく使用可能になった受信バ
ッファを任意に再使用できるように列F2のポインタP
TFRの状態を検査する。
ジュールML8は、1つのLLCフレームまたはLLC
フレームの連鎖集合の送信終了を報告する割込みによっ
て能動化される。このモジュールは列F1のポインタP
TFRを介してコンピュータORDに、それまで使用さ
れていたバッファが使用可能になったことを通知する。
このモジュールはまた、列F1に新しいメッセージが挿
入されたことを検出し、必要な場合には後述のモジュー
ルML9を能動化する。
ジュールML9は、コンピュータORDから発した送信
要求を処理する。このモジュールは、列F1が空き状態
から空でない状態に移行するときに能動化される。この
モジュールは、ORDから発せられたすべての送信要求
の処理が終了したときに非能動化される。このモジュー
ルは更に、LLCフレームの送信に必要なすべてのオペ
レーションを実行する。これに関しては、これらのオペ
レーションを記載した前出のフランス特許出願第91
08907号を参照するとよい。
ールML10は書状箱BAL1〜BALnの管理を担当す
る。
の実施例、即ちモジュールML5とML2とを図4及び図
5を参照しながら以下に説明する。
がネットワークREから与えられたSMT型フレームを
受信すると想定している。このフレームはメモリVRA
Mに直接到着し、例えばバッファBF1に記憶される。
割込みIT1は、バッファBF1のVRAMメモリにフ
レームが到着したことをモジュールML5、即ちMOD
−RX−SMTに通知する。次にオペレーション2に移
る。
MT型フレームをメモリSRAMの空きバッファBFS
1に転送する。この転送を行なうためにモジュールML5
はバッファのリストにアクセスし空きバッファを選択す
る。
L5は、バッファBFS1の場所及びその長さを指示する
コマンドCMD1を送出する。次いでオペレーション4
に移る。
内容を書状箱BAL1(監視用モジュールMOD−SP
V、モジュールML3の書状箱)に転送する。ここでモ
ジュールML3がオペレーション5を実行する。
取り、バッファBFS1に存在する所定長さを有するS
MTフレームを処理する必要があることを発見する。
準に従ってSMT型フレームを処理し、この処理が終了
した後でオペレーション7に移る。
ァBFS1を解放する。
たコマンドがどのようにGPUに送出されるかを図5に
基づいて説明する。この場合にはモジュールML2(M
OD−TX−CMD)が作用する。従って、オペレーシ
ョン11のときにプロセッサCPU2は(ML2以外の)
任意のモジュール、例えばML1を介してコマンドCM
D2を送出したと想定する。このコマンドは内部コマン
ドであると考えられる。このコマンドは列F3に割当て
られる。
ルML1がバッファのリストにアクセスし、コマンド列
に転送するまえにコマンドの内容を受信させるバッファ
としてメモリVRAMの1つのフリーバッファ、例えば
バッファBF2を選択する。次にオペレーション13に
移る。
コマンドをML2の書状箱BAL2に転送する。この転送
が終わるとオペレーション14に移る。
その書状箱の内容を列F3に転送する。この転送が終わ
ると、GPUのマイクロプロセッサCPU1が列F3のコ
マンドを読取り、これをバッファBF2に転送する。
ような従来技術のデータ伝送システムの種々の必須構成
素子を示す説明図である。
デバイスのオペレーティングソフトウェアを構成する種
々のソフトウェアモジュールを示す説明図である。
ンターフェイスの構成方法を示す説明図である。
の内部の書状箱の配置方法を示す説明図である。
ェアを構成するすべてのソフトウェアモジュールのうち
の1つのソフトウェアモジュールをFDDIネットワー
クの所定のフレーム型に使用したときのオペレーション
の一例を示す説明図である。
ェアを構成するすべてのソフトウェアモジュールのうち
の別の1つのソフトウェアモジュールをFDDIネット
ワークの所定の別のフレーム型に使用したときのオペレ
ーションの一例を示す説明図である。
Claims (8)
- 【請求項1】 バスに接続された汎用結合デバイスを含
んでおり、前記汎用結合デバイスは、ネットワークアク
セスコントローラを介してネットワークに接続されたア
ダプタデバイスとインタフェースによって通信するよう
に構成され、 前記汎用結合デバイスが、 第1メモリに結合され、該メモリに内蔵されたオペレー
ティングシステムを実行する第1マイクロプロセッサ
と、 バスとアダプタデバイスとの間に配置された2ポートメ
モリを含み、バスからアダプタデバイスに向かう方向及
びその逆の方向にフレームを転送する手段とを有してお
り、 前記アダプタデバイスが、 フレーム転送手段とネットワークアクセスコントローラ
との間のフレーム転送を管理する第2マイクロプロセッ
サを含む型のデータ伝送システムであって、 前記インタフェースは、各々が1つのコマンド集合を含
む複数のコマンド列から構成され、前記コマンド集合の
少なくとも一部がフレームの送信または受信に関係し、
前記列が2ポートメモリの内部に配置されており、管理
用第2プロセッサはネットワークの特定フレームの送信
及び受信を管理するために互いに独立した複数のソフト
ウェアモジュールを処理し、前記モジュールは互いに通
信し且つ第2プロセッサに含まれている書状箱及び/ま
たは2ポートメモリに含まれているコマンド列を介して
第1マイクロプロセッサのオペレーティングシステムと
通信することを特徴とするコンピュータと高速環状ネッ
トワークとの間のデータ伝送システム。 - 【請求項2】 FDDI型ネットワークを使用するデー
タ伝送システムにおいて、コマンド列が、LLC型フレ
ームの送信または受信に関連したオーダコマンドと、ネ
ットワークまたはネットワークの任意のステーションの
整合試験を実行するためにSMTフレームの形態で送受
信されるSMT型コマンドと、アダプタデバイスの構成
を管理し得る管理用コマンドとを含むことを特徴とする
請求項1に記載のデータ伝送システム。 - 【請求項3】各コマンドが4つの32ビットワードセル
によって構成されており、メモリゾーンを前記コマンド
に関連させるかまたは関連させないことができ、該メモ
リゾーンは2ポートメモリに存在してもよくまたは第2
マイクロプロセッサに結合されたメモリに存在してもよ
いことを特徴とする請求項2に記載の伝送システム。 - 【請求項4】 コマンドを送信または受信し得る2つの
コマンドチャネルを含んでおり、各チャネルは、一方が
コマンド送信用、他方がコマンド受信用の2つのコマン
ド列から成り、第1チャネルがLLC型のフレームを送
受信し得るオーダチャネルであり、第2チャネルがアダ
プタデバイスに管理用コマンドを送出し得る管理用チャ
ネルであることを特徴とする請求項2に記載の伝送シス
テム。 - 【請求項5】 1列あたり2n 個のコマンドが存在し、
各列が書込みポインタ及び読取りポインタに結合されて
いることを特徴とする請求項4に記載の伝送システム。 - 【請求項6】 書状箱の各々が2n 個のコマンドを含む
リストを構成しており、各コマンドを、2ポートメモリ
内または第2マイクロプロセッサに所属するメモリ内の
1つのメモリゾーンに関連させるかまたは関連させない
ことができることを特徴とする請求項1に記載のデータ
伝送システム。 - 【請求項7】 コマンド列が空き状態から空きでない状
態に移行したことを報告する割込みチャネルを含むこと
を特徴とする請求項1に記載のデータ伝送システム。 - 【請求項8】 コマンド列の各々が、 1.コマンドを管理する機能、及び、 2.前記コマンドに関連したフレームまたはフレーム部
分を記憶させるべきメモリゾーンの場所を定義及び管理
する機能を有していることを特徴とする請求項1に記載
の伝送システム。
Applications Claiming Priority (2)
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FR9211054 | 1992-09-16 | ||
FR9211054A FR2695740B1 (fr) | 1992-09-16 | 1992-09-16 | Système de transmission de données entre un bus d'ordinateur et un réseau en forme d'anneau à très haut débit. |
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JPH07120320B2 JPH07120320B2 (ja) | 1995-12-20 |
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---|---|
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JP (1) | JPH07120320B2 (ja) |
DE (1) | DE69325135T2 (ja) |
ES (1) | ES2136116T3 (ja) |
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US8983938B1 (en) * | 2009-02-06 | 2015-03-17 | Hewlett-Packard Development Company, L.P. | Selecting a command file |
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EP0255090A3 (en) * | 1986-07-28 | 1990-02-07 | Honeywell Bull Inc. | Lan controller proprietary bus |
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-
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