JPH0683234B2

JPH0683234B2 - コンピュータのバスを環状光ファイバネットワークに接続するブリッジ装置及び該装置の使用方法

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Publication number: JPH0683234B2
Application number: JP2201027A
Authority: JP
Inventors: ジルベール・タカ
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1989-07-27
Filing date: 1990-07-27
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: DE69031673T2; EP0410860A1; FR2650412B1; JPH03141746A; FR2650412A1; DE69031673D1; EP0410860B1

Description

【発明の詳細な説明】産業上の利用分野本発明は伝送媒体が光ファイバにより構成される環状デ
ータ伝送ネットワーク、即ち「FDDIネットワーク（ｒ
seauFDDI）」とも呼称されるネットワークにコンピュー
タバスを接続するブリッジ装置に係る。

データ伝送ネットワークはデータ処理端末装置（略称ET
TD、英文標記Data Terminal Equipment、略称DTE）と一
般に呼称される複数のユニット即ち端末又はステーショ
ンにより構成される。これらの端末又はステーションは
排他的ではないが特にコンピュータにより構成され得
る。端末は伝送システムを介して相互に通信する。

最も広く使用されているデータ伝送ネットワークとして
は、環状ネットワーク（英文標記Token Ring Network）
を特筆することができる。

伝送システムの分野における最近の技術発展により、伝
送ネットワーク上で１つの端末から別の端末へ情報を転
送するために光ファイバを使用する頻度は高まってい
る。こうして伝送媒体が光ファイバにより構成されるよ
うな環状ネットワークが実現されている。光ファイバネ
ットワークとも呼称されるこのようなネットワーク、例
えばFDDIネットワークは、ANSI（American National St
andard Institute）のX3T9-5委員会のような国際規格委
員会で作成された文書中に詳細に規定されている。ANSI
によりこれらの文書中に規定された規格はI.S.O.（Inte
rnational Standard Organization）により採用される
見込みである。

これらの規格は例えばネットワーク上のファイバの最大
全長（即ち200km）、相互に最も離れたネットワークス
テーション間の最大距離（即ち100km）、ステーション
間の最大距離（即ち2km）及び物理的接続の最大数（即
ち1000）を規定している。これらの規格は更に、破格の
速度及び処理量、4500オクテットを越える情報を含んで
は成らないフレームのフォーマット、フレームの先頭及
び末尾に配置された制御文字を構成する信号の種類、並
びにその種類に従う信号アセンブリの各々の長さ、並び
に情報が書き込まれ、ステーション間で転送されるコー
ドを規定している。

ネットワーク上の情報伝送媒体として光ファイバを使用
する多くの利点の１つは、得られる処理量の値が大き
く、100Mbit/sのオーダである点にある。

本発明を理解し易くするために、FDDIネットワークの機
能の本質的な構成を以下に説明する。

端末が環状ネットワーク（リング状ネットワークに同
じ）上で情報を伝送できるようにするためには、リング
トークンアクセス法を使用する。リング状ネットワーク
上で同期伝送を設定し、各端末でトークン受け渡し時に
再同期を行う。したがって、全端末は監視端末である。

FDDIネットワークアクセス法の概要は以下の通りであ
る。

ａ）送信すべきデータを有する端末が存在しないとき、
トークンはリング上を循環する。

ｂ）データを送信するために、端末は最初に受け取った
トークンをインターセプトし、その代わりに、送信すべ
きデータの全部又は一部をデータフレームとして送信す
る。次に新しいトークンをリング上に送信する。

ｃ）伝送エラー又はリングの再構成の結果として、トー
クンの喪失が生じ得る。

喪失の場合又はネットワークの初期稼働後にトークンの
循環を再設定するために、監視端末は別の端末が送信中
であるか、又はトークンがリング上を循環しているかを
常時監視する。所定の時間このことが観察されないなら
ば、トークンから区別可能なカードジャム信号と共にト
ークン送信することによりリングの初期状態を再設定す
る。

ｄ）伝送エラーの結果として場合によりトークンの重複
が生じ得る。この場合、正常状態に復帰するためには次
の手段をとる。

−端末により送信されるフレームはフレームの先頭にそ
のアドレスを有する。即ち、所定の端末はそれ自体が送
信したフレームを受信時に認識することができる。

−端末はデータを送信するためにトークンをインターセ
プトした後、最後のフレームの送信直後にトークンを再
送する。

−ネットワークのパラメータの１つである所定の時間
後、このフレームの先端をまだ受け取っていないなら
ば、端末はトークンを再送せずに透過状態に戻る。この
場合、ｃ）項に記載した手順が適用される。

フレームが個別メッセージであることは知られている。
フレームは構造化され、先頭及び末尾のメッセージ、ク
ロックを誘導するための同期信号、メッセージガ向けら
れるステーションのアドレス、送信ステーションのアド
レス、データ長、有効データ等を含む。換言するなら
ば、フレームは任意のステーション又は末端により送信
され、ネットワークの伝送媒体上を通過する情報の要素
ブロックである。簡単にいうと、１つのフレームはフレ
ームの先頭に配置された信号とフレームの末尾に配置さ
れた信号とにより経時的に囲まれる有効データから構成
される。有効データを形成するフレームの先頭及び後尾
に配置された信号を制御文字と呼称する。

従来技術の説明コンピュータは中央処理装置（Central Processor Uni
t、略称CPU）と種々の周辺装置とから構成され、周辺装
置はディスク型記憶装置のような磁気周辺装置又は外部
とのデータの交換を可能にする所謂入出力周辺装置（ス
クリーン端末、プリンタ等）である。

中央処理装置は少なくとも１つのセントラルプロセッサ
と、該プロセッサに接続された主メモリと、メモリと種
々の周辺装置との間のデータの交換の制御を確保する入
出力プロセッサとにより形成される。

コンピュータを構成する機能的構成エレメント、即ちプ
ロセッサ、セントラルプロセッサ又は入出力プロセッ
サ、RAMメモリ及びROMメモリ、入出力コントローラ又は
周辺装置コントローラのアセンブリは、一般に規格化さ
れた寸法を有するボードアセンブリに配置される。全ボ
ードは複数の集積回路が配置され印刷回路から構成され
る。

これらのボードは一般に、異なるプロセッサ間の通信、
異なるボード間のデータの移送及びボードの給電を確保
する並列型の同一バスに接続されている。

実際に最も一般的に使用されているバスとしては、MULT
LIBUSII（Intel社の登録商標）と呼称されるバスがあ
る。

その名称が示すように、MULTIBUSIIのアーキテクチャに
主に並列型の主バスと複数の二次バスとから構成され
る。IEEE（Institute of Electrical and Electronic E
ngineers）1296規格によると主バスのみが規格化されて
いる。このバスはPSB（並列システムバスParalle Syste
m Bes）と呼称される。

コンピュータをネットワークのステーションとして使用
する場合、ホストボード即ち入出力ホストモジュールと
呼称される特殊なボードにより構成されるインターフェ
ースを介してコンピュータをネットワークに接続する。
IEEE 1296規格によるとホストボードは、PSBにより相互
に通信するコンピュータの他の機能的構成エレメントと
メッセージモードにより通信する例えばVL82c 389型（I
ntel社製）のコプロセッサを介してPSBバスに接続され
る。ネットワークへの転送の管理はマイクロプロセッサ
の制御下に実施され、ネットワーク上を転送すべきデー
タは該ネットワークの内部通信バスを通って導かれる。

発明が解決しようとする問題しかしながら、自明のように、PSBバス及びホストボー
ドのマイクロプロセッサの内部通信バス上のデータ伝送
モードと、FDDIネットワーク上のデータ伝送モードは、
情報の伝送速度、使用される伝送プロトコル、書き込み
コード、情報、制御文字のフォーマット、ホストボード
のマイクロプロセッサの内部通信バス上における情報の
並列伝送、FDDIネットワーク上における情報の直列伝送
等に関して完全に異なる。

したがって、ホストボードの内部通信バス上の情報伝送
条件をネットワーク上の伝送条件に適合させなければな
らない。

本発明の目的は、より特定的にはこの適合を実現するこ
とである。本発明はPSBバスを高速FDDIネットワークに
接続できるようにするものである。換言するならば、本
発明はPSBとFDDIネットワークとの間の接続を実現す
る。本発明のブリッジ装置は製造業者に関係なくあらゆ
る型のホストボードに適合するよう十分に迅速且つ単純
である。こうして、良好な性能を有しており、廉価で且
つ小型でありながら、ネットワークのリングの非常に高
い処理量に適合する最大速度で情報を両方向に伝送する
ことが可能な、単純な汎用ブリッジ装置が提供される。

問題の解決手段本発明によると、コンピュータバスをFDDI型の環状光フ
ァイバネットワークに接続するブリッジ装置は、コンピ
ュータバスに接続されており、データと、FDDIフレーム
の構成及びブリッジ装置により実施すべきオペレーショ
ンの性質に関するパラメータを含んでおり且つ第１のマ
イクロプロセッサの制御下でネットワークに向かって送
信又はコンピュータバスに向かって受信される制御ブロ
ックとを転送する少なくとも１つの外部通信バスを含む
コンピュータの入出力ホストモジュールと、ネットワー
クに物理的に接続されたアダプタ装置と、ホストモジュ
ール及びアダプタ装置間のデータ及び制御ブロックの転
送を確保するインターフェースとを備えており、アダプ
タ装置が、ネットワークへの送信前及びネットワークか
らの受信後にフレームを格納するためのメモリと、ホス
トモジュール及びネットワーク間のフレームの転送を管
理しホストモジュールから又はホストモジュールに向か
って制御ブロックを転送し且つ格納メモリから又は格納
メモリに向かってフレームの制御文字を転送する制御バ
スを備えており、制御ブロックを翻訳して制御文字を生
成し制御文字を翻訳して制御ブロックを生成するコント
ローラと、インターフェース、格納メモリ及びネットワ
ークから又はこれらに向かってデータを転送する高速バ
スとを含んでおり、転送インターフェースは一方で通信
バスに接続され、他方で高速バス及び制御バスに接続さ
れ、高速バス及び制御バス上のデータ及び制御ブロック
の転送は相互に独立して実施されることを特徴とする。

本発明のその他の特徴及び利点は添付図面に関する以下
の非限定的な実施例の説明に明示される。

実施例まず第1a図及び第1b図について説明する。

第1a図はMULTIBUSII型の並列システムバスPSBを介して
相互に通信する複数のボードＣに搭載された種々の構成
エレメントを有するコンピュータORDを示す。ボードＣ
の各々は上述と同様に例えばIntel社製のコプロセッサM
PCを介してバスPSBに接続されている。ボードからMULTI
BUSIIへの情報の転送は、メッセージモードの名称で知
られるシステムにより実施される。コプロセッサMPCに
より送信されるメッセージモードによるコンピュータOR
Dの異なるボード間の通信モード、上記IEEE1296規格に
厳密に規定されている。

コンピュータORDは本発明のブリッジ接続装置DPCを介し
てリング状ネットワークRNに接続されている。ネットワ
ークRNは伝送媒体として光ファイバを使用し、例えば主
リングAP及び二次リングASとから構成される。

本発明のブリッジ接続装置DPCは一方では入出力ホスト
モジュールHIOと、アダプタ装置DEAと、ホストモジュー
ルHIO及びアダプタ装置DEA間の情報の転送を確保するイ
ンターフェースIHAとから構成される。

ホストモジュールHIOはコンピュータORDのボードＣの双
対プロセッサと同一型のコプロセッサMPCによりバスPSB
に接続されている。ホストモジュールHIO及びコプロセ
ッサMPCはボードＣに類似の物理的構成を有するボード
に搭載されている。

ブリッジ接続装置はアダプタ装置DEAに属するネットワ
ークの物理的アクセス装置即ちDAPRを介してネットワー
クRNに物理的に接続されている。

第1b図は、リング状ネットワークRNの１例を示してお
り、該ネットワークにはブリッジ接続装置DPCを介して
第1a図のコンピュータORDと、ブリッジ接続装置DPC₁を
介して第２のコンピュータORD₁とが接続されている。コ
ンピュータORD₁は例えばコンピュータORDと類似の構造
を有しており、したがって、コプロセッサMPCを介してM
ULTIBUSII型の同一バスPSB₁を介して相互に接続される
複数のボードC₁から形成される。ブリッジ接続装置DPC₁
は装置DPCと同様の構造を有しており、したがって、ホ
ストモジュールHIO₁、アダプタ装置DEA₁及び転送インタ
ーフェースIHA₁から構成される。ホストモジュールHIO₁
はコプロセッサMPCを介してバスPSB₁に接続され、アダ
プタ装置DEA₁はネットワークへの物理的アクセス装置DA
PR₁を介してネットワークRNに物理的に接続されてい
る。

本発明のアクセスユニットの詳細な説明本発明のブリッジ接続装置DPCの種々の主要な構成エレ
メントを第２図及び第３図により詳細に示す。

これらのエレメントは以下の通りである。

−主にMOTOROLA社製68020型マイクロプロセッサPROC
と、このマイクロプロセッサに連合するバスBHとから構
成される上記ホストモジュールHIO。

−バスBHを介してホストモジュールHIOに接続された転
送インターフェースIHA。この転送インターフェース
は、ホストモジュールHIOから又は該ホストモジュール
へのデータの転送を可能にするインターフエースIHAD
と、ホストモジュールHIOから又は該ホストモジュール
への制御ブロックの転送を可能にする制御ブロック転送
インターフェースIHACとから構成される。

−主に例えばMOTOROLA社製68010型のマイクロプロセッ
サMPと、該マイクロプロセッサと協同する制御バスBCと
から構成される転送管理コントローラCGT。バスBCは転
送インターフェースIHAの制御インターフェースIHACの
出力に接続されている。

−転送インターフェースIHAのデータインターフェースI
HADから又は該インターフェースデータを高速（200Mbit
/sのオーダ）で転送するためのバスBDF。

−高速データバスBDF及び物理的アクセス装置DAPRに接
続されたネットワークアクセスコントローラCAR。

−FDDIフレームをネットワーク又はコンピュータORDに
送受信するためにその送受信の前に該フレームを格納す
るためのメモリMST。メモリMSTは高速バスBDF及びアク
セスコントローラCARに接続されている。

−上記ネットワークへの物理的アクセス装置DAPR。

コントローラCGT、コントローラCAR、バスBDF、メモリM
ST及び装置DAPRはアダプタ装置DEAを形成する。

本発明のブリッジ接続装置DPCの機能の概要を以下に述
べる。

まず、コンピュータORDからの情報をバスPSBを通ってネ
ットワークRNに送る場合を仮定する。

コプロセッサMPCにより伝送されるこれらの情報はまず
記憶され、次にマイクロプロセッサPROCにより分析さ
れ、こうして該マイクロプロセッサはネットワークRN上
を通るFDDIフレームの構成及び管理コントローラCGTの
管理下にアダプタ装置DEAにより実施すべきオペレーシ
ョンの性質（装置DEAにより実施され得る種々のオペレ
ーションの例については追って詳細に説明する）に関す
るパラメータを含む制御ブロックSCBを生成する。FDDI
フレームの構成に関するパラメータは、例えば情報の宛
先アドレス、発信元アドレス、送信されるメッセージの
長さ等である。

マイクロプロセッサPROCは制御ブロックSCBを生成する
や否や、バスBHを通って該制御ブロック及び対応するデ
ータをインターフェースIHAに送る。制御ブロックSCBは
より詳細にはバスBHを通って制御インターフェースIHAC
に送られる。本発明の好適態様において、制御ブロック
SCBは、２つのパリティビットHCP₀及びHCP₁とともに16
ビット、即ちHC₀〜HC₁₅の方に送られる。データは、４
つのパリティビットHDP₀〜HDP₃とともに32ビット、即ち
HD₀〜HD₃₁の方に送られる。これらのデータは転送イン
ターフェースIHAに属するデータインターフェースIHAD
に送られる。

データ及び制御ブロックSCBはバスBC及びBDFを通って転
送される前にそれらのインターフェースIHAC及びIHADに
一時的に格納される。

制御ブロックSCBはデータがバスBUFを通って転送される
前、それと同時又はその後にバスBCを通って転送され得
ることを明示しておくべきであろう。こうして２つの別
々のバスBC及びBDFを通る制御ブロック及びデータの転
送は相互に独立して実施される。制御ブロックとデータ
の転送の並列化が存在すると言うことができる。

ネットワークアクセスコントローラCARが許可を与える
と、データはインターフェースIHAからメモリMSTに転送
され、該メモリに格納され、ネットワークRNへの送信を
待ち受ける。データは、管理コントローラCGTがFDDIフ
レームの先頭及び末尾に配置される制御文字を作成した
場合にしかこのネットワークアクセスに送信され得な
い。コンピュータORDによりネットワークRNに送られる
所定のメッセージは可変長を有することに留意すべきで
ある。管理コントローラはこのメッセージを全体として
ネットワークに送るために構成しなければならないFDDI
フレームの数を決定する。実際に、上記ANSI規格による
と、FDDIフレームの長さは4500オクテット以下である。
したがって、コンピュータORDにより送られるメッセー
ジが4500オクテットを越える長さを有するならば、この
メッセージに対応するフレームの数が２以上であること
は自明である。

バスBDFを通って伝送されるデータに対応する制御ブロ
ックSCBは、バスBCを通ってプロセッサMPに送られる。
マイクロプロセッサはこのブロックに含まれる情報を分
析し、翻訳し、コントローラCGTの管理下に実施すべき
オペレーションを決定し、コンピュータORDにより送ら
れるメッセージに対応するFDDIフレームの数を決定す
る。

次にプロセッサMPは上記メッセージに対応するFDDIフレ
ームの先頭及び末尾の制御文字を作成する。

マイクロプロセッサMPは制御ブロックSCBの分析及び翻
訳を終了するや否や、アクセスコントローラCARを介し
て制御文字をメモリMSTに送り、該制御文字は該メモリ
に格納され、アクセスコントローラCARがアクセス装置D
APRを介してネットワークRNへのFDDIフレームの転送を
許可するのを待ち受ける。

高速データバスBDFは次に３種類の可能なアクセスを有
することが理解されよう。

−アクセスコントローラCARからのアクセス。このアク
セスはDMA（直接メモリアドレスdirect memory acces
s）モードにしたがって実施される。

−マイクロプロセッサMPにより作成された制御文字をメ
モリMSTに転送するために、命令システムによりアクセ
スコントローラCARを介して行われるマイクロプロセッ
サMPからのアクセス。

−DMAモードに従い、転送インターフェースIHAを介して
行われるホストモジュールからのアクセス。

所望のアクセス型に従い、アクセスコントローラCARは
バスBDFへのアクセス許可を与えるか又は与えず、３種
類の可能なアクセスの各々は異なる優先順位を有してお
り、最上位の優先順位はアクセスコントローラ自体（即
ちネットワークRNからの情報転送）に与えられ、最下位
の優先順位はホストモジュールHIOへのアクセスに割り
当てられる。

メモリNSTに格納されたFDDIフレームが完全であると
き、該フレームはアクセスコントローラCARの制御下で
装置DAPRを介してネットワークRNに転送される。装置DA
PRはフレームを直列化し、コード化し、成形してネット
ワーク上を転送できるようにする。

さて、ネットワークRNにより伝送されるメッセージがコ
ンピュータORD以外のステーション（例えば第1b図のコ
ンピュータORD₁）に由来する場合を検討しよう。このメ
ッセージはアクセス装置DAPRに到達する。該メッセージ
は該装置により再整形され、複合される。ネットワーク
RN上を直列に伝送されるこのメッセージは装置DAPRによ
り非直列化され、アクセスコントローラCARに送られる
前に８ビットで並列化される。装置DAPRの機能及び構成
エレメントの全体については上記ANSI規格に記載されて
いる。

アクセスコントローラCARはアクセス装置からの並列８
ビットメッセージを並列32ビットメッセージに変換し、
バスBDFを介して格納メモリMSTに送る。

次にコントローラCGTのマイクロプロセッサMPは、アク
セスコントローラCARを介して格納メモリMST中でフレー
ムの先頭及び末尾の制御文字を探索する。マイクロプロ
セッサは制御文字を分析及び翻訳し、この分析及び翻訳
にしたがって制御ブロックSCBを構成し、バスBCを介し
てこの制御ブロックを制御インターフェースIHACに送
る。

この間、FDDIフレームに対応するデータは格納メモリMS
Tから抽出され、アクセスコントローラCARの制御下にバ
スBUFを介してデータインターフェースIHADに送られ
る。

制御ブロックSCBは、データをバスBDFを介してインター
フェースIHADに転送する前、間、及び後にインターフェ
ースIHACに転送される。

制御ブロックSCB及び対応するデータは、バスBHがコプ
ロセッサMPC及びバスPSBを介してコンピュータORD及びM
ULTIBUSIIに固有の伝送プロトコルと共にデータをコン
ピュータORDに転送する前に、夫々インターフェースIHA
C及びIHADからバスBHを介してマイクロプロセッサPROC
に転送される。

インターフェースIHAはホストモジュールHIOとアダプタ
装置DEAとを完全に非同期化するように、制御ブロックS
CB及び対応データを送信及び受信方向に転送する。一
方、インターフェースIHAの格納及び格納メモリへ又は
格納メモリからのデータの転送サイクルは格納メモリMS
Tの格納サイクルの内側に含まれるので、該インターフ
ェースは格納メモリMSTへの情報伝送の観点から見て完
全に透過性である。

以下、本発明のブリッジ接続装置DPCの本質的な構成エ
レメントの各々を詳細に説明する。

まずホストモジュールHIO、アクセス装置DAPR、転送管
理コントローラCGT、ネットワークアクセスコントロー
ラCAR、格納メモリMSTについて順次詳細に説明する。次
に、一方でアダプタ装置からホストモジュール、他方で
ホストモジュールからアダプタ装置への情報の転送の詳
細なフローチャートについて説明する。

ホストモジュールHIOの詳細な構成を示す第２図につい
て再び検討する。

上述したように、ホストモジュールHIOは主にマイクロ
プロセッサPROCとバスBHとから構成され、ブリッジ接続
装置OPCとコンピュータORDのMULTI-BUSII型バスPSBとの
インターフェースを確保する。

ホストモジュールはプログラマブルROM（MMP）と、RAM
（MVH）と、上述のコプロセッサMPCと、アービタ装置AR
Bと、RAM（MVH）へのDMA用アクセスコントローラCDAと
を含む。

上述のように、マイクロプロセッサPROCはMOTOROLA社製
68020マイクロプロセッサである。そのクロック周波数
は10MHzから20〜25MHzの範囲であり得る。ホストモジュ
ールHIOを構成するエレメントは、68020型のマイクロプ
ロセッサの慣用環境を形成する。

プログラマブルROM（MMP）は制御ブロックSCBの構成プ
ログラムを含む。このプログラムは、バスPSBを介して
コンピュータORDにより送られるメッセージの先頭及び
末尾に位置する制御文字を翻訳及び分析し、この分析及
び翻訳に従い、バスBH及びインターフェースIHACを介し
てコントローラCGTのマイクロプロセッサMPに送られる
制御ブロックSCBに含まれる情報を構成する。

数百万オクテットのオーダ（好ましくは1,000,000,000
〜4,000,000,000）の容量を有するRAM（MVH）は、コン
ピュータORDにより送られる全データがマイクロプロセ
ッサPROCの制御下にバスBHを通ってインターフェースIH
ADに送られる前に、これらの全データを含み得る。（別
の伝送方向では、該メモリはバスPSBを通る伝送以前に
アダプタ装置からのデータを格納する。）コントローラCDAはメモリMVHへのDMAモードアクセスを
制御する。このコントローラはデータの送信及び受信に
使用される少なくとも２つのDMA型チャネルを含む。

−アービタ装置ARBはバスBHへのアクセスを調整する。
このバスには次の３種類の可能なアクセスが存在する。

ａ）バスPSBからコプロセッサMPCを介するDMAモードに
よるRAM（MVH）へのアクセス。このアクセスはホストモ
ジュールHIOの最高の優先順位を有する。

ｂ）アダプタ装置DEAのアクセス。

ｃ）マイクロプロセッサPROCのアクセス。

−バスBHを通る制御ブロックSCB及びデータに関する情
報の転送は、バーストモードで行われる。バスBHは、制
御ブロックSCBをIHACに転送するためのバスと、データ
をIHADに転送するためのバスとの２つの別個のバスによ
り置き換得ると言うことができる。

以下、第３図を参考にネットワークへの物理的アクセス
装置DAPRについて説明する。

該装置は以下の要素を含む。

−送受信のための第１の光電カップラ対CEA-CRA、及び
第２の光電カップラ対CEB-CRB。第１の対はアダプタ装
置DEAとネットワークRNの主リングAPとの物理的結合を
確保し、第２の対はアダプタ装置とネットワークRNの二
次リングASとの物理的結合を確保する。これらの光電カ
ップラは例えばATT（American Telephone Telegram）社
により送信用としてレファレンス1256B、受信用として
レファレンス1356Bで製造されている。

−主リングAP及び二次リングASのコーダ−デコーダCDA
及びCDB、並びに夫々主及び二次リングの並直列−直並
列変換器SDA及びSDB。夫々CDAとSDA、及びCDBとSDBによ
り形成される２つのアセンブリは同一であり、例えばAM
D社によりレファレンスAm7984A-Am7985Aとして製造され
ている。

−例えばAMD社によりレファレンス79c83として製造され
ているリングアクセスコントローラFORMAC。

受信時にカップラCEAは各FDDIフレームをコーダ−デコ
ーダCDAに転送し、該コーダ−デコーダはフレームに含
まれる情報を復号し、クロックの回収後、コンピュータ
ORDに固有のコードで並直列−直並列変換器SDAに転送
し、該変換器はこのコードを並列（本実施例では11ビッ
ト）でエレメントFORMACに転送する。エレメントFORMAC
はトークンを回収し、制御バスBCを介して管理コントロ
ーラCGTに転送し、該管理コントローラはこのトークン
を分析し、トークンがエラーを含んでいるか否かを決定
する。一方、フレームのデータと、フレームの先頭及び
末尾の制御文字は並例８ビットでアクセスコントローラ
CARに転送され、該アクセスコントローラは高速データ
バスBDFを介して格納メモリMSTに転送する。

尚、装置DAPRを構成するエレメントの各々の役割及びそ
の明確な機能については上記ANSI規格に詳細に記載され
ている。

以下、転送管理コントローラCGTについて検討する。

該コントローラは、上述のようにMOTOROLA社の68010型
マイクロプロセッサMPと、16ビット制御バスBC（即ちBC
₀〜BC₁₅）とから主に構成される。

コントローラCGTは次の要素を含む。

−アドレスバスBAを有する上記プロセッサMP。好ましく
は制御バスBCはマイクロプロセッサMPの内部バスにより
構成される。

−プログラマブルROM、EPROM。

−静的メモリSRAM。

−割込みコントローラMFP。

−クロック回路CL。

−送受信フレーム寸法コントローラCTER。

−マイクロプロセッサMPがエレメントEPROM、SRAM、MF
P、CL、CTERの各々をアドレス指定できるようにするデ
コーダDEC。

ROM（EPROM）、静的メモリSRAM、割込みコントローラMF
P、クロック回路CL、送受信寸法コントローラCTERは夫
々制御バスBCに接続される。一方、ROM（EPROM）及び静
的メモリSRAMはマイクロプロセッサMPのアドレスバスBA
に接続されている（本実施例ではこれらの２つのエレメ
ントとアドレスバスBAとの接続は16ビットで行われ
る）。更に、デコーダDECは一方でアドレスバスBAに接
続され、他方で５本のラインCS₁〜CS₅を介してエレメン
トEPROM、SRAM、MFP、CL、CTERに接続される。

プログラマブルメモリEPROMは本実施例では128キロオク
テットの容量を有するが、書込みたいプログラムの数に
したがって同一容量の複数のモジュールとして構成して
もよい。このメモリは、特に制御ブロックSCBの構成及
び翻訳並びにFDDIフレームの構成用プログラムを含む。
コンピュータORDにより伝送されるメッセージが4500オ
クテットを越える長さを有するならば、プログラマブル
メモリに含まれるプログラムはこのメッセージを分割し
て4500以下の長さを有する複数のFDDIフレームとする。

更に、このプログラマブルメモリはコントローラCGTの
管理下にアダプタ装置DEAにより実行される種々のオペ
レーションの全プログラムを含む。これらのオペレーシ
ョンとしては、当然のことながらネットワークへのFDDI
フレームの転送、格納メモリMSTからホストモジュールH
IOへのフレームの転送、装置DEAを担持するボードの自
動テスト、メンテナンス、統計等を挙げることができ
る。

アクセスコントローラCARがメモリの種々のセクタへの
アクセスを制御できるように、ネットワークRN、転送管
理コントローラCGT及びホストモジュールHIOから情報が
来るようにするためのアクセスコントローラCARのプロ
グラミングはマイクロプロセッサMPにより実施される。
実施すべき種々のオペレーションとしては、同様にフレ
ーム送受信、正しいフレームの数、エラーフレームの数
に関する統計、フレームの１つがエラーフレームである
場合はフレームの再送プログラム、上記IEEE規格にした
がってトークンが失われたか又はネットワークを構成す
るリング上を循環するのに時間がかかり過ぎた場合はネ
ットワークRN上のトークンの再送プログラムを挙げるこ
とができる。ここで説明する実施例ではアダプタ装置に
より実施可能なオペレーションは23、即ちメモリEPROM
に書き込まれるプログラムは23である。したがって、マ
イクロプロセッサに可能な割込みは23であり、該マイク
ロプロセッサの作業は主に、これら23のプログラムのう
ちで実行すべきプログラムをこれらの割込みの各々につ
いて処理することによりこれらの割込みの各々を処理す
ることである。

静的メモリSRAMは64キロオクテットの少なくとも１つの
モジュールとして形成される。マイクロプロセッサMPは
このメモリに直接アクセスする。マイクロプロセッサが
実行中のプログラムに関して優先的割込みを処理すると
き、マイクロプロセッサのレジスタに含まれる情報を該
メモリに書き込む。このとき、マイクロプロセッサのレ
ジスタに含まれていた情報はメモリSRAMに転送され、こ
うしてこのメモリで保護される。

例えばMOTOROL社製68901型コントローラである割込みコ
ントローラMFPは、68010マイクロプロセッサを助け、必
要な23の割込みを処理できるようにする。実際に、6801
0型のマイクロプロセッサは構造上、それ自体では７つ
の割込みしか処理することができない。自明のことなが
ら、マイクロプロセッサMPが68010よりも強力な型のマ
イクロプロセッサにより構成され、もっと多くの割込み
を処理することができるならば、MFPのような割込みコ
ントローラなしですますことができる。

クロック回路CL（英文標記Timer）は本実施例ではAMD社
のAm9513型の同一モジュールのアセンブリにより構成さ
れる。本実施例ではそのうち３個がカウンタであり、統
計を行う。こうしてカウンタによりネットワーク上を何
が通るかを記憶することができ、即ち循環中のFDDIフレ
ームの数、失われたフレームの数、エラーフレームの数
を計数することができる。したがってこれらのカウンタ
により、統計を実施することができる。これらのカウン
タはマイクロプロセッサMPによりプログラム可能であ
り、プログラムは静的メモリSRAMに含まれるプログラム
である。

クロック回路CLの他の構成モジュールAm9513は実際に、
例えば情報を周期的に読み取るため、即ち例えば一定の
時間間隔で上記３つのカウンタの内容を読み取るために
クロック機能を有する。

他のモジュールAm9513はネットワークRNを構成するリン
グ上のトークンの回転時間を確認するためのクロックと
してプログラムされる。こうしてトークンが失われた
か、ステーションが長時間トークンを維持しているかを
確認することができ、この場合、マイクロプロセッサは
物理的アクセス装置DAPRのエレメントFORMACをプログラ
ムし、該アクセス装置が新しいトークンを送信できるよ
うにする。

アクセスコントローラCARはカウンタを含まないので、
送受信フレーム寸法カウンタCTERは、高速度バスBDF上
を循環するフレームのオクテット数を計数する。

このコントローラCTERが１フレームの全オクテットを計
数するや否や（該フレームは4500オクテット以下の長さ
を有しており、マイクロプロセッサMPはメッセージを複
数のフレームに分割するのでフレームの長さはいずれに
せよ該マイクロプロセッサMPにより認識される）高速バ
スBDF上のデータの転送を遮断する。

送信時に第２のマイクロプロセッサMPは、第１のマイク
ロプロセッサから制御インターフェースIHACを介して制
御ブロックSCBを受け取ると、このブロック中で転送す
べきフレームの寸法（オクテットで表す）を見いだす。
次に該寸法をカウンタCTERにロードする（実際に物理的
に２つのカウンタ、即ち送信用カウンタと受信用カウン
タとが存在する）。フレームの対応するデータが転送さ
れると、アクセスコントローラCARは（CARの説明に関し
て以下に詳述するように、バスBDF上のデータ送信に充
てられたチャネルDMAのバイアスにより）１オクテット
の伝送毎にCTERに信号を送り、こうしてCTERから１単位
差し引く。内容がゼロであるとき、アクセスコントロー
ラは第２のマイクロプロセッサMPに割込みを送り、該第
２のマイクロプロセッサは転送が終了したことを認識
し、したがって別のタスクのために解放される。

受信についても同様である。第１のマイクロプロセッサ
はインターフェースIHAC中に読み出す制御ブロックSCB
中に転送サイズを見いだす。次に、第１のマイクロプロ
セッサは第２のマイクロプロセッサにこのことを知ら
せ、第２のマイクロプロセッサはカウンタCTERに転送す
べきフレームの大きさをロードし、カウンタは（コント
ローラCARの対応するチャネルDMAの制御下に）オクテッ
トがメモリMSTからインターフェースIHADに向かって転
送される毎に１単位を差し引く。内容がゼロに等しいと
き、第１のマイクロプロセッサは第２のマイクロプロセ
ッサMPに割込みを送り、第２のマイクロプロセッサは転
送が終了したことを認識する。

デコーダDECはマイクロプロセッサMPの外側で該マイク
ロプロセッサの制御下に、コントローラCGTを構成する
エレメントの各々を別々にアドレスすることができる。
マイクロプロセッサはこれらのエレメントの１つをアド
レスすることが必要な度毎にバスBAを介してデコーダDE
Cにアドレスを送り、該デコーダはラインCS₁〜CS₅の１
つを介して送られる信号により該当エレメントをアドレ
スする。

以下、主要構成エレメントとしてデータ経路コントロー
ラCCD、格納メモリコントローラCMSを備えるアクセスコ
ントローラCARについて説明する。

データ経路コントローラCCDは本実施例ではAMD社製品で
あるAm79c82エレメントにより構成される。該コントロ
ーラは一方で８ビット結合L₁によりアクセス装置DAPRの
エレメントFORMACに接続され、他方で高速バスBDFに接
続される。該コントローラは更に格納メモリCMSのコン
トローラにも接続される。

データ経路コントローラCCDは送信の場合、ネットワー
クRNへのアクセスの要求を行う。このアクセスが許可さ
れると、コントローラはこうして装置DAPRを介してメモ
リMSTをネットワークに接続する。一方、該コントロー
ラCCDは受信時にはラインL₁により８ビットでDAPRを介
してネットワークRNからくるFDDIフレームを受け取り、
バスBDFを介してこれらのデータを32ビットで格納メモ
リMSTに送信する。送信時にコントローラCDDはバスBDF
を介して32ビットで格納メモリMSTからのフレームを受
信し、ラインL₁により８ビットでアクセス装置DAPRにこ
れらのフレームを返送し、該アクセス装置はこれらのフ
レームをネットワークRNに転送する。

コントローラCMSは本実施例ではAMD社製造のAm79c81エ
レメントにより構成される。

コントローラCMSは制御バスBC及び高速バスBDFに接続さ
れる。更に、該コントローラはラインL₂を介して４ビッ
トでコントローラCGTのアドレスバスBAに接続される。
更にコントローラCMSは16ビットアドレスバスAd、読み
出し制御ラインRD、書き込み制御ラインWR及びメモリブ
ロック選択ラインCSを介して格納メモリMSTに接続され
る。該コントローラは更に、コントローラCCDに接続さ
れる。この接続によりコントローラCCDは、内部メモリ
がまさに飽和されようとしているときに該内部メモリに
格納されるネットワークRNからのフレームを即座に転送
するために、高速バスBDFへのアクセスを要求すること
ができる。

コントローラCMSは上述の優先順位にしたがって高速バ
スBDFへのアクセス優先順位を管理し、最上位の優先順
位はネットワークRN−格納メモリMSTの経路である。一
方、コントローラCMSはマイクロプロセッサMPにより作
成される制御文字をバスBC、コントローラCD及び高速バ
スBDFを介して格納メモリMSTに転送するように準備す
る。マイクロプロセッサMPからくる制御文字のこの転送
は該マイクロプロセッサの特殊な命令に応じて実施され
る。

コントローラCMSは格納メモリMSTの種々のセクタへのア
クセスを制御する。このために、該コントローラはアド
レスバスAd及びラインCSを介して格納メモリにアドレス
し、こうしてアドレスバスAd及びラインCSにより転送さ
れるビットにより規定されるメモリアドレスにデータ又
は制御文字を転送することができる。格納メモリのアド
レスシングはラインCS上を通過する情報により２時点で
実施され、まず第１の時点ではこのメモリの構成モジュ
ールの１つ（メモリMSTは所定の容量、例えば64キロオ
クテットの複数の同一モジュールにより構成される）を
アドレスし、第２の時点ではアドレスバスAdを通って送
られるビットにより決定されるブロックの所定のセクタ
をアドレスすることができる。メモリの書き込み及び読
み出し順序は夫々ラインWR及びRDを介して転送される。

コントローラCMSはマイクロプロセッサMPが処理する割
込みを発生し、こうして、例えばフレームの到着、該フ
レームの転送中に発生する異常（不完全なフレーム、エ
ラーを含むフレーム等）を検出する。これらの種々の現
象時に、マイクロプロセッサはメモリEPROMに含まれる
プログラミングを有する対応するオペレーションを実施
することにより介在する。マイクロプロセッサによりコ
ントローラに転送される各アドレスはこのコントローラ
を構成する各レジスタで実施すべきオペレーションを表
すので、コントローラCMSはマイクロプロセッサMPのア
ドレスバスBAに接続される（コントローラを構成するレ
ジスタのアセンブリ、該レジスタのアドレス、該レジス
タが実施することが可能なオペレーションについては、
上記Am79c81エレメントに関する技術的説明中に言及さ
れている）。コントローラCMSは６つのチャネルDMAを有
する。インターフェースIHAから格納メモリMSTへ及び格
納メモリMSTからインターフェースIHAへ情報を転送する
ために、送信用と受信用の２つのチャネルが使用され、
データ経路コントローラCCDと格納メモリMSTとの間の送
受信で両方向に情報を転送するために別の２つのチャネ
ルが充てられ、コントローラCMSを通ることによりマイ
クロプロセッサMPから格納メモリMSTへ情報を両方向に
転送するための更に２つのチャネルが使用される。コン
トローラCMSの最後の２つのチャネルDMAは比較的使用頻
度が低い。これに対して、残りの４つのチャネルは常時
使用される。

格納メモリMSTは例えば45ナノ秒の非常に短いアクセス
時間を有する高速静的メモリである。該メモリは２つの
ゾーンZ₁、Z₂に分割される。

ゾーンZ₁はネットワークRNからくるFDDIフレームを含
む。ゾーンZ₂の一部は予めプログラムされ、ネットワー
クRN上に問題が生じたとき、即ち例えばトークンが失わ
れたとき、又はトークンの循環時間が過度に長い場合に
ネットワークRNを通って送られる特定のフレームを含
む。この場合、これらの特定のフレームはネットワーク
を通って再送され、その存在及びフォーマットは上記AN
SI規格に規定されている。

ゾーンZ₂は更にネットワークRNを通って送信するように
構成された定様式の連鎖したFDDIフレームを含む。

以下、データインターフェースIHADについて説明する。

このインターフェースは本実施例では一方が送信用、他
方が受信用の比較的大きい寸法のFiFo（First in First
out）型の４つのメモリからなる２つのアセンブリによ
り構成される。アセンブリの４つのFiFoメモリの各々は
2048の９ビット群を含み得る。これらの４つのFiFoは並
列に配置され、例えば送信時には第１のメモリがビット
HD₀〜HD₈を受取り、第２のメモリがビットHD₉〜HD₁₇を
受取り、第３のメモリがビットHD₁₈〜HD₂₆を受取り、第
４のメモリがドットHD₂₇〜HD₃₁と４つのパリティビット
HDP₀〜HDP₃を含み得る。受信側の４つのFiFoについても
同様に配置する。

アダプタ装置の側で、FiFoメモリの各々の出力ビット
は、第１のメモリがDB₀〜DB₈、第２のメモリがDB₉〜DB
₁₇、第３のメモリがDB₁₈〜DB₂₆、第４のメモリがDB₂₇〜
DB₃₁及び４つのパリティビットDBP₁〜DBP₃である。４つ
のメモリは本実施例ではAMD社の67c4503−50型のボック
ス形として製造されている。これらの種々のボックスは
いずれも同程度の速度を有する。各々が2048オクテット
を含み得る結果として、インターフェースIHADは例えば
4500オクテットのFDDIフレームの全部を容易に含み得
る。これらのボックスは構造上、FiFoメモリのロード状
態を決定する内部カウンタを有する。FiFoメモリが空の
とき、そのカウンタはEFと呼称する信号（フラグ）を発
生する。FiFoメモリが半分ロードされているとき、カウ
ンタにより発生される信号をHFと呼称する。FiFoメモリ
がロードされているとき、送信される信号をFFと呼称す
る。これらの３つの信号はホストモジュールHIOとアダ
プタ装置DEAとの間の情報の転送を調節するように機能
し、格納メモリMSTの全書き込みオペレーションがイン
ターフェースIHADのFiFoメモリの読み出しオペレーショ
ンに対応し、この格納メモリの読み出しがFiFoメモリの
書き込みに対応することを認識する。

まず初めに格納メモリMSTの読みだしオペレーションに
ついて検討する。

コントローラCMSのチャネルDMAの制御論理は信号FF及び
HFにより制御される。

FiFoメモリの内容がHF（半分ロードされたFiFoメモリ）
以下であるならば、該メモリにバーストモードでアクセ
スすることにより該メモリの書き込みが実施される。Fi
Foメモリの内容がFFとHFの間であるならば、FiFoメモリ
の書き込みは所謂サイクルスティールモード（サイクル
スティールモードのアクセスはバーストモードアクセス
の２分の１の速度である）にしたがうアクセスにより実
施される。

FiFoの内容がFFに等しいならば、コントローラCMSの制
御下にDMAの転送オペレーションを中止する。

この場合、ホストモジュールHIOがFiFoメモリの読み出
しを行い、FiFoメモリが部分的に空になるや否や、CMS
のチャネルDMAは要求される転送の実行の終了（１又は
複数の連続フレームの完全な転送）まで自動的に稼働状
態に戻る。

さて、格納メモリMSTの書き込みオペレーションについ
て考察する。

DMAの制御論理はこのとき信号EF及びHFにより制御され
る。

FiFoメモリの内容がHF以下であるならば、FiFoの読みだ
しが行われ、メモリMSTへのアクセスはサイクルスティ
ールモードで実施される。FiFoメモリの内容がHFよりも
大きいならば、FiFoメモリを読み出し、バーストモード
にしたがって格納メモリにアクセスする。最後にFiFoメ
モリの内容がEFに等しいならば、DMA転送を停止する。F
iFoメモリの内容が再びEF未満になるや否や、DMA転送は
要求される転送の実行の終了まで再開する。

次に制御インターフェースIHACについて考察する。

このインターフェースは送信方向及び受信方向でFDDIフ
レームの制御文字の構成に必要な種々のパラメータの転
送を可能にする双方向FiFoメモリにより構成される。

本実施例ではインターフェースIHACはAMD社の67c4701型
の２つのbi−FiFoボックスを含む。

各ボックスbi-FiFoは特に512の９ビット群（１オクテッ
ト＋１パリティビット）の２つのbi-FiFoメモリを含
む。これらの２つのボックスbi-FiFoを夫々BF₁及びBF₂
と呼称する。第１のマイクロプロセッサPROCが２つのbi
-FiFoメモリに書き込みをしたい場合、該マイクロプロ
セッサは該メモリの各々に信号W₁を送り、第２のマイク
ロプロセッサMPが第１のマイクロプロセッサにより何が
書き込まれたかを読み出したい場合に該第２のマイクロ
プロセッサにより送られる読み出し信号R₃はこの信号に
対応する。

第２のマイクロプロセッサMPが２つのbi-FiFoメモリに
書き込みしたい場合、該第２のマイクロプロセッサは該
メモリの各々に信号W₂を送り、第１のマイクロプロセッ
サPROCが第２のマイクロプロセッサにより何が書き込ま
れたかを読み出したい場合に第１のマイクロプロセッサ
PROCにより送られる読み出し信号R₄はこの信号に対応す
る。

各bi-FiFoボックスは２つのポートを有しており、即ち
ボックスBF₁はP₁及びP₂、ボックスBF₂はP₃及びP₄を有す
る。１つのポートは該当ボックス上のバスの入力ゲート
又は出力ゲートを構成する。即ちポートP₁及びP₃はバス
BHの入力ゲートであり、ポートP₂及びP₄は制御バスBCの
入力ゲートである。

各ポートはメールボックスに関連する。即ちポートP₁〜
P₄は夫々メールボックスBL₁〜BL₄に関連する。

機能的観点からみると、２つのポートP₁及びP₃とP₂及び
P₄とは、夫々P₁₃及びP₂₄と呼称する全く同一の存在を構
成するとみなすことができる。夫々BL₁₃及びBL₂₄と呼称
する関連メールボックスについても同様である。機能的
観点から見ると、各メールボックスはホストモジュー
ル、より特定的にはそのマイクロプロセッサPROC（ボッ
クスBL₁₃）又は管理コントローラCGT、より特定的には
マイクロプロセッサMP（ボックスBL₂₄）に関連する。

第１のマイクロプロセッサPROCはその関連するメールボ
ックスBL₁₃中で書き込み又は読み出しすることができ
る。該メールボックスはしたがって第１のマイクロプロ
セッサの命令に応じて書き込み又は読み出しされる。該
メールボックスは更に、第２のマイクロプロセッサMPの
命令に応じて読み出しされる。

更に、第２のマイクロプロセッサMPは関連するメールボ
ックスBL₂₄中で書き込み又は読み出しすることができ
る。該メールボックスはしたがって第２のマイクロプロ
セッサの命令に応じて書き込み又は読み出しされる。該
メールボックスは同様に第１のマイクロプロセッサPROC
の命令に応じて読み出しされ得る。

ホストシステムがメールボックスBL₁₃に書き込みすると
き、インターフェースIHACはマイクロプロセッサMPに向
かってIRQ-Aと呼称される割込み信号を送る。更に、マ
イクロプロセッサMPがDEAのメールボックス（BL₂₄）に
書き込みする場合、インターフェースIHACはホストモジ
ュールのマイクロプロセッサPROCに向かってIRQ-Bと呼
称される。割込み信号を送る。割込みIRQ-A及びIRQ-Bは
夫々ホストモジュールからの全割込み及びマイクロプロ
セッサMPからの全割込みをまとめたものである。

制御ブロックSCBの構成方法を示す第５図を考察する。
該制御ブロックは固定部分PFと可変部分PVとを含み、可
変部分の長さはアダプタ装置DEA又はホストモジュールH
IOにより行われる各オペレーションに応じて変化する。

固定部分は0₁及び0₂により夫々表される２つのオクテッ
トを含む。第１のオクテット0₁は実施すべきオクテット
のコードを最小重みの４ビット上に表し、ランク４及び
ランク５の２ビットは明確に決定された所定のオペレー
ション内のサブファミリーを表すことができ、その指定
は最小重みの４ビットで実施される。R/C（レスポンス
／コマンド）で表されるランク７のビットは、実施され
る要求がコマンド（ビットが０のとき）であるか、又は
レスポンス（ビットが１のとき）であるかを示す。

ランク６のビットは、アダプタ装置がコンピュータORD
以外の任意のステーション又は端末（例えばスクリーン
端末）内に配置され、（統計の結果、フレームの到着等
を可視化するために）所定数の情報をこのステーション
に転送しなければならない場合に使用されるように構成
される。ビットがゼロに等しいならば、ステーションへ
の情報の転送は行われない（この場合、情報はDEAから
ホストへ、又はホストからDEAへ転送されるのみであ
る）。ビットが１に等しいならば、（DEAからホスト又
はホストからDEAへのデータの転送を続けながら）情報
をステーションに向かって転送することができる。

オクテット0₂は要求がコマンドである場合は制御ブロッ
クSCBの大きさを表し、要求がレスポンスである場合は
報告書を表す（報告書は２つのマイクロプロセッサPROC
及びMPの一方により実施されるコマンドに応答してこれ
らのマイクロプロセッサの他方により実施され、この報
告書はこれらのマイクロプロセッサの該一方により要求
されるオペレーションを実施することが可能であるか否
かを示す）。しかしながら、コマンド／レスポンスによ
り２つのマイクロプロセッサの間の通信モードは非常に
長い（オペレーションの実施前にレスポンスを送ること
によりコマンドを解除しなければならない）ので、第２
のマイクロプロセッサがホストのコマンドにレスポンス
を送らず、いずれにせよこのコマンドに対応するオペレ
ーションを実施するように操作したほうがよい。

可変部分は例えばFDDIフレームの構成に必要な情報、即
ち該フレームの制御文字、又はアダプタ装置DEAがコン
トローラCGTの制御下に実施することができるオペレー
ションの１つを実施するための必要な他の全情報を含
む。

自明のように、固定部分PFの第１のオクテット0₁は第１
のボックスBF₁を介して伝送され、第２のオクテット0₂
はボックスBF₂を介して同時に伝送される。２つのボッ
クス上のオクテットの配分は部分PVのオクテットも同様
である。

制御ブロックSCBの可変部分PVは各ボックスのbi-FiFoメ
モリにロードされ、固定部分PFはメールボックスにロー
ドされる。転送モードを以下に示す。

割込みIRQ-A又はIRQ-Bが生成されると、まず該割込みが
パリティエラーによるものでないことを確認する。パリ
ティエラーがメールボックスにより生成されるのでない
限り割込みを解除する。

パリティエラーがないならば、制御ブロックSCBの固定
部分を含むメールボックスの読み出しは自動的に割込み
を解除し、制御ブロックの固定部分及び可変部分はホス
トモジュールHIO又はマイクロプロセッサMPに向かって
転送され得る。

bi-FiFoボックスを使用することにより、制御ブロックS
CBを順次連鎖させ、こうして２つのマイクロプロセッサ
PROC及びMPの一方又は他方から制御ブロックの待機ファ
イルを管理することができる。したがって、単一の制御
ブロックに対応するデータを転送しながら、複数の制御
ブロックSCBを転送することができる。

以下、本発明の装置DPCの機能の詳細を第６図及び第７
図について説明する。尚、第６図及び第７図は夫々コン
トローラCGTのメモリEPROM（アダプタ装置DEAからホス
トモジュールHIOへの転送の場合）又はモジュールHIOの
メモリMMP（ホストモジュールからアダプタ装置への転
送の場合）に含まれる転送プログラムにより実施される
種々のオペレーションを示す。

まず第６図について説明する。転送プログラムはローマ
数字Ｉ〜XIIで示す12個の連続オペレーションを含む。
これらのオペレーションは次の通りである。

オペレーションI:FDDIフレームがネットワークRNから到
達する。整形、復合、エレメントFORMACによる８ビット
並列転送、次いでデータ経路コントローラCCDによる32
ビット変換後、このフレームは格納メモリMSTに到達す
る。フレームが格納メモリに到達したことをコントロー
ラCMSにより知らされたマイクロプロセッサは、先頭に
位置する制御文字（オクテットで表したフレームサイ
ズ、発信元アドレス、宛先アドレス等）を該格納メモリ
中で読み出し、これらのエレメントから制御ブロックSC
Bを構成し、ホストモジュールHIOへ転送する。次にマイ
クロプロセッサは格納メモリ中の転送すべきブロックの
発信元アドレス、転送すべきブロックの大きさを指示す
ることにより、コントローラCMSのDMAをプログラムす
る。

オペレーションII:コントローラCMAはまずインターフェ
ースIHADのFiFoメモリが空であるかどうかを確認する。
もしFiFoメモリが空でないならば空になるまでオペレー
ションを繰り返す。

もしもインターフェースIHADのFiFoメモリが空であるな
らば、オペレーションIIIに移る。

オペレーションIII:オペレーションIIと同様にメールボ
ックスBL₂₄が空であるかどうかを確認する。もし空であ
るならばオペレーションIVに移る。

オペレーションIV:コントローラCMSはそのDMAを開始
し、即ち格納メモリMSTからインターフェースIHADのFiF
oメモリへのデータの転送を開始する。マイクロプロセ
ッサMPはこうして解放され、この間に他のオペレーショ
ンを実施することができ、コントローラCMSのDMAは単独
で作用する。オペレーションIVと同時にオペレーション
Ｖが行われる。

オペレーションV:オペレーションIVと同時にマイクロプ
ロセッサMPは制御ブロックSCBを２つのbi-FiFoメモリBF
₁及びBF₂にロードし、固定部分はメールボックスBL₂₄に
ロードされ、実行すべきオペレーションを規定するパラ
メータを含む可変部分は所謂bi-FiFoメモリに転送され
る。こうしてオペレーションVIに移る。

オペレーションVI:制御ブロックSCBの固定部分PFの書き
込みはこうしてIRQ-Bを発生する。このオペレーション
は構造上自動的且つbi-FiFoメモリに内在的である。次
にオペレーションVII及びVIIIを同時に行う。

オペレーションVII:この間、コントローラCGTの制御下
にアダプタ装置により別のタスク（別のオペレーショ
ン）が実施される（統計作業、アダプタ装置のメンテナ
ンス、送信用フレームの制御文字の構成、受信時に到達
する新しいフレームの処理、何もすべきことがない場合
は監視作業）。

オペレーションVIII:任意のタスクを実施中であったホ
ストモジュールHIOは実行中に該タスクを中断し、イン
ターフェースIHACにより送られた割込みIRQ-Bを考慮す
る。マイクロプロセッサPROCは転送時にパリティエラー
が発生しなかったかどうかを確認する。エラーがある場
合は、オペレーションVIIIに戻り、この間、モジュール
HIOは中断したタスクを再開する。パリティエラーがな
い場合はオペレーションIXに移る。

オペレーションIV:メールボックスBL₂₄を読み出し、割
込みIRQ-Bを解除する。即ち、ホストモジュールはイン
ターフェースHIAからの情報の転送を有効に実施するこ
とができる。次にオペレーションＸに移る。

オペレーションX:実行すべきオペレーションがアダプタ
装置DEAとホストモジュールHIOとの間のデータの転送の
命令であるかどうかを確認する。もしそうでないなら
ば、ホストモジュールは別のタスク、例えば中断したタ
スクを実行する。逆に、応答がイエスの場合はオペレー
ションXIに移る。

オペレーションXI:プロセッサPROCはそのコントローラC
DAをプログラムする。オペレーションXIIに移る。

オペレーションXII:マイクロプロセッサPROCはそれ自体
のDMAを開始する。インターフェースIHAからモジュール
HIOのRAM MVHへのデータの転送オペレーションがマイク
ロプロセッサに優先的なタスクであるならば、オペレー
ションはホストモジュールにより実行される。ホストモ
ジューリュがもっと優先順位の高いタスクを有するなら
ば、その固有のDMAはこのタスクの実行中、このタスク
が終了するまで中断され、その後、DMAは中断された点
でデータの転送の実行を再開する。

次に第７図についてホストモジュールからアダプタ装置
への情報転送の機能の詳細を説明する。このプログラム
はホストモジュールのメモリMMPに含まれる。このプロ
グラムは主に、ローマ数字CI〜CXIIIで示す13のオペレ
ーションを含む。

オペレーションCI:マイクロプロセッサPROCはそのDMAを
プログラムする（メモリMVHの読み出し、インターフェ
ースIHAのFiFoメモリの書き込み）。マイクロプロセッ
サはそのメモリ中の発信元アドレス、及び転送すべきブ
ロックの大きさを指示する。オペレーションCIIに移
る。

オペレーションCII:マイクロプロセッサPROCはインター
フェースIHADのFiFoメモリが空であるかどうかを確認す
る。空でないならばオペレーションを繰り返す。空であ
るならばオペレーションCIIIに移る。

オペレーションCIII:マイクロプロセッサはオペレーシ
ョンCIIと同様にインターフェースIHACのメールボック
スBL₁₃が空であるかどうかを確認する。応答がイエスで
あるならばオペレーションCIV及びCVを同時に実施す
る。

オペレーションCIV:マイクロプロセッサPROCはDMAを開
始し、即ちデータをインターフェースIHADに転送する。

オペレーションCV:制御ブロックSCBはインターフェース
IHACのbi-FiFoメモリにロードされる。メールボックスB
L₁₃の書き込みは割込みIRQ-A又はIRQ-Bを発生する。IRQ
-Aの場合はオペレーションCVIに移る。IRQ-Bの場合はオ
ペレーションCVIIに移る。

オペレーションCVI:割込みIRQ-Aはアダプタ装置DEAから
マイクロプロセッサMPに送られる。この間、ホストモジ
ュールは他のタスクを実施することができる。

オペレーションCVII:制御ブロックをインターフェースI
HACにロードする時にパリティエラーがあるならば、割
込みIRQ-Bがホストモジュールに返送され、ロードされ
た制御ブロックは正しくないので、再書き込みしなけれ
ばならない。次にプロセッサPROCにより制御ブロックを
再送する。

オペレーションCVIII:マイクロプロセッサMPは割込みIR
Q-Aを考慮し、マイクロプロセッサに転送される制御ブ
ロックSCB中にパリティエラーがあるかどうかをもう一
度調べる。パリティエラーがない場合はオペレーション
CIXに移る。パリティエラーがある場合は、割込みIRQ-A
を解除し、マイクロプロセッサMPは別のタスクに戻るこ
とができる。

オペレーションCIX:実施すべきオペレーションが何であ
るかを調べる。このオペレーションが格納メモリへのデ
ータの転送でないならば、マイクロプロセッサMPは別の
タスク（オペレーションCXIII）に移る。このオペレー
ションが格納メモリへのデータの転送であるならば、オ
ペレーションCXに移る。

オペレーションCX:マイクロプロセッサMPはその構成が
問題となっているFDDIフレームの先頭及び末尾の制御文
字を形成する。この作業を実施したらオペレーションCX
Iに移る。

オペレーションCXI:マイクロプロセッサMPはコントロー
ラCMSのDMAをプログラムする。いったんこの作業を実施
したらオペレーションCXIIに移る。

オペレーションCXII:マイクロプロセッサMPはコントロ
ーラCMSのDMAを開始し、インターフェースIHAのFiFoメ
モリに含まれるデータを読み出し、格納メモリMSTに書
き込む。この間、マイクロプロセッサMPは解放され、オ
ペレーションCXIIIに移る。

オペレーションCXIII:マイクロプロセッサMPは別のタス
クを実施する。このタスクはネットワークRNからの別の
フレームの受信であり得、実際に、格納メモリにはネッ
トワーク又はホストモジュールからのフレームが転送さ
れ得る。実際に、コントローラCMSの送信及び受信用の
２つのチャネルDMAは高速バスBDFを共有し得、このバス
はネットワークRNを構成するリングの容量の２倍の容量
を有する。

【図面の簡単な説明】

第1a図及び第1b図はネットワークの端末とみなされるコ
ンピュータを本発明のブリッジ接続装置により光ファイ
バネットワークに接続する方法を示す説明図、第２図及
び第３図は本発明のブリッジ接続装置の種々の主要構成
エレメントを示し、第２図は入出力ホストモジュール及
び転送インターフェースの説明図、第３図は本発明のブ
リッジ装置の他のエレメントの説明図、第４図は制御ブ
ロックに含まれる情報を管理コントローラの制御バスに
向かって転送するために使用される転送インターフェー
スの部分を示す説明図、第５図はFDDIフレームの構成に
関するパラメータを含む制御ブロックの構成図、第６図
は情報がネットワークからホストモジュールに向かって
どのように転送されるかを示す本発明のブリッジ装置の
機能的フローチャート、第７図は情報がホストモジュー
ルからネットワークに向かってどのように転送されるか
を示す本発明の装置の機能的フローチャートである。 DPC……ブリッジ装置、PSB……コンピュータバス、RN…
…ネットワーク、AP,AS……リング、HIO……ホストモジ
ュール、BH……通信バス、SCB……制御ブロック、PROC
……第１のマイクロプロセッサ、DEA……アダプタ装
置、IHA,IHAC,IHAD……インターフェース、MST……メモ
リ、CGT……コントローラ、BC……制御バス、BDF……高
速バス、DAPR……ネットワークアクセス装置、CAE……
ネットワークアクセスコントローラ、CGT……転送管理
コントローラ、MP……第２のマイクロプロセッサ、P₁₃,
P₂₄……入力ポート、BL₁₃,BL₂₄……メールボックス、CC
D……データ経路コントローラ。

Claims

【特許請求の範囲】

【請求項１】コンピュータバスを超高速環状光ファイバ
ネットワークに接続するブリッジ装置であって、該装置
は、コンピュータバスに接続されており、データ及びフ
レームの構成及びブリッジ装置により実施すべきオペレ
ーションの性質に関するパラメータを含んでおり且つ第
１のマイクロプロセッサの制御下でネットワークに向か
って送信又はコンピュータバスに向かって受信される制
御ブロックを転送する少なくとも１つの外部通信バスを
含むコンピュータの入出力ホストモジュールと、ネット
ワークに物理的に接続されたアダプタ装置と、ホストモ
ジュール及びアダプタ装置間のデータ及び制御ブロック
の転送を確保するインターフェースとを備えており、ア
ダプタ装置が、ネットワークへの送信前及びネットワー
クからの受信後にフレームを格納するためのメモリと、
ホストモジュール及びネットワーク間のフレームの転送
を管理し一方でホストモジュールから又はホストモジュ
ールに向かって制御ブロックを転送し他方で格納メモリ
から又は格納メモリに向かってフレームの制御文字を転
送する制御バスを備えており、制御ブロックを翻訳して
制御文字を生成し、制御文字を翻訳して制御ブロックを
生成するコントローラと、インターフェース、格納メモ
リ及びネットワークから又はこれらに向かってデータを
転送する高速バスとを含んでおり、転送インターフェー
スは一方で通信バスに接続され、他方で高速バス及び制
御バスに接続され、高速バス及び制御バス上のデータ及
び制御ブロックの転送は相互に独立して実施されること
を特徴とするブリッジ装置。
【請求項２】アダプタ装置が更に、ネットワークに物理
的に接続されたネットワークへの物理的アクセス装置
と、アクセス装置、格納メモリ、高速バス及び管理コン
トローラに属するアドレスバスとに接続されたネットワ
ークアクセスコントローラとを備えることを特徴とする
請求項１に記載の装置。
【請求項３】ネットワークがFDDI型であり、全制御ブロ
ックは管理コントローラの制御下に接続装置が実施すべ
きオペレーションの性質を規定するブロック相互間で同
じ所定数のオクテットを有する固定部分と、オペレーシ
ョンの性質に依存するオクテット数を有する可変部分と
を含むことを特徴とする請求項２に記載の装置。
【請求項４】実施すべきオペレーションがネットワーク
から又はネットワークに向かってFDDIフレームを転送す
ることであるとき、可変部分がFDDIフレームの生成に関
する種々のパラメータを含むことを特徴とする請求項３
に記載の装置。
【請求項５】転送管理コントローラが主に第２のマイク
ロプロセッサから構成され、第１及び第２のマイクロプ
ロセッサは通信バス、インターフェース及び制御バスを
介して制御ブロックを交換することにより相互に対話す
ることを特徴とする請求項３に記載の装置。
【請求項６】転送インターフェースが、高速バスに向か
って又は高速バスからデータを転送するための第１のイ
ンターフェースと、第１及び第２のマイクロプロセッサ
間で制御ブロックを転送し、第１及び第２のマイクロプ
ロセッサを対話させるための第２のインターフェースと
を含むことを特徴とする請求項５に記載の装置。
【請求項７】第２のインターフェースがホストモジュー
ルに対応する入力ポートの側に第１のメールボックスを
含み、管理コントローラに対応する第２の入力ポートの
側に第２のメールボックスを含み、メールボックスは制
御ブロックの固定部分を含み、可変部分はメールボック
スを含まない制御インターフェースの部分に含まれ、各
入力ポートはその固有のメールボックス中で読出し又は
書込み可能であり、他方の入力ポートのメールボックス
中で読出し可能であることを特徴とする請求項６に記載
の装置。
【請求項８】制御インターフェースが少なくとも１つの
双方向bi-FiFoメモリと、ホストモジュールに対応する
メールボックスと、管理コントローラに対応する第２の
メールボックスとにより形成されることを特徴とする請
求項７に記載の装置。
【請求項９】第１のインターフェースが少なくとも１つ
の双方向FiFoメモリにより形成されることを特徴とする
請求項６から８のいずれか一項に記載の装置。
【請求項１０】ネットワークアクセスコントローラが、
ネットワークからメモリ及びメモリからネットワークへ
の第１のアクセス、転送インターフェースからメモリ及
びメモリから転送インターフェースへの第２のアクセ
ス、並びにFDDIフレームの制御文字の交換のために第２
のマイクロプロセッサからアクセスローラを介してメモ
リにアクセスする第３のアクセスの３種類のアクセスに
したがって高速バス及び格納メモリへのアクセスを選択
及び制御し、第１のアクセスが最上位の優先順位を有し
ており、第２のアクセスが最下位の優先順位を有するこ
とを特徴とする請求項５に記載の装置。
【請求項１１】アクセスコントローラが制御バス及び物
理的アダプタデバイスに接続されたデータ経路コントロ
ーラと、高速バスと、制御バス、高速バス及び静的メモ
リに接続された静的メモリコントローラとを含んでお
り、データ経路コントローラは上記３種類のアクセス型
に対応するアクセス経路を選択し、静的メモリコントロ
ーラはうれらの種々のアクセスのために高速バスの使用
を調整し、選択したアクセスの型にしたがって静的メモ
リへ又は静的メモリからの高速バスを介するデータ又は
制御文字の転送を管理し、２つのコントローラは相互に
接続されていることを特徴とする請求項10に記載の装
置。
【請求項１２】転送管理コントローラが、制御バスに接
続され且つマイクロプロセッサによりアドレスされる高
速バス上を通るフレームの寸法のカウンタを備えている
ことを特徴とする請求項５に記載の装置。
【請求項１３】管理コントローラが、制御バスに接続さ
れ且つ第２のマイクロプロセッサによりアドレスされる
ネットワーク上で生じる事象の統計を実施するためのク
ロック回路を備えていることを特徴とする請求項５に記
載の装置。
【請求項１４】アダプタ装置からホストモジュールに向
かって情報を転送することからなる請求項７に記載のブ
リッジ装置の使用方法であって、 1/フレームが格納メモリに到達したら、第２のマイクロ
プロセッサは対応する制御ブロックを生成し、データの
転送を準備するようにアクセスコントローラをプログラ
ムし、 2/データインターフェースが空であるか、第２のメール
ボックスが空であるかを確認し、 3/もしそうであるならば、アクセスコントローラはデー
タインターフェースへのデータの転送を開始し、第２の
マイクロプロセッサは制御ブロックを制御インターフェ
ースにロードし、こうして第１のマイクロプロセッサに
向かって割込みIRQ-Bを発生し、 4/3/と同時に、アダプタ装置は別のオペレーションを実
施し、第１のマイクロプロセッサは割込みを解除し、イ
ンターフェースへのデータの転送中にパリティエラーが
なかったかどうかを確認し、 5/第１のマイクロプロセッサは割込みIRQ-Bを解除し、
実施すべきオペレーションがコンピュータバスへのデー
タ転送であるかどうかを確認し、 6/もしそうであるならば、第１のマイクロプロセッサは
データインターフェースからこれに関連するメモリへの
データの転送を準備し、 7/第１のマイクロプロセッサは関連するメモリへのデー
タの転送を開始することを特徴とするブリッジ装置の使
用方法。
【請求項１５】ホストモジュールからアダプタ装置に向
かって情報を転送することからなる請求項７に記載のブ
リッジ装置の使用方法であって、 1/ネットワーク上で情報フレームを伝送しようとする場
合、第１のマイクロプロセッサは転送インターフェース
への転送をプログラムし、制御ブロックを生成し、 2/データのインターフェース及び第１のメールボックス
が空であるかを確認し、 3/もしそうであるならば、データをデータインターフェ
ースに転送し、制御ブロックを第１のメールボックスに
転送し、こうして第２のマイクロプロセッサに向かって
割込みIRQ-Aを発生するか、又はパリティエラーがある
場合は第１のマイクロプロセッサに向かって割込みIRQ-
Bを発生し、この場合、制御ブロックを再送し、そうで
なければ4/に移り 4/IRQ-Aにより第２のマイクロプロセッサに割込みを生
じ、 5/第２のマイクロプロセッサは、実施すべきオペレーシ
ョンがネットワークへのフレーム転送であるかどうかを
調べ、 6/もしそうであるならば、第２のマイクロプロセッサは
制御文字を作成し、格納メモリに送り、アクセスコント
ローラをプログラムし、 7/アクセスコントローラはネットワークへのフレームの
転送の前に、インターフェースの読み出し及び格納メモ
リの書き込みにより転送を開始することを特徴とする方
法。