JPH11510929A - 周辺記憶装置を接続するための装置 - Google Patents

Abstract

(57)【要約】 ディスクメモリ制御またはデータ技術分野の他の装置制御器のような周辺システムの装置であって、本装置により構成される制御が能力、すなわちスループットおよび応答時間、フェイルセーフ性、非常に小さいシステムから非常に大きいシステムへの拡張可能性および多数のホストシステム（ＨＳ）への接続可能性、に関して所望の値に簡単な仕方で適合され得るような仕方で、フレキシブルな構成を許す周辺システムの装置が示される。本構成はリング回路を構成するための直列な装置バスと、使用されているデータ伝送制御装置（ＤＳ）を接続するための高能力のバス（ＳＰＢＰ；ＳＰＢＳ）との特別な組み合わせに基づいている。

Description

【発明の詳細な説明】 周辺記憶装置を接続するための装置 本発明は請求項１の前文による周辺記憶装置を接続するための装置に関する。 周辺記憶装置を上位のシステムユニットに接続するための現在知られている解 決策は、たとえば能力およびフェイルセーフ性に関する所望の値への適合を可能 にする大きい周辺記憶装置サブシステムに対して下記の基本構成に基づいている 。 記憶装置は装置制御器器を介してサブブロックのなかにまとめられている。１ つのサブブロックのなかに記憶装置が並列に接続されている。装置制御器は多く の独立した端子またはマルチマスター能力のある端子（ポート）を有する。その 際にサブブロックあたりの装置数は、種々の理由から約８ないし１６に制限され ている。 すぐ次の制御階層のなかでサブブロックは１つまたは複数の上位のシステムコ ントローラにまとめられる。この階層レベル上で１つまたは複数のシステム端子 が１つまたは複数の上位のシステムユニット、たとえばホストシステム、により 利用可能である。 並列に動作するシステムコントローラの数は、常に装置制御器の最大利用可能 なポート数に制限されている。このことはたいてい、ポートを制御する装置制御 器におけるハードウェアおよび配線に費用がかかるためにポート数、従ってまた システムコントローラの数がたいてい４に制限されていることに通ずる。 上記のような構成はたとえばヨーロッパ特許出願第0528060号明細書、特にそ の第３図および第５図から知られている。 このアーキテクチュアの欠点は、たいてい多重の接続可能性のための基本費用 が最小の基本構成でも存在していることである。別の欠点は、高いハードウェア 費用を必要とし、配線を複雑にし、また能力、すなわちスループットおよび応答 時間、を制限する多段のコンセプトである。さらに、使用可能な記憶装置の数と 、システム制御およびシステム接続に関する高い要求への適合可能性とが制限さ れている。 本発明の課題は、データ処理システムの１つまたは複数の上位のシステムユニ ットに周辺記憶装置、特にディスクメモリ、を接続するための冒頭に記載した種 類の装置であって、能力と、フェイルセーフ性と、非常に小さい記憶装置サブシ ステムから非常に大きい記憶装置サブシステムへの拡張可能性と、多くの上位の システムユニットへの接続可能性とに関して常に適合が行われ得るような仕方で 、フレキシブルな構成を許す装置を提供することである。 この課題は、請求項１の特徴部分に示されている特徴を有する装置により解決 される。それによれば本発明による装置の核心は、記憶装置が１つまたは多くの 直列に作動する装置リングに一括接続されており、また各装置リングのなかにデ ータ伝送制御装置の少なくとも１つのリング接続が設けられているという状況で ある。データ伝送制御装置は、その際にそれぞれのデータ受信装置またはデータ 送信装置としての各個の記憶装置と上位のシステムユニットとの間のデータ交換 を制御するための制御装置を有する。直列に作動する装置リングのなかには任意 の数のデータ伝送制御装置が組み込まれ得る。なぜならば、直列の作動の設定に よりループされるべき信号が常に再び新たに発生されるからである。装置リング はデータ伝送制御装置の数の事後の変更をも許す。データ伝送制御装置の数によ り、上位のシステムユニットへの接続可能性の数が設定可能である。記憶装置が 装置リングのなかに配置されていることにより、占有はされないが、たとえば予 備状態に保つべき装置場所に対する費用を要する必要なしに、相い異なる大きさ の装置リングが同時に作動させられ得る。システムのフェイルセーフ性はさらに 、冗長性を有する上位のシステムユニットへの端子を有する冗長性を有するデー タ伝送制御装置が設けられていることにより、容易に達成され得る。 本発明の有利な実施態様は従属請求項の対象である。それによれば、たとえば １つまたは２つのデータメモリに対する一重または二重の並列端子が設けられて おり、２つのデータメモリのうち第２のデータメモリは第１のデータメモリに対 するミラーデータメモリとして使用されている。データメモリが故障すると、ミ ラーデータメモリに復帰アクセスされ得る。 全体として、周辺サブシステムの示されている配置は、能力、すなわちスルー プットおよび応答時間と、フェイルセーフ性と、非常に小さいシステムから非常 に大きいシステムへの拡張可能性と、多くの上位のシステムユニットへの接続可 能性とに関して、大きい範囲内で所望の値に簡単な仕方で適合され得る仕方で、 フレキシブルな構成を許す。 以下、図面により本発明を一層詳細に説明する。 図１は周辺記憶装置を接続するための装置を原理図で示し、 図２は本発明による周辺記憶装置を接続するための装置を示し、 図３は図２中に使用されているリング接続の、一重リングが存在する際の実施 例を原理図で示し、 図４は図２中に使用されているリング接続の、二重リングが存在する際の実施 例を原理図で示す。 図１は、システムコントローラＳＫを介して上位のシステムユニットＨＳに接 続されている複数の周辺の記憶装置サブシステムＳＧＳを示す。記憶装置サブシ ステムＳＧＳのなかにグループとして記憶装置Ｇがまとめられている。実施例に よれば、ディスク記憶装置が記憶装置Ｇとして設けられている。記憶装置Ｇは記 憶装置サブシステムのなかに並列に接続されている。 上位のシステムユニットとしてホストシステム、ＬＡＮシステムまたは他の公 知のシステムが使用され得る。従って、以下では、もはや上位のシステムユニッ トと呼ばずに、単にホストシステムＨＳと呼ぶことにする。 ホストシステムＨＳへの接続は、システムアダプタＳＡを有するシステムコン トローラＳＫを介して行われる。ホストシステムＨＳは１つまたは複数のシステ ムアダプタＳＡに接続されている。複数の並列に動作するシステムコントローラ ＳＫは、複数のホストシステムＨＳの互いに無関係な並列動作を可能にする。 グループとして記憶装置サブシステムＳＧＳにまとめられている記憶装置Ｇは 、グループごとに２つの装置制御器ＧＳにより作動させられる。各装置制御器Ｇ Ｓは、その際に記憶装置Ｇの２つのポートサイドの１つに接続されている。各装 置制御器ＧＳは、それぞれ到来および出発信号に対して２つのポートＰＳを有す る。それぞれの装置制御器ＧＳのポート数はそれぞれ等しい。 装置制御器ＧＳのそれぞれ１つのポートが、他の装置制御器ＧＳのそれぞれ１ つのポートと並列に接続されている。装置制御器ＧＳのポートのこうして生ずる 各並列接続はシステムコントローラＳＫと接続されている。並列に動作するシス テムコントローラＳＫの数は、こうして１つの装置サブシステムＳＧＳのなかの 装置制御器ＧＳの最大の利用可能なポート数により制限されている。 図２に示されている構成は下記の３つの主要構成部分から成っている： １．装置リングＧＲ； ２．データ伝送制御装置ＤＳ、および； ３．第１のデータメモリＤＳＰおよびオプションにより第２のデータメモリＳＰ ＤＳＰ。 第１のデータメモリＤＳＰのなかに、記憶装置キャッシュに対する通信および 利用データが格納されている。第２のデータメモリＳＰＤＳＰのなかには、第１ のデータメモリＤＳＰの内容のコピーが格納されている。こうしてこれは第１の データメモリＤＳＰに対するミラーデータメモリを成しており、また第１のデー タメモリＤＳＰの故障の際に利用され得る。 グループとして接続されるべき記憶装置Ｇ、図２中ではたとえばそれぞれｙの ディスクドライブは、装置リングＧＲのなかで互いに接続されており、やはり装 置サブシステムＳＧＳを成している。データ伝送は装置リングのなかで直列に行 われる。リングは一重リングＥＲ（図３）として構成されていてもよいし、フェ イルセーフな装置に対して二重リングＤＲ（図４）として構成されていてもよい 。二重リングＤＲ（図４）では、信号は一方の方向にも他方の方向にも巡るよう に導かれ得る。一重リングＥＲ（図３）ではこれは方向にのみ可能である。 装置リングＧＲのなかにたとえば数１００までの非常に多数の記憶装置Ｇが格 納され得る。図２中にはこれらの記憶装置Ｇが記憶装置サブシステムあたり１な いしｙを付されている。直列のデータ伝送を有するリング構造においては、たと えば並列バスの際に生ずるようなドライバ能力による物理的な問題は存在しない 。インタフェース信号は、各リングに加入している各装置に向けて新たに発生さ れる。 リングに加入している装置の数は、主としてリングバス帯域幅、たとえば２０ ないし１００ＭＢｙｔｅ、と利用される装置帯域幅、たとえば４ないし１０ＭＢ ｙｔｅ＊１０ないし１００Ｉ／Ｏ／ｓｅｃ、との比から決定される。装置リング ＧＲの帯域幅が十分でないならば、複数の装置リングＧＲまたは二重リングを有 する装置が構成され得る。図２中には１ないしｍの装置リングが示されている。 複数の装置リングＧＲは、冗長性のデータ保持またはアクセスの並列化のため の多重の帯域幅の利用の観点から有意義である。 装置リングＧＲのなかに必要に応じてデータ伝送制御装置ＤＳが挿入されてい る。図２中には、１ないしｘのデータ伝送制御装置ＤＳおよび１ないしｍの装置 リングＧＲが示されている。全体として、挿入されたデータ伝送制御装置ＤＳを 有する装置リングＧＲが、それぞれ１つのリング回路ＲＳを生ずる。 装置リングＧＲへの個々のデータ伝送制御装置ＤＳの接続は、リング端子ＲＡ に対する論理により実現される。その際に図２によれば、データ伝送制御装置Ｄ Ｓごとにそれぞれ１つの装置リングＧＲに対する複数のリング端子ＲＡが設けら れており、また各々の装置リングＧＲにすべてのデータ伝送制御装置ＤＳの各１ つのリング端子ＲＡが配置されている。したがって、各データ伝送制御装置ＤＳ は、記憶装置サブシステムＳＧＳのなかのすべての記憶装置Ｇにアクセスする。 前記の両特徴のただ１つが満足されていることも可能であろう。 データ伝送制御装置ＤＳの最大数は、リングバスのインタフェースの構成によ り決定される。その際にリングごとの記憶装置Ｇおよびデータ伝送制御装置ＤＳ の合計は、作動すべき加入装置の最大数を越えてはならない。例として、この数 は１２８であり得ることをあげておく。 ２つのデータ伝送制御装置ＤＳにより、装置アクセスに対する完全な冗長性が 達成される。所望のデータ伝送制御装置ＤＳの数は、一つには所望のコントロー ラ冗長性から生ずる。別の規範は記憶装置サブシステムＳＧＳにおける所望の性 能である。本発明の装置によりこうして、大きい帯域幅のなかにデータ伝送制御 装置ＤＳを挿入することにより性能を決定することが簡単な仕方で可能である。 データ伝送制御装置ＤＳの最小数に対する別の規範は、種々のホストシステム への記憶装置サブシステムＳＧＳの接続の必要性である。 上位のシステムユニットＨＳへのデータ伝送制御装置ＤＳの接続は、前記のよ うに、システムアダプタＳＡにより決定される。データ伝送制御装置ＤＳあたり 複数の、たとえば１ないしｎの、システムアダプタが使用可能である。種々のシ ステムアダプタ形式が種々の上位のシステムユニットＨＳの取扱を許す。システ ムアダプタＳＡの公知の形式の例をあげると、ＥＳＣＯＮ（エンタープライス‐ システム‐コネクション）、ＳＣＳＩ（スモール‐コンピュータ‐システム‐イ ンタフェース）、ＬＡＮ（ローカル‐エリア‐ネットワーク）およびＦＣＳ（フ ァイバ‐チャネル‐スタンダード）がある。 ホストシステムＨＳに対するシステムアダプタＳＡの必要数は、接続の所望の 冗長性および所望のパワー帯域幅から生ずる。パワー帯域幅は、やはり使用され るインタフェース形式に強く関係する。 システムアダプタＳＡはデータ伝送制御装置ＤＳの内部バスシステムＩＢを介 してデータ伝送制御装置ＤＳのその他のモジュールと接続されている。 内部バスシステムＩＢにおける別のモジュールは、プロセッサＰＲＯＺであり 、それに内部メモリＲＡＭ、ＲＯＭが対応付けられている。プロセッサＰＲＯＺ は、データ伝送制御装置ＤＳの入力／出力動作の進行を制御する。原理的には、 マルチプロセッササポートを行う各々の能力のあるプロセッサがこれらの課題に 対して使用可能である。 最後にあげたモジュールとして、メモリ接続ユニットＳＰＡが、データ伝送制 御装置ＤＳの内部バスシステムＩＢに接続されている。このモジュールは、すべ てのデータ伝送制御装置ＤＳに対して共通の１つのメモリ接続バス、いわゆる第 １のバスＳＰＢＰまたは一次バス、への接続を形成する。フェイルセーフなサブ システムに対しては、別のメモリ接続バス、いわゆる第２のバスＳＰＢＳまたは 二次バス、への第２の接続が存在する。第１のバスＳＰＢＰには、通信および利 用データメモリとして、第１のデータメモリＤＳＰが接続されている。第２のバ スＳＰＢＳには、第１のデータメモリＤＳＰに対するミラーデータメモリＳＰＤ ＳＰとして、第２のデータメモリＳＰＤＳＰが接続されている。 メモリ接続バスＳＰＢＰ、ＳＰＢＳは、データ伝送制御装置ＤＳの内部バスシ ステムＩＢの性能に関して多重の能力を有するべきであろう。メモリ接続バスＳ ＰＢＰ、ＳＰＢＳの構成に対する別の観点は、それぞれのバスにおけるデータ伝 送制御装置ＤＳの最大数である。 性能要求は、通常それぞれパワフルな並列バスを必要とする。 このバスを介して、すべてのデータ伝送制御装置ＤＳに対して共通の通信およ び利用データへのアクセスが展開される。オプションによりこのメモリ空間のな かにディスクデータ‐キャッシュに対するデータメモリもインプリメントされ得 る。それは強く偏った負荷プロフィルの際に大きい利点を有する。 有利な仕方で少なくとも第１のデータメモリＤＳＰは、たとえば必要な顧客要 求を満足し得るように、段階的に拡張可能である。メモリ構成はその際に数メガ バイトから数ギガバイトまで達し得る。 データメモリＤＳＰまたはＳＰＤＳＰは、電力系統から独立した供給電圧のバ ッファリングにより電力系統障害の際に保護され得る。 図３および図４には、第１および第２のデータ伝送制御装置ＤＳＬＤＳ２のそ れぞれ２つの個々のリング端子ＲＡが示されている。図３にはその際に一重リン グＥＲが、また図４には二重リングＤＲが装置リングの実現のための基礎とされ ている。図３ではリング端子ＲＡあたり一重バッファＰが使用されている。図４ では一方および他方の方向のそれぞれ１つの伝送方向に対する二重バッファＰ１ 、Ｐ２が使用されている。さらに、図３および図４には、データ伝送制御装置あ たりそれぞれ内部バスシステムＩＢおよびシステムアダブタＳＡも示されている 。 大きい帯域幅を有する並列インタフェースと大きい接続可能性を有する直列接 続との間の組み合わせを有する以上に説明した装置は、種々の要求への正確な適 合を許す。その際に下記の利点が生ずる： ―装置スケーリングにおける大きい帯域幅 ―性能スケーリングにおける一重のかつ大きい帯域幅 ―ホストシステムへのサブシステム‐接続スケーリングの際の大きい帯域幅 ―冗長性のサブシステムに対するわずかな費用 ―一段の制御‐アーキテクチュア。

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの申間接続されたデータ伝送制御装置（ＤＳ）を介してデー タ処理システムの１つまたは複数の上位のシステムユニット（ＨＳ）に周辺記憶 装置（Ｇ）、特にディスク記憶装置を接続するための装置において、記憶装置（ Ｇ）が１つまたは複数の直列に作動する装置リング（ＧＲ）にまとめられており 、また各装置リング（ＧＲ）のなかにデータ伝送制御装置（ＤＳ）の少なくとも １つのリング端子（ＲＡ）が設けられており、また各データ伝送制御装置（ＤＳ ）がそれぞれのデータ受信装置または送信装置としての個々の記憶装置（Ｇ）と 上位のシステムユニット（ＨＳ）との間のデータ交換を制御するための制御装置 （ＰＲＯＺ）を有することを特徴とする周辺記憶装置を接続するための装置。 ２．データ伝送制御装置（ＤＳ）ごとにそれぞれ１つの装置リング（ＧＲ）に対 する複数のリング端子（ＲＡ）が設けられていることを特徴とする請求項１記載 の装置。 ３．各装置リング（ＧＲ）のなかにすべてのデータ伝送制御装置（ＤＳ）の各１ つのリング端子（ＲＡ）が組み込まれていることを特徴とする請求項１または２ 記載の装置。 ４．装置リング（ＧＲ）が二重リング（ＤＲ）として構成されていることを特徴 とする請求項１ないし３の１つに記載の装置。 ５．各データ伝送制御装置（ＤＳ）が、上位のシステムユニット（ＨＳ）と記憶 装置（Ｇ）との間のデータ交換の制御の展開の際の通信および利用データメモリ としての共通の第１のデータメモリ（ＤＳＰ）に対するメモリ接続ユニット（Ｓ ＰＡ）を有することを特徴とする請求項１ないし４の１つに記載の装置。 ６．各メモリ接続ユニット（ＳＰＡ）が第１の共通のデータメモリ（ＤＳＰ）に 対するミラーデータメモリとしての第２の共通のデータメモリ（ＳＰＤＳＰ）に 対する追加的なメモリ接続を有することを特徴とする請求項５記載の装置。 ７．各データメモリ（ＤＳＰ；ＳＰＤＳＰ）が並列バスシステム（ＳＰＢＰ；Ｓ ＰＢＳ）を介してそれぞれのメモリ接続ユニット（ＳＰＡ）に接続されているこ とを特徴とする請求項５または６記載の装置。 ８．データ伝送制御装置（ＤＳ）が、付属の内部メモリ（ＲＡＭ、ＲＯＭ）を有 する制御装置（ＰＲＯＺ）と、内部バスシステム（ＩＢ）とを有する自立的な計 算機として構成されており、前記内部バスシステムにメモリ接続ユニット（ＳＰ Ａ）と、束ねられたすべてのリング端子（ＲＡ）と、それぞれ接続されている上 位のシステムユニット（ＨＳ）への信号適合のために設けられているそれぞれの システムアダプタ（ＳＡ）とが自立的なユニットとして接続されていることを特 徴とする請求項５ないし７の１つに記載の装置。