JPH09275405A - パケット通信装置 - Google Patents
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- H04Q11/00—Selecting arrangements for multiplex systems
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- H04Q11/0478—Provisions for broadband connections
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- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
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- H04L49/552—Prevention, detection or correction of errors by ensuring the integrity of packets received through redundant connections
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Abstract
(57)【要約】
【課題】 二重化された伝送路と単独で使用される非冗
長化伝送路とを任意の比率で自由に収容できるＡＴＭ通
信装置の提供。 【解決手段】 各インターフェース回路３をＡＴＭスイ
ッチ部の入出力ポートと１対１で対応させ、スイッチイ
ンターフェース６（入力側遮断回路７と出力側分配回路
８）によって、各インターフェース回路から対応する入
力ポートへのセルの流入と、ＡＴＭスイッチ部の出力ポ
ートから各インターフェース回路へのセルの流入を制御
する。 【効果】 スイッチインターフェースで関係付けられた
各インターフェース回路３に、二重化伝送路に代えて２
つの単独伝送路を任意に収容することができ、インター
フェース回路３の使用上の制約をなくすことができる。
長化伝送路とを任意の比率で自由に収容できるＡＴＭ通
信装置の提供。 【解決手段】 各インターフェース回路３をＡＴＭスイ
ッチ部の入出力ポートと１対１で対応させ、スイッチイ
ンターフェース６（入力側遮断回路７と出力側分配回路
８）によって、各インターフェース回路から対応する入
力ポートへのセルの流入と、ＡＴＭスイッチ部の出力ポ
ートから各インターフェース回路へのセルの流入を制御
する。 【効果】 スイッチインターフェースで関係付けられた
各インターフェース回路３に、二重化伝送路に代えて２
つの単独伝送路を任意に収容することができ、インター
フェース回路３の使用上の制約をなくすことができる。
Description
【０００１】
【発明の属する技術分野】本発明はパケット通信装置に
関し、更に詳しくは、固定長パケット（セル）を扱う非
同期転送モード(ＡＴＭ：Asynchronous Transfer Mode)
のパケット通信装置に関する。
関し、更に詳しくは、固定長パケット（セル）を扱う非
同期転送モード(ＡＴＭ：Asynchronous Transfer Mode)
のパケット通信装置に関する。
【０００２】
【従来の技術】固定長のパケット（以下、セルという）
によって各種の情報を転送するＡＴＭ通信装置は、例え
ば、図２に符号１で示すように、それぞれ１対の入力回
線と出力回線とからなる伝送路２（２−１〜２−ｎ’）
を収容する複数の回線インターフェース（以下、インタ
ーフェース回路という）３と、各インターフェース回路
３を通過した入力セルをセルヘッダに含まれるルーチン
グ情報に従って何れかのインターフェース回路に振り分
けるＡＴＭスイッチ（ＡＴＭ ＳＷ）５を含むＡＴＭス
イッチ共通部４と、上記インターフェース回路３および
ＡＴＭスイッチ共通部４に制御用転送路１０を介して接
続された制御部９とからなる。各インターフェース回路
３は、例えば、入力回線からの入力信号について光信号
を電気信号に変換する光／電気変換動作や出力回線への
出力信号について行う電気／光変換動作のように、伝送
路２との間で送受信される信号について物理レイヤでの
信号処理を行う物理レイヤ処理機能と、例えば、ヘッダ
変換テーブルを参照して入力セルのヘッダ情報（ＶＰＩ
／ＶＣＩ）を出力セル用のヘッダ情報に書き替えると共
に、スイッチング動作に必要なルーチング情報を内部ヘ
ッダ情報として付加するヘッダ変換など、入出力セルに
ついてＡＴＭレイヤでの信号処理を行うＡＴＭレイヤ処
理機能とを備える。制御部９は、呼（コネクション）制
御動作、呼の設定／解除に伴う上記各インターフェース
回路３のヘッダ変換テーブル情報の書換、ＡＴＭスイッ
チ共通部４の動作を含むＡＴＭ通信装置全体の状態監視
および各インターフェース回路３で取得する各種性能情
報の収集等を行う。
によって各種の情報を転送するＡＴＭ通信装置は、例え
ば、図２に符号１で示すように、それぞれ１対の入力回
線と出力回線とからなる伝送路２（２−１〜２−ｎ’）
を収容する複数の回線インターフェース（以下、インタ
ーフェース回路という）３と、各インターフェース回路
３を通過した入力セルをセルヘッダに含まれるルーチン
グ情報に従って何れかのインターフェース回路に振り分
けるＡＴＭスイッチ（ＡＴＭ ＳＷ）５を含むＡＴＭス
イッチ共通部４と、上記インターフェース回路３および
ＡＴＭスイッチ共通部４に制御用転送路１０を介して接
続された制御部９とからなる。各インターフェース回路
３は、例えば、入力回線からの入力信号について光信号
を電気信号に変換する光／電気変換動作や出力回線への
出力信号について行う電気／光変換動作のように、伝送
路２との間で送受信される信号について物理レイヤでの
信号処理を行う物理レイヤ処理機能と、例えば、ヘッダ
変換テーブルを参照して入力セルのヘッダ情報（ＶＰＩ
／ＶＣＩ）を出力セル用のヘッダ情報に書き替えると共
に、スイッチング動作に必要なルーチング情報を内部ヘ
ッダ情報として付加するヘッダ変換など、入出力セルに
ついてＡＴＭレイヤでの信号処理を行うＡＴＭレイヤ処
理機能とを備える。制御部９は、呼（コネクション）制
御動作、呼の設定／解除に伴う上記各インターフェース
回路３のヘッダ変換テーブル情報の書換、ＡＴＭスイッ
チ共通部４の動作を含むＡＴＭ通信装置全体の状態監視
および各インターフェース回路３で取得する各種性能情
報の収集等を行う。
【０００３】公衆ネットワークのように高い信頼性が要
求されるＡＴＭネットワークでは、例えば、障害発生時
の迂回や、保守、点検に備えて、主要伝送経路が二重化
（冗長化）される。このように二重化された伝送路を収
容する場合、二重化された一方の伝送路２−ｉ（ｉ＝１
〜ｎ）を収容するインターフェース回路３−ｉと、他方
の伝送路２−ｉ’を収容するインターフェース回路３−
ｉ’とを２つで１組（１対）にしておき、一方を現用
系、他方を待機系または予備系として用い、現用系イン
ターフェース回路からの入力セルをセレクタで選択する
ことによってＡＴＭスイッチ部５に入力するように構成
する。この場合、例えば、図２に示すように、インター
フェース回路３の各対毎に、セレクタ１１を含むスイッ
チインターフェース６を設け、現用系インターフェース
回路から到来した入力セルのみをＡＴＭスイッチ部５の
入力ポートＩ（Ｉ−１〜Ｉ−ｎ）に導き、ＡＴＭスイッ
チ部５の出力ポートＯ（Ｏ−１〜Ｏ−ｎ）から出力され
たセルは、上記スイッチインターフェース６で分岐さ
せ、対をなす２つのインターフェース回路に分配する。
求されるＡＴＭネットワークでは、例えば、障害発生時
の迂回や、保守、点検に備えて、主要伝送経路が二重化
（冗長化）される。このように二重化された伝送路を収
容する場合、二重化された一方の伝送路２−ｉ（ｉ＝１
〜ｎ）を収容するインターフェース回路３−ｉと、他方
の伝送路２−ｉ’を収容するインターフェース回路３−
ｉ’とを２つで１組（１対）にしておき、一方を現用
系、他方を待機系または予備系として用い、現用系イン
ターフェース回路からの入力セルをセレクタで選択する
ことによってＡＴＭスイッチ部５に入力するように構成
する。この場合、例えば、図２に示すように、インター
フェース回路３の各対毎に、セレクタ１１を含むスイッ
チインターフェース６を設け、現用系インターフェース
回路から到来した入力セルのみをＡＴＭスイッチ部５の
入力ポートＩ（Ｉ−１〜Ｉ−ｎ）に導き、ＡＴＭスイッ
チ部５の出力ポートＯ（Ｏ−１〜Ｏ−ｎ）から出力され
たセルは、上記スイッチインターフェース６で分岐さ
せ、対をなす２つのインターフェース回路に分配する。
【０００４】
【発明が解決しようとする課題】ネットワークにおける
伝送路の冗長化構成には多様な形態がある。例えば、図
３は、複数のＡＴＭ通信装置１を中継網２−ｂでメッシ
ュ状の接続し、加入者回線２−ａは冗長化せずに、各Ａ
ＴＭ通信装置間の伝送路（中継網）２−ｂのみを二重化
したネットワーク構成を示す。また、図４は、加入者回
線２−ａを収容した複数のＡＴＭ通信装置１−ａを中継
用のＡＴＭ通信装置１−ｂで束ねることによって、各端
点のＡＴＭ通信装置１−ａにおける中継用伝送路数を減
らし、局間の伝送路２−ｂを二重化したネットワーク構
成を示す。上記２つのネットワーク構成から分かるよう
に、ＡＴＭ通信装置１は、二重化された伝送路２−ｂと
非冗長化伝送路２−ａの双方を収容でき、必要に応じ
て、収容回線の全てを二重化する構成から全てを非冗長
化伝送路とする構成まで、冗長化伝送路２−ｂと非冗長
化伝送路２−ａを任意の比率で収容できるようにしてこ
とが望まれる。
伝送路の冗長化構成には多様な形態がある。例えば、図
３は、複数のＡＴＭ通信装置１を中継網２−ｂでメッシ
ュ状の接続し、加入者回線２−ａは冗長化せずに、各Ａ
ＴＭ通信装置間の伝送路（中継網）２−ｂのみを二重化
したネットワーク構成を示す。また、図４は、加入者回
線２−ａを収容した複数のＡＴＭ通信装置１−ａを中継
用のＡＴＭ通信装置１−ｂで束ねることによって、各端
点のＡＴＭ通信装置１−ａにおける中継用伝送路数を減
らし、局間の伝送路２−ｂを二重化したネットワーク構
成を示す。上記２つのネットワーク構成から分かるよう
に、ＡＴＭ通信装置１は、二重化された伝送路２−ｂと
非冗長化伝送路２−ａの双方を収容でき、必要に応じ
て、収容回線の全てを二重化する構成から全てを非冗長
化伝送路とする構成まで、冗長化伝送路２−ｂと非冗長
化伝送路２−ａを任意の比率で収容できるようにしてこ
とが望まれる。
【０００５】然るに、図２に示したように、ＡＴＭスイ
ッチ部４の各入力ポートＩ−ｉ毎にセレクタ１１を設
け、二重化された伝送路を収容する１対のインターフェ
ース回路３を上記セレクタ１１を介して選択的に入力ポ
ートＩ−ｉに接続する装置構成にすると、単独で利用さ
れる非冗長化伝送路を収容する場合に、対をなす２つの
インターフェース回路３のうちの一方しか有効利用でき
ず、他方のインターフェース回路３を収容するために筐
体に用意されたスロットが空いてしまうという不都合が
ある。また、上記図２のＡＴＭ通信装置は、ＡＴＭスイ
ッチ部の各入力ポート毎に１対のインターフェース回路
３を設ける構成となっているため、収容する伝送路が二
重化されているか単独で使用されているかに関係なく、
ＡＴＭスイッチ部５に入力できるセル量は常に一定であ
り、筐体内でインターフェース回路ボードの占める容量
の割にはＡＴＭスイッチ部５の交換能力が劣り、交換能
力の割には装置が大型化するという問題がある。
ッチ部４の各入力ポートＩ−ｉ毎にセレクタ１１を設
け、二重化された伝送路を収容する１対のインターフェ
ース回路３を上記セレクタ１１を介して選択的に入力ポ
ートＩ−ｉに接続する装置構成にすると、単独で利用さ
れる非冗長化伝送路を収容する場合に、対をなす２つの
インターフェース回路３のうちの一方しか有効利用でき
ず、他方のインターフェース回路３を収容するために筐
体に用意されたスロットが空いてしまうという不都合が
ある。また、上記図２のＡＴＭ通信装置は、ＡＴＭスイ
ッチ部の各入力ポート毎に１対のインターフェース回路
３を設ける構成となっているため、収容する伝送路が二
重化されているか単独で使用されているかに関係なく、
ＡＴＭスイッチ部５に入力できるセル量は常に一定であ
り、筐体内でインターフェース回路ボードの占める容量
の割にはＡＴＭスイッチ部５の交換能力が劣り、交換能
力の割には装置が大型化するという問題がある。
【０００６】本発明の目的は、多様なネットワーク構成
に迅速に対応できる小型化可能なＡＴＭ通信装置を提供
することにある。本発明の他の目的は、冗長化伝送路と
非冗長化伝送路とを任意の比率で収容できる小型化可能
なＡＴＭ通信装置を提供することにある。本発明の他の
目的は、冗長化伝送路と非冗長化伝送路とを収容でき、
非冗長化伝送路の収容比率が高くなるに従って高いスイ
ッチング能力を発揮できるＡＴＭ通信装置、特にＡＴＭ
交換機を提供することにある。
に迅速に対応できる小型化可能なＡＴＭ通信装置を提供
することにある。本発明の他の目的は、冗長化伝送路と
非冗長化伝送路とを任意の比率で収容できる小型化可能
なＡＴＭ通信装置を提供することにある。本発明の他の
目的は、冗長化伝送路と非冗長化伝送路とを収容でき、
非冗長化伝送路の収容比率が高くなるに従って高いスイ
ッチング能力を発揮できるＡＴＭ通信装置、特にＡＴＭ
交換機を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の入出力ポートを備え、各入力ポー
トからの入力パケットをヘッダ情報によって決まる何れ
かの出力ポートに振り分けるパケットスイッチ手段を有
するパケット通信装置において、上記入出力ポートと対
応付けて設けられ、それぞれが入力回線と出力回線とか
らなる伝送路を収容する複数の回線インターフェース
と、上記複数の回線インターフェースを所定個数ずつ組
にして、冗長化された伝送路を収容した回線インターフ
ェースの組については、現用系となる１つの回線インタ
ーフェースからの入力パケットのみを上記パケットスイ
ッチ手段の対応する入力ポートへ流入させ、待機系とな
る他の回線インターフェースから上記パケットスイッチ
手段の対応する入力ポートへのパケットの流入を阻止
し、それぞれ単独の伝送路を収容した回線インターフェ
ースの組については、各回線インターフェースからの入
力パケットを上記パケットスイッチ手段の対応する入力
ポートへ流入させるように入力パケットの転送を制御す
る入力パケット転送制御手段を備えたことを特徴とす
る。
に、本発明は、複数の入出力ポートを備え、各入力ポー
トからの入力パケットをヘッダ情報によって決まる何れ
かの出力ポートに振り分けるパケットスイッチ手段を有
するパケット通信装置において、上記入出力ポートと対
応付けて設けられ、それぞれが入力回線と出力回線とか
らなる伝送路を収容する複数の回線インターフェース
と、上記複数の回線インターフェースを所定個数ずつ組
にして、冗長化された伝送路を収容した回線インターフ
ェースの組については、現用系となる１つの回線インタ
ーフェースからの入力パケットのみを上記パケットスイ
ッチ手段の対応する入力ポートへ流入させ、待機系とな
る他の回線インターフェースから上記パケットスイッチ
手段の対応する入力ポートへのパケットの流入を阻止
し、それぞれ単独の伝送路を収容した回線インターフェ
ースの組については、各回線インターフェースからの入
力パケットを上記パケットスイッチ手段の対応する入力
ポートへ流入させるように入力パケットの転送を制御す
る入力パケット転送制御手段を備えたことを特徴とす
る。
【０００８】本発明の他の特徴は、上記入力パケット転
送制御手段に加えて、単独の伝送路を収容した回線イン
ターフェースの組については、パケットスイッチ手段の
対応する出力ポートから各回線インターフェースに出力
パケットを供給し、冗長化された伝送路を収容した回線
インターフェースの組については、上記パケットスイッ
チ手段の複数の出力ポートのうちの１つに出力された出
力パケットを上記１組の全ての回線インターフェースに
供給するように出力パケットの転送を制御する出力パケ
ット転送制御手段を備えたことにある。但し、この出力
パケット転送制御手段の機能は、パケットスイッチ手段
が備えるマルチキャスト機能によって置き換えることが
可能であり、例えば、単独の伝送路を収容した回線イン
ターフェースの組については、上記パケットスイッチ手
段が、上記回線インターフェースの組と対応した複数の
出力ポートにそれぞれ異なるパケットを出力し、冗長化
された伝送路を収容した回線インターフェースの組につ
いては、上記回線インターフェースと対応した複数の出
力ポートに同一のパケットをマルチキャストして出力す
るようにしてもよい。
送制御手段に加えて、単独の伝送路を収容した回線イン
ターフェースの組については、パケットスイッチ手段の
対応する出力ポートから各回線インターフェースに出力
パケットを供給し、冗長化された伝送路を収容した回線
インターフェースの組については、上記パケットスイッ
チ手段の複数の出力ポートのうちの１つに出力された出
力パケットを上記１組の全ての回線インターフェースに
供給するように出力パケットの転送を制御する出力パケ
ット転送制御手段を備えたことにある。但し、この出力
パケット転送制御手段の機能は、パケットスイッチ手段
が備えるマルチキャスト機能によって置き換えることが
可能であり、例えば、単独の伝送路を収容した回線イン
ターフェースの組については、上記パケットスイッチ手
段が、上記回線インターフェースの組と対応した複数の
出力ポートにそれぞれ異なるパケットを出力し、冗長化
された伝送路を収容した回線インターフェースの組につ
いては、上記回線インターフェースと対応した複数の出
力ポートに同一のパケットをマルチキャストして出力す
るようにしてもよい。
【０００９】本発明に好ましい実施形態では、互いに対
をなす２つの回線インターフェースに対して１個ずつス
イッチインターフェースを設け、上記１対の回線インタ
ーフェースが収容する伝送路の運用モードに応じて、上
記スイッチインターフェースが、各回線インターフェー
スからパケットスイッチ手段の対応する入力ポートへの
パケットの流入を許容または遮断するようにしたことを
特徴とする。上記スイッチインターフェースは、例え
ば、各回線インターフェースからパケットスイッチ手段
の対応する入力ポートへのパケットの流入を許容または
遮断する２つのゲート手段と、伝送路の運用モードに応
じて、上記各ゲート手段に与えるべき制御信号を発生す
る制御信号発生手段とから構成できる。上記制御信号発
生手段により、伝送路が二重化モードの場合は、上記２
つのゲート手段の一方を開状態、他方を閉状態とする制
御信号を発生し、伝送路が非二重化モードの場合は、上
記各ゲート手段を開状態とする制御信号を発生させれば
よい。本発明の１実施例では、各スイッチインターフェ
ースが、対応する１対の伝送路の運用モードを示す制御
情報を記憶するための第１のレジスタ手段と、伝送路が
二重化モードで運用された場合に現用系または待機系と
なるべき伝送路を指定する制御情報を記憶するための第
２のレジスタ手段とを有し、上記制御信号発生手段が、
上記第１、第２のレジスタ手段に記憶された制御情報の
状態に応じてゲート制御信号を発生するようにしてい
る。
をなす２つの回線インターフェースに対して１個ずつス
イッチインターフェースを設け、上記１対の回線インタ
ーフェースが収容する伝送路の運用モードに応じて、上
記スイッチインターフェースが、各回線インターフェー
スからパケットスイッチ手段の対応する入力ポートへの
パケットの流入を許容または遮断するようにしたことを
特徴とする。上記スイッチインターフェースは、例え
ば、各回線インターフェースからパケットスイッチ手段
の対応する入力ポートへのパケットの流入を許容または
遮断する２つのゲート手段と、伝送路の運用モードに応
じて、上記各ゲート手段に与えるべき制御信号を発生す
る制御信号発生手段とから構成できる。上記制御信号発
生手段により、伝送路が二重化モードの場合は、上記２
つのゲート手段の一方を開状態、他方を閉状態とする制
御信号を発生し、伝送路が非二重化モードの場合は、上
記各ゲート手段を開状態とする制御信号を発生させれば
よい。本発明の１実施例では、各スイッチインターフェ
ースが、対応する１対の伝送路の運用モードを示す制御
情報を記憶するための第１のレジスタ手段と、伝送路が
二重化モードで運用された場合に現用系または待機系と
なるべき伝送路を指定する制御情報を記憶するための第
２のレジスタ手段とを有し、上記制御信号発生手段が、
上記第１、第２のレジスタ手段に記憶された制御情報の
状態に応じてゲート制御信号を発生するようにしてい
る。
【００１０】本発明によるパケット通信装置は、筐体へ
の回路実装の形態として、上記複数のスイッチインター
フェースとパケットスイッチ手段とを１つの回路ボード
上に形成し、上記複数の回線インターフェースを複数の
インターフェース回路ボード上に所定個数ずつ形成し、
上記インターフェース回路ボードを２枚ずつ１組にし
て、一方の回路ボードに形成されたスイッチインターフ
ェースと他方の回路ボードに形成されたスイッチインタ
ーフェースとを対とするように、各スイッチインターフ
ェースと回線インターフェースとを対応付けらたことを
特徴とする。
の回路実装の形態として、上記複数のスイッチインター
フェースとパケットスイッチ手段とを１つの回路ボード
上に形成し、上記複数の回線インターフェースを複数の
インターフェース回路ボード上に所定個数ずつ形成し、
上記インターフェース回路ボードを２枚ずつ１組にし
て、一方の回路ボードに形成されたスイッチインターフ
ェースと他方の回路ボードに形成されたスイッチインタ
ーフェースとを対とするように、各スイッチインターフ
ェースと回線インターフェースとを対応付けらたことを
特徴とする。
【００１１】
【発明の実施の形態】図１は、本発明によるＡＴＭ通信
装置の第１の実施例を示す構成図である。ＡＴＭ通信装
置１は、それぞれ伝送路２（２−１〜２−ｎ）を収容す
る複数のインターフェース回路３（３−１〜３−ｎ）
と、ＡＴＭスイッチ共通部４、これらのインターフェー
ス回路３およびＡＴＭスイッチ共通部４に制御用転送路
１０を介して接続された制御部９とから構成される。図
１では、各インターフェイス回路３を１つのブロックで
示しているが、実際の装置では、図５で後述するよう
に、入力回線２ａに接続された入力回線インターフェー
ス３ａと、出力回線２ｂに接続された出力回線インター
フェイス３ｂとからなり、それぞれに物理レイヤ処理機
能とＡＴＭレイヤ処理機能とが設けてある。上記ＡＴＭ
スイッチ共通部４は、複数の入力ポートＩ（Ｉ−１〜Ｉ
−ｎ）と複数の出力ポートＯ（Ｏ−１〜Ｏ−ｎ）を持つ
ＡＴＭスイッチ部５と、上記入力ポートと出力ポートを
それぞれ２つずつを１組にして、各組に対して１つずつ
設けられた複数のスイッチインターフェース６とからな
る。
装置の第１の実施例を示す構成図である。ＡＴＭ通信装
置１は、それぞれ伝送路２（２−１〜２−ｎ）を収容す
る複数のインターフェース回路３（３−１〜３−ｎ）
と、ＡＴＭスイッチ共通部４、これらのインターフェー
ス回路３およびＡＴＭスイッチ共通部４に制御用転送路
１０を介して接続された制御部９とから構成される。図
１では、各インターフェイス回路３を１つのブロックで
示しているが、実際の装置では、図５で後述するよう
に、入力回線２ａに接続された入力回線インターフェー
ス３ａと、出力回線２ｂに接続された出力回線インター
フェイス３ｂとからなり、それぞれに物理レイヤ処理機
能とＡＴＭレイヤ処理機能とが設けてある。上記ＡＴＭ
スイッチ共通部４は、複数の入力ポートＩ（Ｉ−１〜Ｉ
−ｎ）と複数の出力ポートＯ（Ｏ−１〜Ｏ−ｎ）を持つ
ＡＴＭスイッチ部５と、上記入力ポートと出力ポートを
それぞれ２つずつを１組にして、各組に対して１つずつ
設けられた複数のスイッチインターフェース６とからな
る。
【００１２】本実施例では、ＡＴＭ通信装置が備えるイ
ンターフェイス回路３の個数は、ＡＴＭスイッチ部の入
出力ポートの個数と対応しており、各スイッチインター
フェース６は、上記１組の入力ポートＩ−ｉ、Ｉ−(ｉ
＋１)とそれぞれ２つの伝送路２−ｉ、２−(ｉ＋１)に
接続された２つの入力回線インターフェース３ａとの間
に設けられた入力側遮断回路７と、上記１組の出力ポー
トＯ−ｉ、Ｏ−(ｉ＋１)と上記伝送路２−ｉ、２−(ｉ
＋１)に接続された２つの出力回線インターフェース３
ｂとの間に設けられた出力側分配回路８とからなる。
ンターフェイス回路３の個数は、ＡＴＭスイッチ部の入
出力ポートの個数と対応しており、各スイッチインター
フェース６は、上記１組の入力ポートＩ−ｉ、Ｉ−(ｉ
＋１)とそれぞれ２つの伝送路２−ｉ、２−(ｉ＋１)に
接続された２つの入力回線インターフェース３ａとの間
に設けられた入力側遮断回路７と、上記１組の出力ポー
トＯ−ｉ、Ｏ−(ｉ＋１)と上記伝送路２−ｉ、２−(ｉ
＋１)に接続された２つの出力回線インターフェース３
ｂとの間に設けられた出力側分配回路８とからなる。
【００１３】上記入力側遮断回路７と出力側分配回路８
の機能について、図５を参照して説明する。図５におい
て、太線は信号の流れを示し、×印は信号が遮断された
状態を意味している。図５の（Ａ）は、２つのインター
フェース回路３に非冗長伝送路が収容された場合のスイ
ッチインターフェース６の状態を示す。この場合、入力
側遮断回路７は、各入力回線インターフェース３ａ−
ｉ、３ａ−(ｉ＋１)からの入力セルを遮断することな
く、ＡＴＭスイッチ部５の２つの入力ポートＩ−ｉ、Ｉ
−(ｉ＋１)に供給する。
の機能について、図５を参照して説明する。図５におい
て、太線は信号の流れを示し、×印は信号が遮断された
状態を意味している。図５の（Ａ）は、２つのインター
フェース回路３に非冗長伝送路が収容された場合のスイ
ッチインターフェース６の状態を示す。この場合、入力
側遮断回路７は、各入力回線インターフェース３ａ−
ｉ、３ａ−(ｉ＋１)からの入力セルを遮断することな
く、ＡＴＭスイッチ部５の２つの入力ポートＩ−ｉ、Ｉ
−(ｉ＋１)に供給する。
【００１４】上記ＡＴＭスイッチ部５には、例えば、特
開平４−２７６９４３号公報で提案されているように、
共通バッファ型のものを適用できる。共通バッファ型の
ＡＴＭスイッチでは、複数の入力ポートから並列的に供
給された入力セルを多重化回路によって時系列的なセル
列に並べ替えた後、書き込み制御回路によって、共通バ
ッファメモリに形成した出力ポート対応のキューバッフ
ァに追加していき、共通バッファメモリ内のセルは、読
み出し制御回路によって、各出力ポート順にキューバッ
ファをアクセスして各キューバッファの先頭セルを読み
出し、読み出されたセルを分離回路によって該当する出
力ポートに順次に振り分けるようにしている。上記書き
込み制御回路と読み出し制御回路は、交互に共通バッフ
ァメモリをアクセスする。
開平４−２７６９４３号公報で提案されているように、
共通バッファ型のものを適用できる。共通バッファ型の
ＡＴＭスイッチでは、複数の入力ポートから並列的に供
給された入力セルを多重化回路によって時系列的なセル
列に並べ替えた後、書き込み制御回路によって、共通バ
ッファメモリに形成した出力ポート対応のキューバッフ
ァに追加していき、共通バッファメモリ内のセルは、読
み出し制御回路によって、各出力ポート順にキューバッ
ファをアクセスして各キューバッファの先頭セルを読み
出し、読み出されたセルを分離回路によって該当する出
力ポートに順次に振り分けるようにしている。上記書き
込み制御回路と読み出し制御回路は、交互に共通バッフ
ァメモリをアクセスする。
【００１５】書き込み制御回路は、例えば、各入力セル
とポインタアドレスとを対にして共通バッファメモリに
書き込み、上記ポインタアドレスを出力ポートと対応し
て書き込みアドレステーブルに記憶しておく。上記書き
込みアドレステーブルは、新たな入力セルが供給される
毎に、各入力セルのルーチング情報に基づいてアクセス
され、上記ルーチング情報で特定される出力ポート毎の
最後のポインタアドレスが読み出される。上記最後のポ
インタアドレスを書き込みアドレスとして、上記入力セ
ルと、空きアドレスバッファから取り出した新たなポイ
ンタアドレスを共通バッファメモリに書き込むことによ
って、入力セルを出力ポート毎にポインタで順次にリン
クさせた論理的なキューバッファを形成できる。読み出
し制御回路は、読み出しアドレステーブルに出力ポート
対応に１つずつポインタアドレスを記憶しておき、上記
テーブルから出力ポート順にポインタアドレスを読み出
し、これを読み出しアドレスとして、共通バッファメモ
リからセルを読み出す。この時、セルと一緒に読み出さ
れたポインタアドレスを上記読み出しアドレステーブル
に記憶しておき、当該出力ポートへの次回のセル出力時
点で、キューバッファの読み出しアドレスとして利用す
る。尚、読み出しアドレスとして使用済となったポイン
タアドレスは、空きアドレスバッファに空きアドレスと
して登録しておく。
とポインタアドレスとを対にして共通バッファメモリに
書き込み、上記ポインタアドレスを出力ポートと対応し
て書き込みアドレステーブルに記憶しておく。上記書き
込みアドレステーブルは、新たな入力セルが供給される
毎に、各入力セルのルーチング情報に基づいてアクセス
され、上記ルーチング情報で特定される出力ポート毎の
最後のポインタアドレスが読み出される。上記最後のポ
インタアドレスを書き込みアドレスとして、上記入力セ
ルと、空きアドレスバッファから取り出した新たなポイ
ンタアドレスを共通バッファメモリに書き込むことによ
って、入力セルを出力ポート毎にポインタで順次にリン
クさせた論理的なキューバッファを形成できる。読み出
し制御回路は、読み出しアドレステーブルに出力ポート
対応に１つずつポインタアドレスを記憶しておき、上記
テーブルから出力ポート順にポインタアドレスを読み出
し、これを読み出しアドレスとして、共通バッファメモ
リからセルを読み出す。この時、セルと一緒に読み出さ
れたポインタアドレスを上記読み出しアドレステーブル
に記憶しておき、当該出力ポートへの次回のセル出力時
点で、キューバッファの読み出しアドレスとして利用す
る。尚、読み出しアドレスとして使用済となったポイン
タアドレスは、空きアドレスバッファに空きアドレスと
して登録しておく。
【００１６】図５において、２０−ｉと２０−(ｉ＋１)
は、それぞれ出力ポートＯ−ｉとＯ−(ｉ＋１)に対応し
てＡＴＭスイッチ部４の共通バッファメモリ内に形成さ
れたキューバッファを示している。これらのバッファキ
ューから取り出されたセル（出力セル）は、それぞれ出
力側分配回路８を通過して、出力回線インターフェース
３ｂ−ｉ、３ｂ−(ｉ＋１)に供給され、内部セル情報を
除去した後、伝送路（出力回線）に送出される。
は、それぞれ出力ポートＯ−ｉとＯ−(ｉ＋１)に対応し
てＡＴＭスイッチ部４の共通バッファメモリ内に形成さ
れたキューバッファを示している。これらのバッファキ
ューから取り出されたセル（出力セル）は、それぞれ出
力側分配回路８を通過して、出力回線インターフェース
３ｂ−ｉ、３ｂ−(ｉ＋１)に供給され、内部セル情報を
除去した後、伝送路（出力回線）に送出される。
【００１７】図５の（Ｂ）と（Ｃ）は、インターフェー
ス回路に二重化された伝送路が収容された場合のスイッ
チインターフェース６の状態を示す。（Ｂ）は、伝送２
−ｉ路が現用系の場合、（Ｃ）は伝送路２−(ｉ＋１)が
現用系の場合を示している。本実施例では、例えば
（Ｃ）から明らかなように、対をなす２つの入力回線イ
ンターフェース３ａ−ｉと３ａ−(ｉ＋１)の出力信号の
うち、現用系入力回線インターフェース３ａ−ｉの出力
信号が、入力側遮断回路７を通過して、ＡＴＭスイッチ
部５の入力ポートＩ−ｉに入力され、予備系入力回線イ
ンターフェース３ａ−(ｉ＋１)の出力信号は、入力側遮
断回路で遮断され、入力ポートＩ−(ｉ＋１)が未使用状
態となるようになっている。ＡＴＭスイッチ部５は、二
重化された一方の出力回線２−ｉと接続される出力ポー
トＯ−ｉに対応してキューバッファ２０−ｉを形成す
る。上記キューバッファ２０−ｉから取り出された出力
セルは、出力側分配回路８によって、１対の出力回線イ
ンターフェース３ｂ−ｉ、３ｂ−(ｉ＋１)に供給され、
二重化された伝送路２−ｉ、２−(ｉ＋１)に同一の信号
（セル）が送出される。
ス回路に二重化された伝送路が収容された場合のスイッ
チインターフェース６の状態を示す。（Ｂ）は、伝送２
−ｉ路が現用系の場合、（Ｃ）は伝送路２−(ｉ＋１)が
現用系の場合を示している。本実施例では、例えば
（Ｃ）から明らかなように、対をなす２つの入力回線イ
ンターフェース３ａ−ｉと３ａ−(ｉ＋１)の出力信号の
うち、現用系入力回線インターフェース３ａ−ｉの出力
信号が、入力側遮断回路７を通過して、ＡＴＭスイッチ
部５の入力ポートＩ−ｉに入力され、予備系入力回線イ
ンターフェース３ａ−(ｉ＋１)の出力信号は、入力側遮
断回路で遮断され、入力ポートＩ−(ｉ＋１)が未使用状
態となるようになっている。ＡＴＭスイッチ部５は、二
重化された一方の出力回線２−ｉと接続される出力ポー
トＯ−ｉに対応してキューバッファ２０−ｉを形成す
る。上記キューバッファ２０−ｉから取り出された出力
セルは、出力側分配回路８によって、１対の出力回線イ
ンターフェース３ｂ−ｉ、３ｂ−(ｉ＋１)に供給され、
二重化された伝送路２−ｉ、２−(ｉ＋１)に同一の信号
（セル）が送出される。
【００１８】図６は、入力側遮断回路７と出力側分配回
路８を含むスイッチインターフェース６の１実施例を示
す。ここでは、対をなす２つのインターフェース回路３
−１と３−(ｉ＋１)をそれぞれ０系、１系とし、上記各
インターフェイス回路からの入力信号線を３４−０、３
４−１、上記各インターフェイス回路への出力信号線を
３５−０、３５−１で示している。入力側遮断回路７
は、それぞれ上記入力信号線３４−０、３４−１からの
信号を一方の入力とするＡＮＤゲート３２−０および３
２−１と、これらのＡＮＤゲートの他方の入力に与える
べき制御を信号を発生する制御ゲート（ＯＲゲート）３
３−０および３３−１とからなる。上記各制御ゲートの
出力は、２つの制御レジスタ（冗長構成設定レジスタ３
１と現用系設定レジスタ３０）の設定値によって決ま
る。インターフェース回路３−１と３−(ｉ＋１)が二重
化された伝送路を収容している場合には、冗長構成設定
レジスタ３１に「冗長構成あり（ＤＰＸ）」を示す値
「０」を設定し、現用系設定レジスタ３０に、０系と１
系のどちらが現用系かを示す値を設定する。インターフ
ェース回路３−１と３−(ｉ＋１)が、二重化されていな
い単独使用の伝送路を収容している場合には、上記冗長
構成設定レジスタ３１に「冗長構成ない（ＳＰＸ）」を
示す値「１」を設定する。
路８を含むスイッチインターフェース６の１実施例を示
す。ここでは、対をなす２つのインターフェース回路３
−１と３−(ｉ＋１)をそれぞれ０系、１系とし、上記各
インターフェイス回路からの入力信号線を３４−０、３
４−１、上記各インターフェイス回路への出力信号線を
３５−０、３５−１で示している。入力側遮断回路７
は、それぞれ上記入力信号線３４−０、３４−１からの
信号を一方の入力とするＡＮＤゲート３２−０および３
２−１と、これらのＡＮＤゲートの他方の入力に与える
べき制御を信号を発生する制御ゲート（ＯＲゲート）３
３−０および３３−１とからなる。上記各制御ゲートの
出力は、２つの制御レジスタ（冗長構成設定レジスタ３
１と現用系設定レジスタ３０）の設定値によって決ま
る。インターフェース回路３−１と３−(ｉ＋１)が二重
化された伝送路を収容している場合には、冗長構成設定
レジスタ３１に「冗長構成あり（ＤＰＸ）」を示す値
「０」を設定し、現用系設定レジスタ３０に、０系と１
系のどちらが現用系かを示す値を設定する。インターフ
ェース回路３−１と３−(ｉ＋１)が、二重化されていな
い単独使用の伝送路を収容している場合には、上記冗長
構成設定レジスタ３１に「冗長構成ない（ＳＰＸ）」を
示す値「１」を設定する。
【００１９】上記制御レジスタ（冗長構成設定レジスタ
３１と現用系設定レジスタ３０）の設定値と、０系と１
系の２つのＡＮＤゲート３２−０、３２−１の状態との
関係を図７に示す。制御部９からの指令で上記制御レジ
スタの設定値を変更することによって、冗長構成の伝送
路を収容した場合は、現用系の入力信号線側のＡＮＤゲ
ートを通過状態、待機系のＡＮＤゲートを遮断状態と
し、非冗長構成の伝送路を収容した場合は、上記２つの
ＡＮＤゲートが両方とも通過状態とすることが可能にな
る。
３１と現用系設定レジスタ３０）の設定値と、０系と１
系の２つのＡＮＤゲート３２−０、３２−１の状態との
関係を図７に示す。制御部９からの指令で上記制御レジ
スタの設定値を変更することによって、冗長構成の伝送
路を収容した場合は、現用系の入力信号線側のＡＮＤゲ
ートを通過状態、待機系のＡＮＤゲートを遮断状態と
し、非冗長構成の伝送路を収容した場合は、上記２つの
ＡＮＤゲートが両方とも通過状態とすることが可能にな
る。
【００２０】出力側分配回路８では、２つの出力信号線
の一方３５−０に、ＡＴＭスイッチ部の出力ポートＯ−
ｉの出力セルを送出し、他方の出力信号線３５−１に
は、セレクタ３８で選択した出力信号を送出するように
している。上記セレクタには、ＡＴＭスイッチ部の２つ
の出力ポートＯ−ｉとＯ−(ｉ＋１)の出力信号が入力さ
れ、そのうちの一方を上記冗長構成設定レジスタ３１の
出力値に応じて選択するようになっている。この例で
は、伝送路が二重化（ＤＰＸ）されている場合、冗長構
成設定レジスタ３１の設定値が「０」となって、１系の
出力信号線３５−１に０系出力信号線３５−０と同一の
出力（出力ポートＯ−ｉの出力）が得られ、伝送路が非
冗長化伝送路（ＳＰＸ）の場合は、上記レジスタ３１の
設定値が「１」となって、１系の出力信号線３５−１に
０系出力信号線３５−０とは別の出力（出力ポートＯ−
(ｉ＋１)の出力）が得られるようになっている。
の一方３５−０に、ＡＴＭスイッチ部の出力ポートＯ−
ｉの出力セルを送出し、他方の出力信号線３５−１に
は、セレクタ３８で選択した出力信号を送出するように
している。上記セレクタには、ＡＴＭスイッチ部の２つ
の出力ポートＯ−ｉとＯ−(ｉ＋１)の出力信号が入力さ
れ、そのうちの一方を上記冗長構成設定レジスタ３１の
出力値に応じて選択するようになっている。この例で
は、伝送路が二重化（ＤＰＸ）されている場合、冗長構
成設定レジスタ３１の設定値が「０」となって、１系の
出力信号線３５−１に０系出力信号線３５−０と同一の
出力（出力ポートＯ−ｉの出力）が得られ、伝送路が非
冗長化伝送路（ＳＰＸ）の場合は、上記レジスタ３１の
設定値が「１」となって、１系の出力信号線３５−１に
０系出力信号線３５−０とは別の出力（出力ポートＯ−
(ｉ＋１)の出力）が得られるようになっている。
【００２１】上記実施例から明らかなように、本発明で
は、各インターフェース回路３をＡＴＭスイッチ部の入
出力ポートと１対１で対応させ、スイッチインターフェ
ース６（入力側遮断回路７と出力側分配回路８）によっ
て、各インターフェース回路から対応する入力ポートへ
のセルの流入と、ＡＴＭスイッチ部の出力ポートから各
インターフェース回路へのセルの流入を制御するように
しているため、スイッチインターフェースで関係付けら
れた各対毎のインターフェース回路３に、二重化伝送路
に代えて２つの単独伝送路を任意に収容することがで
き、インターフェース回路３の使用上の制約をなくすこ
とができる。
は、各インターフェース回路３をＡＴＭスイッチ部の入
出力ポートと１対１で対応させ、スイッチインターフェ
ース６（入力側遮断回路７と出力側分配回路８）によっ
て、各インターフェース回路から対応する入力ポートへ
のセルの流入と、ＡＴＭスイッチ部の出力ポートから各
インターフェース回路へのセルの流入を制御するように
しているため、スイッチインターフェースで関係付けら
れた各対毎のインターフェース回路３に、二重化伝送路
に代えて２つの単独伝送路を任意に収容することがで
き、インターフェース回路３の使用上の制約をなくすこ
とができる。
【００２２】図８は、本発明のＡＴＭ通信装置の他の実
施例を示す。本実施例は、ＡＴＭスイッチ部５にマルチ
キャスト機能を備えたものを適用することによって、ス
イッチインターフェース６から出力側分配回路８を除去
した構成としたものである。入力側遮断回路７の機能は
図１の実施例と同様である。
施例を示す。本実施例は、ＡＴＭスイッチ部５にマルチ
キャスト機能を備えたものを適用することによって、ス
イッチインターフェース６から出力側分配回路８を除去
した構成としたものである。入力側遮断回路７の機能は
図１の実施例と同様である。
【００２３】マルチキャストは、前述の特開平４−２７
６９４３号公報に記載されているように、マルチキャス
トすべき全ての出力ポートへのセル出力が終わるまで、
読み出しアドレステーブルから同一の読み出しアドレス
（ポインタアドレス）を出力させ、共通バッファメモリ
から同一セル（マルチキャストセル）を繰り返して読み
出し、マルチキャストセルの最後の読み出しを終えた時
点で、上記読み出しアドレスを空きアドレスバッファに
解放すると共に、上記マルチキャストセルと一緒に読み
出された次のポインタアドレスを上記読み出しアドレス
テーブルに記憶するようにすればよい。
６９４３号公報に記載されているように、マルチキャス
トすべき全ての出力ポートへのセル出力が終わるまで、
読み出しアドレステーブルから同一の読み出しアドレス
（ポインタアドレス）を出力させ、共通バッファメモリ
から同一セル（マルチキャストセル）を繰り返して読み
出し、マルチキャストセルの最後の読み出しを終えた時
点で、上記読み出しアドレスを空きアドレスバッファに
解放すると共に、上記マルチキャストセルと一緒に読み
出された次のポインタアドレスを上記読み出しアドレス
テーブルに記憶するようにすればよい。
【００２４】上述したマルチキャストセルの繰返し読み
出しは、例えば、読み出しアドレステーブルへの次のポ
インタアドレスの書き込みと、空きアドレスバッファへ
のポインタアドレスの解放を帯域制御テーブルとカウン
タで制御することによって実現できる。上記カウンタの
出力値（カウント値）は出力ポートと対応しており、カ
ウント値がアップする毎にセルを出力すべき出力ポート
を切り替える。また、上記帯域制御テーブルに、上記カ
ウンタのカウント値に対応させて、予め出力ポート情報
を記憶しておき、カウント値が更新される度に次々と出
力ポート情報を発生させ、この出力ポート情報に基づい
て読み出しアドレステーブルをアクセスして、出力ポー
ト対応のキューバッファ読み出しアドレスを得る。
出しは、例えば、読み出しアドレステーブルへの次のポ
インタアドレスの書き込みと、空きアドレスバッファへ
のポインタアドレスの解放を帯域制御テーブルとカウン
タで制御することによって実現できる。上記カウンタの
出力値（カウント値）は出力ポートと対応しており、カ
ウント値がアップする毎にセルを出力すべき出力ポート
を切り替える。また、上記帯域制御テーブルに、上記カ
ウンタのカウント値に対応させて、予め出力ポート情報
を記憶しておき、カウント値が更新される度に次々と出
力ポート情報を発生させ、この出力ポート情報に基づい
て読み出しアドレステーブルをアクセスして、出力ポー
ト対応のキューバッファ読み出しアドレスを得る。
【００２５】この場合、上記帯域制御テーブルにおい
て、例えば、出力ポート情報の発生頻度を出力ポートに
よって変えておくことにより、特定の出力ポートへのセ
ルの読み出し頻度を他のポートよりも高く（あるいは、
低く）することができ、ＡＴＭ通信装置に伝送速度の異
なった複数種類の回線を収容することが可能となる。書
き込み制御回路によって共通バッファメモリに入力セル
を書き込む時、例えば、バーチャルパス（ＶＰ）と対応
させてキューバッファを形成しておき、上記帯域制御テ
ーブルから上記出力ポート情報に代えてＶＰ識別子を発
生させ、読み出しアドレステーブルからＶＰ毎の読み出
しアドレスを得ることによって、共通バッファメモリか
らＶＰ毎にセルを読み出すことが可能にある。
て、例えば、出力ポート情報の発生頻度を出力ポートに
よって変えておくことにより、特定の出力ポートへのセ
ルの読み出し頻度を他のポートよりも高く（あるいは、
低く）することができ、ＡＴＭ通信装置に伝送速度の異
なった複数種類の回線を収容することが可能となる。書
き込み制御回路によって共通バッファメモリに入力セル
を書き込む時、例えば、バーチャルパス（ＶＰ）と対応
させてキューバッファを形成しておき、上記帯域制御テ
ーブルから上記出力ポート情報に代えてＶＰ識別子を発
生させ、読み出しアドレステーブルからＶＰ毎の読み出
しアドレスを得ることによって、共通バッファメモリか
らＶＰ毎にセルを読み出すことが可能にある。
【００２６】マルチキャストを行う場合は、上記帯域制
御テーブルに、例えば、上述したＶＰ識別子と対応させ
て、ポインタアドレスを更新するか否かを示すフラグビ
ット記憶エリアを設けておき、マルチキャストセルを出
力すべき出力ポートと対応した複数のカウント値で、マ
ルチキャスト用キューバッファのＶＰ識別子を発生さ
せ、そのうちの最後のＶＰ識別子と対応して、上記フラ
グビットにより、ポインタアドレスの更新を指示する制
御信号が発生するようにすればよい。上記帯域制御テー
ブルの内容は、制御部９によって書き替えられる。
御テーブルに、例えば、上述したＶＰ識別子と対応させ
て、ポインタアドレスを更新するか否かを示すフラグビ
ット記憶エリアを設けておき、マルチキャストセルを出
力すべき出力ポートと対応した複数のカウント値で、マ
ルチキャスト用キューバッファのＶＰ識別子を発生さ
せ、そのうちの最後のＶＰ識別子と対応して、上記フラ
グビットにより、ポインタアドレスの更新を指示する制
御信号が発生するようにすればよい。上記帯域制御テー
ブルの内容は、制御部９によって書き替えられる。
【００２７】図９は、マルチキャスト機能を用いた場合
のスイッチインターフェース回路６の機能を示す。
（Ａ）は、伝送路２−ｉが現用系で、伝送路２−(ｉ＋
１)が待機系の場合であり、（Ｂ）はその逆の場合であ
る。ＡＴＭスイッチ部５によって、キューバッファ２０
−ｉの蓄積セルが２つの出力ポートＯ−ｉとＯ−(ｉ＋
１)にマルチキャストされるため、出力側のスイッチイ
ンターフェース６では、出力セルの分配制御を行う必要
はない。
のスイッチインターフェース回路６の機能を示す。
（Ａ）は、伝送路２−ｉが現用系で、伝送路２−(ｉ＋
１)が待機系の場合であり、（Ｂ）はその逆の場合であ
る。ＡＴＭスイッチ部５によって、キューバッファ２０
−ｉの蓄積セルが２つの出力ポートＯ−ｉとＯ−(ｉ＋
１)にマルチキャストされるため、出力側のスイッチイ
ンターフェース６では、出力セルの分配制御を行う必要
はない。
【００２８】図１０は、本発明によるＡＴＭ通信装置の
筐体内部における主要構成要素の収容形態の１例を示
す。図において、４１は回線インターフェース回路３が
搭載された回路ボード（ラインカード）、４２は各種の
クロック信号を生成するシステムクロック発生回路が搭
載された回路ボード（クロックカード）、４３はＡＴＭ
スイッチ共通部４が搭載された回路ボード（ＡＴＭスイ
ッチカード）、４４は制御部９を構成するデータプロセ
ッサやメモリ等が搭載された回路ボード（制御用カー
ド）を示す。各ラインカード４１には、インターフェー
ス回路３が１個あるいは複数個ずつ搭載され、隣接する
２つのラインカードＬＩＦｉ−０とＬＩＦｉ−１（ｉ＝
１〜ｎ）を対にして、二重系を構成する各対のインター
フェース回路が、図示しないバックボーンの配線を介し
て、ＡＴＭスイッチカード４３上の各スイッチインター
フェース６に接続されるようにしている。
筐体内部における主要構成要素の収容形態の１例を示
す。図において、４１は回線インターフェース回路３が
搭載された回路ボード（ラインカード）、４２は各種の
クロック信号を生成するシステムクロック発生回路が搭
載された回路ボード（クロックカード）、４３はＡＴＭ
スイッチ共通部４が搭載された回路ボード（ＡＴＭスイ
ッチカード）、４４は制御部９を構成するデータプロセ
ッサやメモリ等が搭載された回路ボード（制御用カー
ド）を示す。各ラインカード４１には、インターフェー
ス回路３が１個あるいは複数個ずつ搭載され、隣接する
２つのラインカードＬＩＦｉ−０とＬＩＦｉ−１（ｉ＝
１〜ｎ）を対にして、二重系を構成する各対のインター
フェース回路が、図示しないバックボーンの配線を介し
て、ＡＴＭスイッチカード４３上の各スイッチインター
フェース６に接続されるようにしている。
【００２９】図１１は、筐体内における各種回路ボード
の他の収容形態を示す。この例では、複数のラインカー
ド４１を、０系ラインカード群（ブロック４５−０）と
１系ラインカード群（ブロック４５−１）に分け、０系
ラインカード群の各ラインカードＬＩＦｉ−０（ｉ＝１
〜ｎ）が、１系ラインカード群の各ラインカードＬＩＦ
ｉ−１（ｉ＝１〜ｎ）と対にして、二重系を構成する各
対のインターフェース回路がＡＴＭスイッチカード４３
上の各スイッチインターフェース６に接続されるように
している。
の他の収容形態を示す。この例では、複数のラインカー
ド４１を、０系ラインカード群（ブロック４５−０）と
１系ラインカード群（ブロック４５−１）に分け、０系
ラインカード群の各ラインカードＬＩＦｉ−０（ｉ＝１
〜ｎ）が、１系ラインカード群の各ラインカードＬＩＦ
ｉ−１（ｉ＝１〜ｎ）と対にして、二重系を構成する各
対のインターフェース回路がＡＴＭスイッチカード４３
上の各スイッチインターフェース６に接続されるように
している。
【００３０】上記何れの収納形態においても、対をなす
各ラインカード４１には、冗長化されていない単独使用
の伝送路を自由に収容することができる。本発明の構成
によれば、例えば、全てのラインカードに二重化した伝
送路を収容した場合には１０Ｇｂｐｓの交換容量となる
ＡＴＭ通信装置において、全ての伝送路を単独使用のも
のにした場合、２０Ｇｂｐｓの交換容量をもつＡＴＭ通
信装置とすることができる。この場合、半数の伝送路を
単独使用とし、残りを二重化伝送路とすれば、交換容量
は１５Ｇｂｐｓとなる。本発明のＡＴＭ通信装置におい
て、各ラインカードに収容された伝送路の運用モード
（単独使用モードか二重化モード）は、ＡＴＭスイッチ
カード上のスイッチインターフェース部に設けた制御レ
ジスタの設定値によって指定でき、上記制御レジスタの
設定値は、制御部９からの指令または上記ＡＴＭスイッ
チカードに接続した入力装置によって行うことができる
ため、本発明によれば、ネットワーク構成に応じた柔軟
な対応が可能となる。
各ラインカード４１には、冗長化されていない単独使用
の伝送路を自由に収容することができる。本発明の構成
によれば、例えば、全てのラインカードに二重化した伝
送路を収容した場合には１０Ｇｂｐｓの交換容量となる
ＡＴＭ通信装置において、全ての伝送路を単独使用のも
のにした場合、２０Ｇｂｐｓの交換容量をもつＡＴＭ通
信装置とすることができる。この場合、半数の伝送路を
単独使用とし、残りを二重化伝送路とすれば、交換容量
は１５Ｇｂｐｓとなる。本発明のＡＴＭ通信装置におい
て、各ラインカードに収容された伝送路の運用モード
（単独使用モードか二重化モード）は、ＡＴＭスイッチ
カード上のスイッチインターフェース部に設けた制御レ
ジスタの設定値によって指定でき、上記制御レジスタの
設定値は、制御部９からの指令または上記ＡＴＭスイッ
チカードに接続した入力装置によって行うことができる
ため、本発明によれば、ネットワーク構成に応じた柔軟
な対応が可能となる。
【００３１】
【発明の効果】以上の説明から明らかなとおり、本発明
によれば、二重化構成の伝送路と単独使用の伝送路とを
任意の比率で収容でき、小型化された装置構成で多様な
ネットワーク構成に対応することができる。
によれば、二重化構成の伝送路と単独使用の伝送路とを
任意の比率で収容でき、小型化された装置構成で多様な
ネットワーク構成に対応することができる。
【図１】本発明によるＡＴＭ通信装置の１実施例を示す
図。
図。
【図２】二重化された伝送路を収容できるＡＴＭ通信装
置の１例を示す図。
置の１例を示す図。
【図３】伝送路を二重化したネットワーク構成の１例を
示す図。
示す図。
【図４】伝送路を二重化したネットワーク構成の他の例
を示す図。
を示す図。
【図５】図１に示したＡＴＭ通信装置におけるスイッチ
インターフェースの機能を説明するための図。
インターフェースの機能を説明するための図。
【図６】スイッチインターフェース６の１実施例を示す
回路図。
回路図。
【図７】図６に示したスイッチインターフェースにおい
て、制御レジスタ３０、３１の設定値とＡＮＤゲート３
２−０、３２−１の状態との対応関係を示す図。
て、制御レジスタ３０、３１の設定値とＡＮＤゲート３
２−０、３２−１の状態との対応関係を示す図。
【図８】本発明によるＡＴＭ通信装置の他の実施例を示
す図。
す図。
【図９】図８に示したＡＴＭ通信装置におけるスイッチ
インターフェースの機能を説明するための図。
インターフェースの機能を説明するための図。
【図１０】本発明によるＡＴＭ通信装置の主要回路要素
の収容形態の１例を示す図。
の収容形態の１例を示す図。
【図１１】本発明によるＡＴＭ通信装置の主要回路要素
の収容形態の他の例を示す図。
の収容形態の他の例を示す図。
１…ＡＴＭ通信装置、２…伝送路、３…インターフェー
ス回路、４…ＡＴＭスイッチ共通部、５…ＡＴＭスイッ
チ部、６…スイッチインターフェース、７…入力側遮断
回路、８…出力側分配回路、９…制御部。
ス回路、４…ＡＴＭスイッチ共通部、５…ＡＴＭスイッ
チ部、６…スイッチインターフェース、７…入力側遮断
回路、８…出力側分配回路、９…制御部。
Claims (17)
- 【請求項１】複数の入出力ポートを備え、各入力ポート
からの入力パケットをヘッダ情報によって決まる何れか
の出力ポートに振り分けるパケットスイッチ手段を有す
るパケット通信装置において、 上記入出力ポートと対応付けて設けられ、それぞれが入
力回線と出力回線とからなる伝送路を収容する複数の回
線インターフェースと、 互いに対をなす２つの回線インターフェースと対応して
１つずつ設けられ、上記１対の回線インターフェースが
収容する伝送路の運用モードに応じて、上記各回線イン
ターフェースから上記パケットスイッチ手段の対応する
入力ポートへのパケットの流入を許容または遮断するよ
う制御動作する複数のスイッチインターフェースとから
なることを特徴とするパケット通信装置。 - 【請求項２】前記各スイッチインターフェースが、 前記各回線インターフェースから前記パケットスイッチ
手段の対応する入力ポートへのパケットの流入を許容ま
たは遮断する２つのゲート手段と、 前記伝送路の運用モードに応じて、上記各ゲート手段に
与えるべき制御信号を発生する制御信号発生手段とを有
することを特徴とする請求項１に記載のパケット通信装
置。 - 【請求項３】前記１対の伝送路が二重化モードの場合
は、前記制御信号発生手段が、前記２つのゲート手段の
一方を開状態として他方を閉状態とする制御信号を発生
し、前記１対の伝送路が非二重化モードの場合は、前記
制御信号発生手段が、前各ゲート手段を開状態とする制
御信号を発生することを特徴とする請求項２に記載のパ
ケット通信装置。 - 【請求項４】前記各スイッチインターフェースが、前記
１対の伝送路の運用モードを示す制御情報を記憶するた
めの第１のレジスタ手段と、前記１対の伝送路が二重化
モードで運用された場合に現用系または待機系となるべ
き伝送路を指定する制御情報を記憶するための第２のレ
ジスタ手段とを有し、 前記制御信号発生手段が、上記第１、第２のレジスタ手
段に記憶された制御情報の状態に応じて前記制御信号を
発生することを特徴とする請求項２または請求項３に記
載のパケット通信装置。 - 【請求項５】前記各スイッチインターフェースが、 前記各回線インターフェースと前記パケットスイッチ手
段の対応する出力ポートとの間に設けられ、前記制御信
号発生手段が発生した制御信号によって制御される出力
パケット制御手段を有し、 前記１対の伝送路が二重化モードの場合は、前記各回線
インターフェースに同一出力ポートからの出力パケット
が供給され、前記１対の伝送路が非二重化モードの場合
は、前記各回線インターフェースに異なる出力ポートの
出力パケットが供給されるようにしたことを特徴とする
請求項２〜請求項４の何れかに記載のパケット通信装
置。 - 【請求項６】前記パケットスイッチ手段が、二重化モー
ドの伝送路を収容した１対の回線インターフェースに対
して同一パケットをマルチキャストするための手段を備
えたことを特徴とする請求項２〜請求項４の何れかに記
載のパケット通信装置。 - 【請求項７】前記複数のスイッチインターフェースと前
記パケットスイッチ手段とが１つの回路ボード上に形成
され、 前記複数の回線インターフェースが複数のインターフェ
ース回路ボード上に所定個数ずつ形成され、 上記インターフェース回路ボードを２枚ずつ１組にし
て、一方の回路ボードに形成されたスイッチインターフ
ェースと他方の回路ボードに形成されたスイッチインタ
ーフェースとを対にするように、前記スイッチインター
フェースと回線インターフェースとが対応付けられたこ
とを特徴とする請求項２〜請求項６の何れかに記載のパ
ケット通信装置。 - 【請求項８】前記パケットスイッチ手段が、パケットを
一時的に蓄積するためのバッファメモリ手段と、前記複
数の入力ポートから入力されたパケットを出力ポート対
応の論理的なキューバッファに順次に追加する形成で上
記バッファメモリ手段に蓄積するための書き込み制御手
段と、上記バッファメモリ手段に蓄積されたパケットを
出力ポート対応に読み出す読み出しための制御手段とを
備えたことを特徴とする請求項２〜請求項７の何れかに
記載のパケット通信装置。 - 【請求項９】前記各回線インターフェースとパケットス
イッチ手段が、非同期転送モードの固定長のパケットを
処理することを特徴とする請求項２〜請求項９の何れか
に記載のパケット通信装置。 - 【請求項１０】複数の入出力ポートを備え、各入力ポー
トからの入力パケットをヘッダ情報によって決まる何れ
かの出力ポートに振り分けるパケットスイッチ手段を有
するパケット通信装置において、 上記入出力ポートと対応付けて設けられ、それぞれが入
力回線と出力回線とからなる伝送路を収容する複数の回
線インターフェースと、 上記複数の回線インターフェースを所定個数ずつ組にし
て、冗長化された伝送路を収容した回線インターフェー
スの組については、現用系となる１つの回線インターフ
ェースからの入力パケットのみを上記パケットスイッチ
手段の対応する入力ポートへ流入させ、待機系となる他
の回線インターフェースから上記パケットスイッチ手段
の対応する入力ポートへのパケットの流入を阻止し、そ
れぞれ単独の伝送路を収容した回線インターフェースの
組については、各回線インターフェースからの入力パケ
ットを上記パケットスイッチ手段の対応する入力ポート
へ流入させるように入力パケットの転送を制御する入力
パケット転送制御手段を備えたことを特徴とするパケッ
ト通信装置。 - 【請求項１１】それぞれ単独の伝送路を収容した回線イ
ンターフェースの組については、上記パケットスイッチ
手段の対応する出力ポートから各回線インターフェース
に出力パケットを供給し、冗長化された伝送路を収容し
た回線インターフェースの組については、上記パケット
スイッチ手段の複数の出力ポートのうちの１つに出力さ
れた出力パケットを上記１組の全ての回線インターフェ
ースに供給するように出力パケットの転送を制御する出
力パケット転送制御手段を備えたことを特徴とする請求
項１０に記載のパケット通信装置。 - 【請求項１２】前記出力パケット転送制御手段と前記入
力パケット転送制御手段とを連動させつための手段を備
えたことを特徴とする請求項１１に記載のパケット通信
装置。 - 【請求項１３】前記パケットスイッチ手段が、それぞれ
単独の伝送路を収容した回線インターフェースの組につ
いては、各回線インターフェースと対応した出力ポート
毎に異なるパケットを出力し、冗長化された伝送路を収
容した回線インターフェースの組については、回線イン
ターフェースの組と対応した複数の出力ポートに同一の
パケットをマルチキャストして出力することを特徴とす
る請求項１０に記載のパケット通信装置。 - 【請求項１４】前記各回線インターフェースと前記パケ
ットスイッチ手段とに接続された呼制御装置を有し、前
記入力パケット転送制御手段が、上記呼制御装置から組
毎に指定された動作モードに従って、前記各組の回線イ
ンターフェースからの入力パケットの転送を制御するこ
とを特徴とする請求項１０〜請求項１３の何れかに記載
のパケット通信装置。 - 【請求項１５】前記各回線インターフェースとパケット
スイッチ手段が、非同期転送モードの固定長のパケット
を処理することを特徴とする請求項１０〜請求項１４の
何れかに記載のパケット通信装置。 - 【請求項１６】複数の入出力ポートを備え、各入力ポー
トからの入力パケットをヘッダ情報によって決まる何れ
かの出力ポートに振り分けるパケットスイッチ手段と、 入力回線に接続される入力回線インターフェースと、出
力回線に接続される出力回線インターフェースとからな
り、上記入出力ポートと対応付けて設けられた複数のイ
ンターフェース回路と、 上記複数のインターフェース回路を所定個数ずつ組に
し、現用系と待機系とからなる冗長化された入出力回線
に接続されたインターフェース回路の組については、現
用系となる１つの入力回線インターフェースからの入力
パケットのみを上記パケットスイッチ手段の対応する入
力ポートへ流入させ、待機系となる他の入力回線インタ
ーフェースから上記パケットスイッチ手段の対応する入
力ポートへのパケットの流入を阻止し、それぞれ単独の
入出力回線と接続されたインターフェース回路の組につ
いては、各入力回線インターフェースからの入力パケッ
トを上記パケットスイッチ手段の対応する入力ポートへ
流入させるよう入力パケットの転送を制御するパケット
転送制御手段とを備えたことを特徴とするパケット通信
装置。 - 【請求項１７】前記パケット転送制御手段が、現用系と
待機系とからなる冗長化された入出力回線に接続された
インターフェース回路の組については、前記パケットス
イッチ手段の１つの出力ポートに出力された出力パケッ
トを上記１組の全ての出力回線インターフェースに供給
し、単独の入出力回線と接続されたインターフェース回
路の組については、各出力回線インターフェース毎に前
記パケットスイッチ手段の異なる出力ポートから出力さ
れた出力パケットを供給ための手段を備えたことを特徴
とする請求項１６に記載のパケット通信装置。
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|---|---|---|---|
| JP08355096A JP3473262B2 (ja) | 1996-04-05 | 1996-04-05 | パケット通信装置 |
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Family
ID=13805627
Family Applications (1)
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|---|---|---|---|
| JP08355096A Expired - Lifetime JP3473262B2 (ja) | 1996-04-05 | 1996-04-05 | パケット通信装置 |
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