JPH03141746A - コンピュータのバスを環状光ファイバネットワークに接続するブリッジ装置及び該装置の使用方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌ呈≧１」也しピ艷 本発明は伝送媒体が光ファイバにより構成される環状デ
ータ伝送ネットワーク、即ちｒＦＤＤＩネ・ントワーク
（ｒ６ｓｅａｕ　ＦＤＤＩ）Ｊとも呼称されるネ・７１
へワークにコンピュータバスを接続するブリッジ装置に
１系る。

データ伝送ネットワークはデータ処理端末装置（略称Ｅ
ＴＴＤ、英文標記Ｄａｔａ　Ｔｅｒｍｉｎａｌ　Ｅｑｕ
ｉｐｍｅｎｔ、略称ＤＴＥ）と一般に呼称される複数の
ユニット即ち端末又はステーションにより構成される。

これらの端末又はステーションは排他的ではないが特に
コンピュータにより揚戊され得る。端末は伝送システム
を介して相互に通信する。

最も広く使用されているデータ伝送ネッＩ・ワークとし
ては、環状ネットワーク（英文標記ＴｏｋｅｎＲｉｎｇ
Ｎｅｔｗｏｒｋ）を特筆することができる。

伝送システムの分野における最近の技術発展により、伝
送ネットワーク上で１つの端末から別の端末へ情報を転
送するために光ファイバを使用する頻度は高まっている
。こうして伝送媒体が光ファイバにより構成されるよう
な環状ネ・ントワークが実現されている。光ファイバネ
ットワークとも呼称されるこのようなネットワーク、例
えばＦＤＤＩネットワークは、八ＮＳ［（＾＋ｎｅｒｉ
ｃａｎ　Ｎａｔｉｏｎａｌ　５ｔａｎｄａｒｄＩｎｓｔ
ｉｔｕｔｅ）のＸ３Ｔ９−５委言会のような国際規格委
員会で作成された文書中に詳細に規定されている。

ＡＮＳ　＋によりこれらの文書中に規定された規格はＩ
。

Ｓ、Ｏ，（Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｔａｎｄ
ａｒｄ　　Ｏｒｇａｎｉｚａｔｉｏｎ）により採用され
る見込みである。

これらの規格は例えばネットワーク上のファイバの最大
全長（即ち２００＆ｚ）、相互に最も離れたネットワー
クステーション間の最大距離（即ち１０（Ｈｚ）　。

ステーション間の最大距離（即ち２ｋｇ）及び物理的接
続の最大数（即ち１０００）を規定している。これらの
規格は更に、破格の速度及び処理量、４５００オクテツ
トを越える情報を含んでは成らないフレームのフォーマ
ット、フレームの先頭及び末尾に配置された制御文字を
構成する信号の種類、並びにその種類に従う信号アセン
ブリの各々の長さ、並びに情報が書き込まれ、ステーシ
ョン間で転送されるコードを規定している。

ネットワーク上の情報伝送媒体として光ファイバを使用
する多くの利点の１つは、得られる処理量の値が太き（
，１００Ｍｂｉｔ／ｓのオーダである点にある。

本発明を理解し易くするために、Ｆｌ）［１１ネットワ
ークの機能の本質的な構成を以下に説明する。

端末が環状ネットワーク（リング状ネットワークに同じ
）上で情報を伝送できるようにするためには、リングト
ークンアクセス法を使用する。リング状ネットワーク上
で同期伝送を設定し、各端末てトークン受は渡し時に再
同期を行う。したがって１．全端末は監視端末である。

ＦＤＤ　Ｉネットワークアクセス法の概要は以下の通り
である。

ａ）送信すべきデータを有する端末が存在しないとき、
トークンはリング上を循環する。

ｂ）データを送信するために、端末は最初に受は収った
ｌ・−クンをインターセプトし、その代わりに、送信す
べきデータの全部又は一部をデータフレームとして送信
する。次に新しいトークンをリング上に送信する。

Ｃ）伝送エラー又はリングの再構成の結果として、トー
クンの喪失が生じ得る。

喪失の場合又はネッＩ・ワークの初期稼働後にト−クン
の循環を再設定するために、監視端末は別の端末が送信
中であるか、又は１・−クンがリング上を循環している
かを常時監視する。所定の時間このことが観察されない
ならば、トークンから区別可能なカードジャム信号と共
にトークン送信することによりリングの初期状態を再設
定する。

ｄ）伝送エラーの結果として場合によりトークンの重複
が生じ得る。この場合、正常状態に復帰するためには次
の手段をとる。

端末により送信されるフレームはフレームの先頭にその
アドレスを有する。即ち、所定の端末はそれ自体が送信
したフレームを受信時に認識することができる。

端末はデータを送信するために１・−クンをインターセ
プトした後、最後のフレームの送信直後にトークンを再
送する。

ネットワークのパラメータの１つである所定の時間後、
このフレームの先端をまだ受は収っていないならば、端
末はトークンを再送せずに透過状態に戻る。この場合、
Ｃ）項に記載した手順が適用される。

フレームが個別メツセージであることは知られている。

フレームは構造化され、先頭及び末尾のメツセージ、ク
ロックを誘導するための同期信号、メツセージが向けら
れるステーションのアドレス、送信ステーションのアド
レス、データ長、有効データ等を含む。換言するならば
、フレームは任意のステーション又は末端により送信さ
れ、ネットワークの伝送媒体上を通過する情報の要素ブ
ロックである。簡単にいうと、１つのフレームはフレー
ムの先頭に配置された信号とフレームの末尾に配置され
た信号とにより経時的に囲まれる有効データから構成さ
れる。有効データを形成するフレームの先頭及び後尾に
配置された信号を制御文字と呼称する。

【米丑ｍ走 コンピュータは中央処理装置（ＣｅｎＬｒａｌ　Ｐｒｏ
ｃｅｓｓｏｒ　Ｕｎｉｔ、略称ｃｐｕ）と種々の周辺装
置とから構成され、周辺装置はディスク型記憶装置のよ
うな磁気周辺装置又は外部とのデータの交換を可能にす
る所謂入出力周辺袋Ｗ（スクリーン端末、プリンタ等）
である。

中央処理装置は少なくとも１つのセントラルプロセッサ
と、該プロセッサに接続された主メモリと、メモリと種
々の周辺装置との間のデータの交換の制御を確保する入
出カプロセッサとにより形成される。

コンピュータを構成する機能的構成エレメント、即ちプ
ロセッサ、セントラルプロセッサ又は人出カプロセッサ
、ＲＡＭメモリ及びＲＯＭメモリ、入出力コントローラ
又は周辺装置コントローラのアセンブリは、一般に規格
化された寸法を有するボードアセンブリに配置される。

全ボードは複数の集積回路が配置された印刷回路から構
成される。

これらのボードは一般に、異なるプロセッサ間の通信、
異なるボード間のデータの移送及びボードの給電を確保
する並列型の同一バスに接続されている。

実際に最も一般的に使用されているバスとしては、ＭＵ
ＬＴ■ＢＵＳ　ＩＩ　（Ｉｎｔｅ１社の登録商標）と呼
称されるバスがある。

その名称が示すように、ＭＵＬＴＩＢＩＩＳ　ＩＩのア
ーキテクチャは主に並列型の主バスと複数の二次バスと
から構成される。ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ　ｏｆ
　Ｅｌｅｃｔｒｉｃａｌａｎｄ　Ｅｌｅｃｔｒｏｎｉｃ
　Ｅｎｇｉｎｅｅｒｓ）１２９６規格によると主バスの
みが規格化されている。このバスはＰＳＢ（並列システ
ムバスＰａｒａｌｌｅ　Ｓｙｓｔｅｍ　Ｂｕｓ）と呼称
される。

コンピュータをネジ１〜ワークのステーションとして使
用する場合、ホストボード即ち入出力ホストモジュール
と呼称される特殊なボードにより構成されるインターフ
ェースを介してコンピュータをネットワークに接続する
。ＩＥＥＥ　１２９６規格によるとホストボードは、Ｐ
Ｓ［ｌにより相互に通信するコンピュータの他の機能的
構成エレメントとメツセージモードにより通信する例え
ばＶＬ８２ｃ　３８９型（ＩｎＬｅ１社製）のコプロセ
ッサを介してＰＳＢバスに接続される。ネットワークへ
のデータの転送の管理はマイクロプロセッサの制御下に
実施され、ネットワーク上を転送すべきデータは該ネッ
トワークの内部通信バスを通って導かれる。

が　゛し　うと　る口 しかしなから、自明のように、ＰＳＢバス及びポストボ
ードのマイクロプロセッサの内部通信バス上のデータ伝
送モードと、ＦＤＤＩネットワーク上のデータ伝送モー
ドは、情報の伝送速度、使用される伝送プロトコル、書
き込みコード、情報、制御文字のフォーマット、ホスト
ボードのマイクロプロセッサの内部通信バス上における
情報の並列（云送、ＦＤＤＩネッ！・ワーク上における
情報の直列伝送等に関して完全に異なる。

したがって、ホストボー１での内部通信バス上の情報伝
送条件をネットワーク上の伝送条件に適合させなければ
ならない。

本発明の目的は、より特定的にはこの適合を実現するこ
とである。本発明はＰＳＢバスを高速ＦＤＤＩネ７＋・
ワークに接続できるようにするものである。

換言するならば、本発明はＰＳＢとＦＤＤＩネットワー
クとの間の接続を実現する。本発明のブリッジ装置は製
造業者に関係なくあらゆる型のホストボードに適合する
よう十分に迅速且つ単純である。こうして、良好な性能
を有しており、廉価で且つ小型でありなから、ネットワ
ークのリングの非常に高い処Ｆｉ！ｆｆｉに適合する最
大速度で情報を両方向に伝送することが可能な、単純な
汎用ブリッジ装置が提供される。

匪延雁邂プｌ」支 本発明によると、コンピュータバスをＦＤＤＩ型の環状
光フアイバネットワークに接続するブリッジ装置は、コ
ンピュータバスに接続されており、データと、ＦＤＤＩ
フレームの構成及びブリッジ装置により実施すべきオペ
レーションの性質に関するパラメータを含んでおり且つ
第１のマイクロプロセッサの制御下でネットワークに向
がって送信又はコンピュータバスに向かって受信される
制御ブロックとを転送する少なくとも１つの外部通信バ
スを含むコンピュータの入出力ホストモジュールと、ネ
ットワークに物理的に接続されたアダプタ装置と、ホス
トモジュール及びアダプタ装置間のデータ及び制御ブロ
ックの転送を確保するインターフェースとを備えており
、アダプタ装置が、ネットワークへの送信前及びネット
ワークからの受信後にフレームを格納するためのメモリ
と、ポストモジュール及びネットワーク間のフレームの
転送を管理しホストモジュールから又はホストモジュー
ルに向かって制御ブロックを転送し且つ格納メモリから
又は格納メモリに向かってフレームの制御文字を転送す
る制御バスを備えており、制御フロ７クを翻訳して制御
文字を生威し制御文字を翻訳して制御ブロックを生成す
るコントローラと、インターフェース、格納メモリ及び
ネットワークから又はこれらに向かってデータを転送す
る高速バスとを含んでおり、転送インターフェースは一
方で通信バスに接続され、他方で高速バス及び制御バス
に接続され、高速バス及び制御バス上のデータ及び制御
ブロックの転送は相互に独立して実施されることを特徴
とする。

本発明のその他の特徴及び利点は添付図面に関する以下
の非限定的な実施例の説明に明示される。

及見狂 まず第１ａ図及び第１ｂ図について説明する。

第１ａ図はＭＩＩＬＴＩＢＩＪＳ　ｎ型の並列システム
バスＰＳ１３を介して相互に通信する複数のボードＣに
搭載された種々の構成エレメントを有するコンピュータ
０ｆｌＤを示す。ボードＣの各々は上述と同様に例えば
Ｉｎｔｅ１社製のコプロセッサＮＰＣを介してバスＰＳ
Ｂに接続されている。ボードからＭｔｌＬＴＩＢｔｌＳ
Ｉｌへの情報の転送は、メツセージモードの名称て知ら
ｈるシステムにより実施される。コプロセッサＮＰＣに
より送信されるメツセージモードによるコンピュータＯ
ＲＤの異なるボード間の通信モードは、上記ＩＥＥＥ１
２９６規格に厳密に規定されている。

コンピュータＯＲＤは本発明のブリッジ接続装置ＤＰＣ
を介してリング状ネットワークＲＮに接続されている。

ネットワークＲＮは伝送媒体として光ファイバを使用し
、例えば主リングＡＰ及び二次リング八Ｓとから構成さ
れる。

本発明のブリッジ接続装置ＤＰＣは一方では入出カポス
トモジュールｌｌｌ０と、アダプタ装ｆｉＩ）Ｅ八と、
ホストモジュールＨ［０及びアダプタ装置ＤＥＡ間の情
報の転送を確保するインターフェース１１１＾とから構
成される。

ホスｌ−モジュール１１１ＯはコンピュータＯＲＤのボ
ードＣの双対プロセッサと同−型のコプロセッサＮＰＣ
によりバスＰＳＢに接続されている。ポストモジュール
１１１Ｏ及びコプロセッサＮＰＣはボードＣに類似の物
理的構成を有するボードに搭載されている。

ブリッジ接続装置はアダプタ装置ＤＥ＾に属するネット
ワークの物理的アクセス装置即ちＤＡＰＲを介してネッ
トワークＩ’ＩＮに物理的に接続されている。

第１ｂ図は、リング状ネットワークＲＨの１例を示して
おり、該ネットワークにはブリッジ接続装置ＤＰＣを介
して第１ａ図のコンピュータＯＲＤと、ブリッジ接続装
置ＤＰＣ，を介して第２のコンピュータＯＲＤとが接続
されている。コンピュータＯＲＤ、は例えばコンピュー
タＯＲＤと類似の構造を有しており、したがって、コプ
ロセッサＮＰＣを介してＭｔｌＬＴＩＢυＳ■型の同一
バスＰＳＢ　、を介して相互に接続される複数のボード
Ｃ１から形成される。ブリッジ接続装置ＤＰＣ，は装置
ＤＰＣと同様の構造を有しており、したがって、ホスト
モジュール＋１１０．、アダプタ装置ＤＥ＾、及び転送
インターフェースＩＨ＾１から構成される。ホストモジ
ュール旧０１はコプロセッサＭｌ”Ｃを介してバスＰＳ
Ｂ　、に接続され、アダプタ装ＺＤＥ＾１はネットワー
クへの物理的アクセス装置ＤＡＰＲ＋を介してネットワ
ークＲＮに物理的に接続されている。

のアクセスユニツ１〜の・　を 本発明のブリッジ接続装置ＤＰＣの種々の主要な構成エ
レメントを第２図及び第３図により詳細に示す。

これらのエレメントは以下の通りである。

主にＭＯＴＯＲＯＬＡ社製６８０２０型マイクロプロセ
ッサＰＲＯＣと、このマイクロプロセッサに連合するバ
ス旧１とから構成される上記ポストモジュール１１１Ｏ
。

バスａｌｌを介してホストモジュールＨＩＯに接続され
た転送インターフェースＩＩＩ＾。この転送インターフ
ェースは、ポストモジュール旧０から又は該ホストモジ
ュールへのデータの転送を可能にするインターフェース
ＩＨＡＤと、ホストモジュール！１１０から又は該ホス
トモジュールへの制御ブロックの転送を可能にする制御
ブロック転送インターフェースＩＩＩＡＣとから構成さ
れる。

主に例えばＭＯＴＯＲＯＬ八社製６８０へ０型のマイク
ロプロセッサＭＰと、該マイクロプロセッサと協同する
制御バスＢＣとから構成される転送管理コントローラＣ
ＣＴ、バスＤＣは転送インターフェース１１１＾の制御
インターフェースＩ　ＩＩ　Ａ　Ｃの出力に接続されて
いる。

転送インターフェース１１（＾のデータインターフェー
スＩＨＡＤから又は該インターフェースへデータを高速
（２００Ｍｂｉｔ／ｓのオーダ）で転送するためのバス
ＢＤＦ。

高速データバスＢＤＦ及び物理的アクセス装置ＤＡＰＲ
に接続されたネットワークアクセスコントローラＣＡＲ
０ Ｆ［ｌＤＩフレームをネットワーク又はコンピュータＯ
ＲＤに送受信するためにその送受信の前に該フレームを
格納するためのメモリＭＳＴ。メモリＭＳＴは高速バス
ＢＤＦ及びアクセスコントローラＣＡＲに接続されてい
る。

上記ネットワークへの物理的アクセス装置ＤＡＰＲ。

コントローラＣＧＴ、コントローラＣへＲ、バスＢＤＦ
メモリＭＳＴ及び装置ＤＡＰＲはアダプタ装置ＤＥ＾を
形成する。

本発明のブリッジ接続装置ＤＰＣのｖ１能の概要を以下
に述べる。

まず、コンピュータＯＲＤからの情報をバスＰＳＢを通
ってネットワークＲＮに送る場合を仮定する。

コプロセッサＮＰＣにより伝送されるこれらの情報はま
ず記憶され、次にマイクロプロセッサＰＲＯＣにより分
析され、こうして該マイクロプロセッサはネットワーク
ＲＮ上を通るＦＤＤＩフレームの構成及び管理コントロ
ーラＣＧＴの管理下にアダプタ装置ＤＥ＾により実施す
べきオペレーションの性質（装置ＤＥ＾により実施され
得る種々のオペレーションの例については追って詳細に
説明する〉に関するパラメータを含む制御ブロックＳＣ
［＋を生成する。ＦＤＤ　Ｉフレームの構成に関するパ
ラメータは、例えば情報の宛先アドレス、発信元アドレ
ス、送信されるメツセージの長さ等である。

マイクロプロセッサＰＲＯＣは制御ブロックＳＣＢを生
成するや否や、バスＢＨを通って該制御ブロック及び対
応するデータをインターフェース１１１八に送る。制御
ブロックＳＣＢはより詳細にはバスＢ）Ｉを通って制御
インターフェースＩＩＩへ〇に送られる。本発明の好適
態様において、制御ブロックＳＣＢは、２つの−フェー
スＩＩＩ＾に属するデータインターフェースＩＩＩへ〇
に送られる。

データ及び制御ブロックＳＣＢはバスＢＣ及びＢＤＦを
通って転送される前にそれらのインターフェース１１１
＾Ｃ及びＩ　ＩＩ　Ａ　Ｄに一時的に格納される。

制御ブロックＳＣＢはデータがバスＢＩＩＦを通って転
送される前、それと同時又はその後にバスＢＣを通って
転送され得ることを明示しておくべきであろう。

こうして２つの別々のバスＢＣ及びＢＤＦを通る制御ブ
ロック及びデータの転送は相互に独立して実施される。

制御ブロックとデータの転送の並列化が存在すると言う
ことができる。

ネットワークアクセスコントローラＣＡＲが許可を与え
ると、データはインターフェースＩｌ＋へからメモリＭ
ＳＴに転送され、該メモリに格納され、ネットワークＲ
Ｎへの送信を待ち受ける。データは、管理コントローラ
ＣＧＴがＦＤＤＩフレームの先頭及び末尾に配置される
制御文字を作成した場合にしかこのネットワークアクセ
スに送信され得ない。コンピュータＯＲＤによりネット
ワークＲＮに送られる所定のメツセージは可変長を有す
ることに留意すべきである。管理コントローラはこのメ
ツセージを全体としてネットワークに送るために構成し
なければならないＦＤＤＩフレームの数を決定する。実
際に、上記へＮＳＩ規格によると、ＦＤＤＩフレームの
長さは４５００オクテツト以下である。したがって、コ
ンピュータＯＲＤにより送られるメツセージが４５００
オクテツトを越える長さを有するならば、このメツセー
ジに対応するフレームの数が２以上であることは自明で
ある。

バスＢＤＦを通って伝送されるデータに対応する制御ブ
ロックＳＣＢは、バスＢＣを通ってプロセッサＭＰに送
られる。マイクロプロセッサはこのブロックに含まれる
情報を分析し、翻訳し、コントローラＣＧＴの管理下に
実施すべきオペレーションを決定し、コンピュータＯＲ
Ｄにより送られるメツセージに対応するＦＤＤＩフレー
ムの数を決定する。

次にプロセッサＭＰは上記メツセージに対応するＦＤＤ
Ｉフレームの先頭及び末尾の制御文字を作成する。

マイクロプロセッサＭＰは制御ブロックＳＣＢの分析及
び翻訳を終了するや否や、アクセスコントローラＣＡＲ
を介して制御文字をメモリＭＳＴに送り、該制御文字は
該メモリに格納され、アクセスコントローラＣＡＲがア
クセス装置ＤＡＰＲを介してネットワークＲＮへのＦＤ
ＤＩフレームの転送を許可するのを待ち受ける。

高速データバスＢＤＦは次に３種類の可能なアクセスを
有することが理解されよう。

アクセスコントローラＣＡＲからのアクセス。このアク
セスは［１ＭＡ（直接メモリアドレスｄｉｒｅｃｔｍ　
ｅ　＋ｎ　ｏ　ｒ　ｙ　ａ　ｃ　ｃ　ｅ　ｓ　ｓ　）モ
ードにしたがって実施される。

マイクロプロセッサＭＰにより作成された制御文字をメ
モリＭＳＴに転送するために、命令システムによりアク
セスコントローラＣＡＲを介して行われるマイクロプロ
セッサＭＰからのアクセス。

ＤＭＡモードに従い、転送インターフェースＩＩＩＡを
介して行われるホストモジュールからのアクセス。

所望のアクセス型に従い、アクセスコントローラＣＡＲ
はバスＢＤＦへのアクセス許可を与えるか又は与えず、
３種類の可能なアクセスの各々は異なる優先順位を有し
ており、最上位の優先順位はアクセスコントローラ自体
（即ちネットワークＲＮからの情報転送）に与えられ、
最下位の優先順位はホストモジュール１！ＩＯへのアク
セスに割り当てられる。

メモリＮＳＴに格納されたＦＤＤＩＤＭＡモ−ドである
とき、該フレームはアクセスコントローラＣＡＲの制御
下で装置りへＰＲを介してネットワークＲＮに転送され
る。装置り八ＰＲはフレームを直列化し、コード化し、
成形してネットワーク上を転送できるようにする。

さて、ネットワークＲＮにより伝送されるメツセージが
コンピュータＯＲＤ以外のステーション（例えば第ｔｂ
図のコンピュータＯＲＤ、）に由来する場合を検討しよ
う。このメツセージはアクセス装置　ＤＡＰＲに到達す
る。該メツセージは該装置により再整形され、復号され
る６ネツトワークＲＮ上を直列に伝送されるこのメツセ
ージは装置ＤＡＰＲにより非直列化され、アクセスコン
トローラＣＡＲに送られる前に８ビツトで並列化される
。装置　ＤＡＰＲの機能及び構成エレメントの全体につ
いては上記へＮＳ　Ｉ規格に記載されている。

アクセスコントローラＣＡＲはアクセス装置からの孤列
８ビットメツセージを並列３２ビツトメツセージに変換
し、バスＢＤＦを介して格納メモリＭＳＴに送る。

次にコン１ヘローラＣ（、ＴのマイクロプロセッサＭＰ
は、アクセスコントローラＣＡＲを介して格納メモリＭ
ＳＴ中でフレームの先頭及び末尾の制御文字を探索する
。マイクロプロセッサは制御文字を分析及び翻訳し、こ
の分析及び翻訳にしたがって制御ブロックＳＣＢを構成
し、バス６Ｃを介してこの制御ブロックを制御インター
フェースＩＩＩＡＣに送る。

この間、ＦＤＤ　Ｉフレームの対応するデータは格納メ
モリＭＳＴから抽出され、アクセスコントローラＣＡＲ
の制御下にバスＢＵＦを介してデータインターフェース
Ｉｌｌへ〇に送られる。

制御ブロックＳＣＢは、データをバスＢＤＦを介してイ
ンターフェースＩＩＩへ〇に転送する前１間、及び後に
インターフェースＩＩＩＡＣに転送される。

制御ブロックＳＣＢ及び対応するデータは、バス１１１
１がコプロセッサＮＰＣ及びバスＰＳＢを介してコンピ
ュータＯＲＤ及びＭＵＬＴＩＢＵＳ　ＩＩに固有の伝送
プロトコルと共にデータをコンピュータＯＲＤに転送す
る前に、夫々インターフェースＩＩＩへＣ及びＩＩＩ＾
ＤからバスＢＨを介してマイクロプロセッサＰＲＯＣに
転送される。

インターフェースＩＨ八はホストモジュール旧０とアダ
プタ装置ＤＥへとを完全に非同期化するように、制御ブ
ロックＳＣＢ及び対応データを送信及び受信方向に転送
する。一方、インターフェース１１（＾の格納及び格納
メモリへ又は格納メモリからのデータの転送サイクルは
格納メモリＮＳＴの格納サイクルの内１則に含まれるの
で、該インターフェースは格納メモリＭＳＴへの情報伝
送の観点から見て完全に透過性である。

以下、本発明のブリッジ接続装置ＤＰＣの本質的な構成
エレメントの各々を詳細に説明する。

まずホストモジュールＨＩＯ、アクセス装ｚ　ＤＡＰＲ
１転送管理コントローラＣＧＴ、ネットワークアクセス
コントローラＣＡＲ１格納メモリＭＳＴについて順次詳
細に説明する９次に、一方でアダプタ装置からホストモ
ジュール、他方でホストモジュールからアダプタ装置へ
の情報の転送の詳細なフローチャートについて説明する
。

ホストモジエールＨｒＯの詳細な構成を示す第２図につ
いて再び検討する。

上述したように、ホストモジュールＨＩＯは主にマイク
ロプロセッサＰＲＯＣとバスＢＨとから構成され、ブリ
ッジ接続装置ＤＰｃとコンピュータＯＲＤのＭＩＩＬＴ
Ｉ［ＩＵＳ　ｎ型バスＰＳＢとのインターフェースを確
保する。

ポストモジュールはプログラマブルＲＯＭ（ＭＭＰ）と
、ＲＡＭ（ＭＶＨ）と、上述のコプロセッサＮＰＣと、
アービタ装置＾ＲＢと、ＲＡＭ（ＭＶＩＩ）へのＤＭ八
へアクセスコントローラＣＤ八へを含む。

上述のように、マイクロプロセッサＰＲＯＣはＭＯＴＯ
ＲＯＬ八社製６８０へ０マイクロプロセッサである。

そのクロック周波数は１０ＭＨｚから２０〜２５　Ｍ　
Ｉｔ　ｚの範囲であり得る。ポストモジュール１］ＩＯ
を構成するエレメントは、６８０２０型のマイクロプロ
セッサの慣用環境を形成する。

プログラマブルｐＯＭ（ＨＭｐ）は制御ブロックＳＣＢ
の構成プログラムを含む。このプログラムは、バスＰＳ
Ｂを介してコンピュータＯＲＤにより送られるメツセー
ジの先頭及び末尾に位置する制御文字を翻訳及び分析し
、この分析及び翻訳に従い、バスＢ１１及びインターフ
ェースＩ！ＩへＣを介してコントローラＣＧＴのマイク
ロプロセッサＭＰに送られる制御ブロックＳＣＢに含ま
れる情報を構成する。

数百万オクテツトのオーダ〈好ましくは１．０００００
００００〜４，０００，０００，０００）内容量を有す
ルＩＩＡＭ（ＭＶＩＩ）は、コンピュータＯＲＤにより
送られる全データがマイクロプロセッサＰＲＯＣの制御
下にバスＢ１１を通ってインターフェースＩ　ＩＩ　Ａ
　Ｄに送られる前に、これらの全データを含み得る。（
別の伝送方向では、該メモリはバスＰＳＢを通る伝送以
前にアダプタ装置からのデータを格納する。〉 コントローラＣＤ＾はメモリＭＶ）ＩへのＤＭＡモード
アクセスを制御する。このコントローラはデータの送信
及び受信に使用される少なくとも２つのＤＭＡ型チャネ
ルを含む。

アービタ装置＾ＲＢはバスＢ）ｌへのアクセスを調整す
る。このバスには次の３種類の可能なアクセスが存在す
る。

ａ）バスＰＳＢからコプロセッサＭＩ’Ｃを介する叶＾
モードによるＲＡＭ（ＭＶＩＩ＞へのアクセス。このア
クセスはホストモジュール１１１０の最高の優先順位を
有する。

ｂ）アダプタ装置ＤＥ＾のアクセス。

Ｃ）マイクロプロセッサＰＲＯＣのアクセス。

バス８１１を通る制御ブロックＳＣＢ及びデータに関す
る情報の転送は、バーストモードで行われる。

バスＢＨは、制御ブロックＳＣ［＋を＋　Ｉｔ　Ａ　Ｃ
に転送するためのバスと、データをｌ　Ｉｔ　Ａ　Ｄに
転送するためのバスとの２つの別個のバスにより置き換
得ると言うことができる。

以下、第３図を参考にネットワークへの物理的アクセス
装置ＤＡＩ’Ｒについて説明する。

該装置は以下の要素を含む。

送受信のための第１の光電カップラ対ＣＥ＾−ＣＲへ、
及び第２の光電カップラ対ＣＥＢ−ＣＲＢ。第１の対は
アダプタ装置ＤＥへとネットワークＲＮの主リングＡＰ
との物理的結合を確保し、第２の対はアダプタ装置とネ
ットワークＲＮの二次リング八Ｓとの物理的結合を確保
する。これらの光電カップラは例えば八ＴＴ（＾ｍｅｒ
ｉｃａｎ　Ｔｅ１ｅｐｈｏｎｅ　Ｔｅｌｅｇｒａ＋ｎ）
社により送信用としてレファレンス１２５６Ｂ、受信用
としてレファレンス１３５６Ｂで製造されている。

主リングＡＰ及び二次リング八ＳのコーダーデコーダＣ
Ｄ八及びＣＤＢ　、並びに夫々上及び二次リングの並直
列−直Ｎｆｆ１列変換器ＳＤＡ及びＳＤＢ、夫々ＣＤへ
とＳＯ＾、及びＣＤＢとＳＤＢにより形成される２つの
アセンブリは同一であり、例えばＡＭＤ社によりレファ
レンス＾＋＊７９８４＾−＾ｍ７９８５＾として製造さ
れている。

例えば＾ＭＤ社によりレファレンス７９ｃ８３として製
造されているリングアクセスコントローラＦＯＲＨＡＣ
０受信時にカップラＣＥ＾は各ＦＤＤＩフレームをコー
ダーデコーダＣＤ八に転送し、該コーダーデコーダはフ
レームに含まれる情報を復号し、クロックの回収後、コ
ンピュータＯＲＤに固有のコードで並直列直並列変ｔｏ
器Ｓ［ｌＡに転送し、該変換器はこのコードを相列（本
実施例では１１ビット〉でエレメントＦＯＲＭ＾Ｃに転
送する。ニレメンｌ−ＦＯＲＭＡＣはトークンを回収し
、制御バス［ｌＣを介して管理コンｌ−ローラＣＧＴに
転送し、該管理コンＩ・ローラはこのトークンを分析し
、トークンがエラーを含んでいるか否かを決定する。一
方、フレームのデータと、フレームの先頭及び末尾の制
御文字は並列８ビツトでアクセスコントローラＣＡＲに
転送され、該アクセスコントローラは高速データバスＩ
ＩＤＦを介して格納メモリＭＳＴに転送する。

尚、装置ＤＡＰＩ’ｌを構成するエレメントの各々の役
割及びその明確な機能については上記へＮＳＩ規格に詳
細に記載されている。

以下、転送管理コントローラＣＧＴについて検討する。

該コントローラは、上述のようにＭＯＴＯＲＯＬＡ社の
６８０１０型マイクロプロセツサＭＰと、１６ビツト制
御バスＤＣ（即ちＢＣ，〜ＤＣ，５）とから主に構成さ
れる。

コントローラＣＧＴは次の要素を含む。

アドレスバスＢ＾を有する上記プロセッサＭＰ。好まし
くは制御バスＢＣはマイクロプロセッサＭＰの内部バス
により構成される。

プログラマブルＲＯＭ、ＥＰＲＯＭ。

−静的メモリＳＲＡＭ。

割込みコントローラＭＦＰ。

クロック回路ＣＬ。

送受信フレーム寸法コントローラＣＴＥＲ。

マイクロプロセッサＭＰがエレメントＥＰＲＯＭ、ＳＲ
ＡＭ、ＭＦＰ、ＣＬ、　ＣＴＥＲの各々をアドレス指定
できるようにするデコーダＤＥＣ０ ＲｏＭ（Ｅｒ’ＲＯＭ）、静的メモリＳ賠阿、割込みコ
ン１ヘローラＭＦＰ、クロック回路ＣＬ、送受信寸法コ
ンｌ−ローラＣＴＥＲは夫々制御バスＢＣに接続される
。一方、ＲＯＭ　（ＥＰＲＯＭ）及び静的メモリＳＲＡ
ＭはマイクロプロセッサＭＰのアドレスバスＢ＾に接続
されている（本実施例ではこれらの２つのエレメントと
アドレスバスＢへとの接続は１６ビツトで行われる）。

更に、デコーダＤＥＣは一方でアドレスバスＤＡに接続
され、他方で５本のラインＣ３１〜Ｃ３５を介してエレ
メントＥ　Ｐ　ｆｌＯＮ、ＳＲＡＭ、ＭＦＰ、ＣＬ、　
ＣＴＥＲに接続される。

プログラマブルメモリＥＰｆｔＯＭは本実施例では１２
８キロオクテツトの容量を有するが、書込みたいプログ
ラムの数にしたがって同一容量の複数のモジュールとし
て構成してもよい。このメモリは、特に制御ブロックＳ
ＣＢの構成及び翻訳並びにＦＤＤＩフレームの構成用プ
ログラムを含む。コンピュータＯＲＤにより伝送される
メツセージが４５００オクテツトを越える長さを有する
ならば、プログラマブルメモリに含まれるプログラムは
このメツセージを分割して４５００以下の長さを有する
複数のＦＤＤＩフレームとする。

更に、このプログラマブルメモリはコントローラＣＧＴ
の管理下にアダプタ装置ＤＥ＾により実行される種々の
オペレーションの全プログラムを含む。

これらのオペレーションとしては、当然のことなからネ
ットワークへのＦＤＤ　Ｉフレームの転送、格納メモリ
ＭＳＴからホストモジュール１１１０へのフレームの転
送、装置ＤＥ＾を担持するボードの自動テスト、メンテ
ナンス、統計等を挙げることができる。

アクセスコントローラＣＡＲがメモリの種々のセクタへ
のアクセスを制御できるようにし、ネットワークＲＮ、
転送管理コントローラＣＣＴ及びホストモジュール旧０
から情報が来るようにするためのアクセスコントローラ
ＣへＲのプログラミングはマイクロプロセッサ肝により
実施される。実施すべき種々のオペレーションとしては
、同様にフレーム送受信、正しいフレームの数、エラー
フレームの数に関する統計、フレームの１つがエラーフ
レーｌ、である場合はフレームの再送プログラム、上記
ＩＥＥＥ規格にしたがってトークンが失われたか又はネ
ットワークを構成するリング上を循環するのに時間がか
かり過・ぎた場合はネジ１〜ワークＲＮ上の１・−クン
の再送プログラムを挙げることができる。

ここで説明する実施例ではアダプタ装置により実施可能
なオペレーションは２３、即ちメモリＥＦＲＯＭに書き
込まれるプログラムは２３である。したがって、マイク
ロプロセッサに可能な割込みは２３であり、該マイクロ
プロセッサの作業は主に、これら２３のプログラムのう
ちで実行すべきプログラムをこれらの割込みの各々につ
いて処理することによりこれらの割込みの各々を処理す
ることである。

静的メモリＳＲＡＭは６４キロオクテツトの少なくとも
１つのモジュールとして形成される。マイクロプロセッ
サＭＰはこのメモリに直接アクセスする。

マイクロプロセッサが実行中のプログラムに関して優先
的割込みを処理するとき、マイクロプロセッサのレジス
タに含まれる情報を該メモリに書き込む。このとき、マ
イクロプロセッサのレジスタに含まれていた情報はメモ
リＳＲＡＭに転送され、こうしてこのメモリで保護され
る。

例えばＭＯＴＯＲＯＬ社製６８９０１型コントローラで
ある割込みコントローラＭＦＰは、６８０１０マイクロ
プロセツサを助け、必要な２３の割込みを処理できるよ
うにする。実際に、６８０１０型のマイクロプロセッサ
は構造上、それ自体では７つの割込みしが処理すること
ができない。自明のことなから、マイクロッ。

ロセッサＨＰが６８０１０よりも強力な型のマイクロプ
ロセッサにより構成され、もっと多くの割込みを処理す
ることができるならば、ＭＦＩ’のような割込みコント
ローラなしですますことができる。

クロック回路ＣＬ（英文標記Ｔｉｄｉｅｒ）は本実施例
では八Ｍ［１社のへｎ９５１３型の同一モジュールのア
センブリにより構成される。本実施例ではそのうち３個
がカウンタであり、統計を行う。こうしてカウンタによ
りネットワーク上を何が通るかを記憶することができ、
即ち循環中のＦＤＤＩフレームの数、失われたフレーム
の数、エラーフレームの数を計数することができる。し
たがってこれらのカウンタにより、統計を実施すること
ができる。これらのカウンタはマイクロプロセッサＨＰ
によりプログラム可能であり、プログラムは静的メモリ
ＳＲＡＭ４こ含まれるプログラムである。

クロック回ｌ？８ＣＬの他の構成モジュールＡ＋ｎ９５
１３は実際に、例えば情報を周期的に読み取るため、即
ち例えば一定の時間間隔で上記３つのカウンタの内容を
読み取るためにクロック機能を有する。

他のモジュール八ｍ９５１３はネットワークＲＮを構成
するリング上のトークンの回転時間を確己するためのク
ロックとしてプログラムされる。こうしてトークンが失
われたか、ステーションが長時間トークンを維持してい
るかを確認することができ、この場合、マイクロプロセ
ッサは物理的アクセス装置ＤＡＰＲのニレメン１−ＦＯ
ＲＨＡＣをプログラムし、該アクセス装置が新しいトー
クンを送信できるようにする。

アクセスコンサローラＣへＲはカウンタを含まないので
、送受信フレーム寸法カウンタＣＴＥＲは、高速度バス
ＢＤＦ上を循環するフレームのオクテツト数を計数する
。

このコントローラＣＴＥＲが１フレームの全オクテツト
を計数するや否や（該フレームは４５００オクテツ１へ
以下の長さを有しており、マイクロプロセッサＭＰはメ
ツセージを複数のフレームに分割するのでフレームの長
さはいずれにせよ該マイクロブロセッサＭＰにより認識
される）高速バスＢＤＦ上のデータの転送を遮断する。

送信時に第２のマイクロプロセッサＭＰは、第１のマ、
イク口プロセッサから制御インターフェースＩ　ＨＡ　
Ｃを介して制御ブロックＳＣＢを受は取ると、このブロ
ック中で転送すべきフレームの寸法（オクテツトて表す
）を見いだす。次に該寸法をカウンタＣＴＥＲにロード
する（実際に物理的に２つのカウンタ、即ち送信用カウ
ンタと受信用カウンタとが存在する）。フレームの対応
するデータが転送されると、アクセスコントローラＣＡ
Ｒは（ＣＡＲの説明に関して以下に詳述するように、バ
スＩＩＤＦ上のデータ送信に充てられたチャネルＤＭＡ
のバイアスにより）１オクテツトの伝送毎にＣＴＥＲに
信号を送り、こうしてＣＴＥＲから■単位差し引く。内
容がゼロであるとき、アクセスコントローラは第２のマ
イクロプロセッサＭＰに割込みを送り、該第２のマイク
ロプロセッサは転送が終了したことを認識し、したがっ
て別のタスクのために解放される。

受信についても同様である。第１のマイクロプロセッサ
はインターフェースＩ　ＩＩ　Ａ　Ｃ中に読み出す制御
ブロックＳＣＢ中に転送サイズを見いだす。次に、第１
のマイクロプロセッサは第２のマイクロプロセッサにこ
のことを知らせ、第２のマイクロプロセッサはカウンタ
ＣＴＥＲに転送すべきフレームの大きさをロードし、カ
ウンタはくコントローラＣＡＲの対応するチャネルＤＨ
への制御下に）オクテツトがメモリＭＳＴからインター
フェースＩＨ＾Ｄに同かつて転送される毎に１単位を差
し引く。内容がゼロに等しいとき、第１のマイクロプロ
セッサは第２のマイクロプロセッサＭＰに割込みを送り
、第２のマイクロプロセッサは転送が読了したことを認
識する。

デコーダＤＥＣはマイクロプロセッサＭＰの外側で該マ
イクロプロセッサの制御下に、コントローラＣＧＴを構
成するエレメントの各々を別々にアドレスすることがで
きる。マイクロプロセッサはこれらのエレメントの１つ
をアドレスすることが必要な度毎にバスＢ＾を介してデ
コーダＤＥＣにアドレスを送り、該デコーダはラインＣ
３１〜Ｃ３５の１つを介して送られる信号により該当エ
レメントをアドレスする。

以下、主要構成エレ−メントとしてデータ経路コントロ
ーラＣＣＤ、格納メモリコントローラＣＭＳを備えるア
クセスコントローラＣＡＲについて説明する。

データ経路コントローラＣＣＤは本実施例ではＡＮＤ社
製品であるへｍ７９ｃ８２エレメントにより構成される
。該コントローラは一方で８ビット結合り、によリアク
セス装置ＤＡＰＲのエレメントＦＯＲＭ＾Ｃに接続され
、他方で高速バスＢＤＦに接続される。該コントローラ
は更に格納メモリＣＭＳのコントローラにも接続される
。

データ経路コントローラＣＣＤは送信の場合、ネットワ
ークＲＮへのアクセスの要求を行う。このアクセスが許
可されると、コントローラはこうして装置り八ＰＲを介
してメモリＭＳＴをネットワークに接続する。一方、該
コントローラＣＣＤは受信時にはラインＬ、により８ビ
ツトでＤＡＰＲを介してネットワークＲＮからくるＦＤ
ＤＩフレームを受は取り、バスＢＤＦを介してこれらの
データを３２ビツトで格納メモリＭＳＴに送信する。送
信時にコントローラＣＯＤはバス１１０Ｆを介して３２
ビツトで格納メモリＭＳＴからのフレームを受信し、ラ
インＬ１により８ビツトでアクセス装置ＤＡＩ’Ｈにこ
れらのフレームを返送し、該アクセス装置はこれらのフ
レームをネットワークＲＮに転送する。

コントローラＣＭＳは本実施例ではへＭＤ社製造の静７
９ｃ８１エレメントにより構成される。

コントローラＣＭＳは制御バスＢＣ及び高速バスＢＤＦ
に接続される。更に、該コントローラはラインＬ２を介
して４ビツトでコンＩ・ローラＣＧＴのアドレスバスロ
へに接続される。更にコントローラＣＨＳは１６ビ７ト
アドレスバス＾ｄ、読み出し制御ラインＲＤ、書き込み
制御ラインＷＲ及びメモリブロック選択ラインＣＳを介
して格納メモリＭＳＴに接続される。該コントローラは
更に、コントローラＣＣＤに接続される。

この接続によりコントローラＣＣＤは、内部メモリがま
さに飽和されようとしているときに該内部メモリに格納
されるネットワークＲＮからのフレーｌ＼を即座に転送
するために、高速バスＢＤＦへのアクセスを要求するこ
とができる。

コントローラＣＭＳは上述の優先順位にしたがって高速
バスＢＤＦへのアクセス優先順位を管理し、最上位の優
先順位はネットワークＲＮ−格納メモリＭＳＴの経路で
ある。一方、コントローラＣＭＳはマイクロプロセッサ
ＭＰにより作成される制御文字をバスＢＣ、コントロー
ラＣＤ及び高速バスＢＤＦを介して格納メモリＭＳＴに
転送するように準備する。マイクロプロセッサＭＰから
くる制御文字のこの転送は該マイクロプロセッサの特殊
な命令に応じて実施される。

コントローラＣＭＳは＋５納メモリＭＳＴの種々のセク
タへのアクセスを制御する。このために、該コントロー
ラはアドレスバス＾ｄ及びラインＣ３を介して格納メモ
リにアドレスし、こうしてアドレスバス八ｄ及びライン
Ｃ３により転送されるビットにより規定されるメモリア
ドレスにデータ又は制御文字をを転送することがてきる
。格納メモリのアドレシングはラインＣ３上を通過する
情報により２時点て実施され、まず第１の時点ではこの
メモリの構成モジュールの１つ（メモリＭＳＴは所定の
容量、例えば６４キロオクテツトの複数の同一モジュー
ルにより構成される）をアドレスし、第２の時点ではア
ドレスバス八ｄを通って送られるピッ！−により決定さ
れるブロックの所定のセクタをアドレスすることができ
る。メモリの書き込み及び読み出し順序は夫々ラインＷ
Ｒ及びＲＤを介して転送される。

コントローラＣＭＳはマイクロプロセッサＭＰが処理す
る割込みを発生し、こうして、例えばフレームの到着、
該フレームの転送中に発生する異常（不完全なフレーム
、エラーを含むフレーム等）を検出する。これらの種々
の現象時に、マイクロプロセッサはメモリＥＰＲＯＭに
含まれるプログラミングを有する対応するオペレーショ
ンを実施することにより介在する。マイクロプロセッサ
によりコントローラに転送される各アドレスはこのコン
トローラを構成する各レジスタで実施すべきオペレーシ
ョンを表すので、コントローラＣＭＳはマイクロプロセ
ッサＭＰのアドレスバスＢへに接続される（コント・ロ
ーラを構成するレジスタのアセンブリ、該レジスタのア
ドレス、該レジスタが実施することが可能なオペレーシ
ョンについては、上記へ＋ｏ７９ｃ８１エレメントに関
する技術的説明中に言及されている）。コントローラＣ
ＭＳは６つのチへネジ１８Ｍ八をイ丁する。インターフ
ェースＩｌｌへから格納メモリＭＳＴへ及び格納メモリ
ＭＳＴからインターフェースＩＩ＋へへ情報を転送する
ために、送信用と受信用の２つのチャネルが使用され、
データ経路コントローラＣＣＤと格納メモリＭＳＴとの
間の送受信で両方向に情報を転送するために別の２つの
チャネルが充てられ、コントローラＣＭＳを通ることに
よりマイクロプロセッサＭＰから格納メモリＭＳＴへ情
報を両方向に転送するための更に２つのチャネルが使用
される。

コントローラＣＭＳの最を表の２つのチへネジ１８Ｍ八
は比較的使用頻度が低い。これに対して、残りの４つの
チャネルは常時使用される。

格納メモリＭＳＴは例えば４５ナノ秒の非常に短いアク
セス時間を有する高速静的メモリである。該メモリは２
つのゾーンＺ１、ｚ２に分割される。

ゾーンＺ１はネットワークＲＮからくるＦＤＤＩフレー
ムを含む。ゾーンｚ２の一部は予めプロゲラ１３され、
ネットワークＲＮ上に問題が生じたとき、即ち例えばト
ークンが失われたとき、又は１〜−クンの循環時間が過
度に長い場合にネットワークＲＮを通って送られる特定
のフレームを含む。この場合、これらの特定のフレーム
はネットワークを通って再送され、その存在及びフォー
マットは上記へＮＳＩ規格に規定されている。

ゾーンＺ２は更にネットワークＲＮを通って送信するよ
うに構成された定様式の連鎖したＦＤＤＩフレームを含
む。

以下、データインターフェースＩＩＩ＾Ｄについて説明
する。

このインターフェースは本実施例では一方が送信用、他
方が受信用の比較的大きい寸法のＦｉＦ。

（Ｆｉｒｓｔ　ｉｎ　Ｆｉｒｓｔ　ｏｕｔ）型の４つの
メモリからなる２つのアセンブリにより構成される。ア
センブリの４つのＦｉＦｏメモリの各々は２０４８の９
ビット群を含み得る。これらの４つのＦｉＦｏは並列に
配置され、例えば送信時には第１のメモリがピッｌ−１
１０ｏ〜１１Ｄ８を受収り、第２のメモリがビットＩＩ
Ｄ、〜１１０．．を受取り、第３のメモリがビットｌｌ
Ｄ、〜ＩＩ　Ｄ　２６を受取り、第４のメモリがビット
ＨＤ２．〜１１０３．と４つのパリティビットＩＩ　Ｄ
　Ｐ、〜ＩＩ　Ｄ　Ｐ　、を含み得る。受信側の４つの
ＦｉＦ。

についても同様に配置する。

アダプタ装置の側で、ＦｉＦｏメモリの各々の出力ビッ
トは、第１のメモリがＤＢ、〜ＤＢ、、第２のメモリが
ＤＢ、〜ＤＢ、、、第３のメモリがＤＢ、、〜ＤＢ２６
、第４のメモリがＤＢ２□〜ＤＢ、、及び４つのパリテ
ィピッ）　Ｄ［ｌＰ、−ＤＢＰ、である。４つのメモリ
は本実絶倒てはＡＭＤ社の６７ｃ４５０３−５０型のボ
ックス形として製造されている。これらの種々のボック
スはいずれも同程度の速度を有する。各々が２０４８オ
クテツ１〜を含み得る結果として、インターフェースＩ
ＩＩへりは例えば４５００オクテツトのＦＤＤＩフレー
ムの全部を容易に含み得る。これらのボックスは構造上
、ＦｉＦｏメモリのロード状態を決定する内部カウンタ
を有する。ＦｉＦｏメモリが空のとき、そのカウンタは
ＥＦと呼称する信号（フラグ）を発生する。ＦｉＦｏメ
モリが半分ロードされているとき、カウンタにより発生
される信号を肝と呼称する。ＦｉＦｏメモリがロードさ
れているとき、送信される信号をＦＦと呼称する。

これらの３つの信号はポストモジュール１１１Ｏとアダ
プタ装置ＤＥ＾との間の慣用の転送を調節するように（
幾能し、格納メモリＭＳＴの全書き込みオペレーション
がインターフェースＩｌｌへりのＦｉＦｏメモリの読み
出しオペレーションに対応し、この格納メモリの読み出
しがＦｉＦｏメモリの書き込みに対応することを認識す
る。

まず初めに格納メモリＭＳＴの読みだしオペレーション
について検討する。

コントローラＣＭＳのチャネルＤＭへの制御論理は信号
ＦＦ及びＩＩＦにより制御される。

ＦｉＦｏメモリの内容が１１Ｆ（半分ロードされたＦｉ
Ｆ。

メモリ）以下であるならば、該メモリにバーストモード
でアクゼスすることにより該メモリの書き込みが実施さ
れる。ＦｉＦｏメモリの内容がＦＦとＩＩＦの間である
ならば、ＦｉＦｏメモリの書き込みは所謂サイクルステ
ィールモード（サイクルスティールモードのアクセスは
バーストモードアクセスの２分の１の速度である）にし
たがうアクセスにより実施される。

ＦｉＦｏの内容がＦ「に等しいならば、コントローラＣ
ＭＳの制御下にＤＭＡの転送オペレーションを中止する
。

この場合、ホス）・モジュールＨＩＯがＦｉＦｏメモリ
の読み出しを行い、ＦｉＦｏメモリが部分的に空になる
や否や、ＣＭＳのチャネルＤＭ＾は要求される中云送の
実行の終了（１又は複数の連続フレーｌ、の完全な転送
）まで自動的に稼働状態に戻る。

さて、格納メモリＭＳＴの書き込みオペレーションにつ
いて考察する。

ｏＭへの制御論理はこのとき信号ＥＦ及びＩＩＦにより
制御される。

Ｆ　ｉ　Ｆ　ｏメモリの内容がＩＩＦ以下であるならば
、ＦｉＦ。

の読みたしが行われ、メモリＭＳＴへのアクセスはサイ
クルスティールモードで実施される。ＦｉＦｏメモリの
内容がＩＩＦよりも大きいならば、ＦｉＦｏメモリを読
み出し、パース１〜モードにしたがって格納メモリにア
クセスする。最後にＦｉＦｏメモリの内容がＥＦに等し
いならば、ＤＭＡ転送を停止する。ＦｉＦｏメモリの内
容が再びＥＦ未満になるや否や、ＤＭＡ転送は要求され
る転送の実行の終了まで再開する。

次に制御インターフェースＩｌｌへ〇について考察する
。

このインターフェースは送信方向及び受信方向でＦＤ旧
フレームの制（卸文字の構成に必要な種々のパラメータ
の転送を可能にする双方向ＦｉＦｏメモリにより構成さ
れる。

本実施例ではインターフェースＩ　ＩＩ　ＡＣはＡＮＤ
社の６７ｃ４７０１型の２つのｂｉ−ＦｉＦｏボックス
を含む。

各ボックスｂｉ−ＦｉＦｏは特に５１２の９ビット群（
ｌオクテツト＋１パリテイビツト）の２つのｂｉ−Ｆｉ
Ｆｏメモリを含む。これらの２つのボックスｂｉ−Ｆｉ
Ｆｏを夫々［３Ｆ、及びＢＦ２と呼称する。第１のマイ
クロプロセッサｐｒ＋ｏｃが２つのｂｉ−ＦｉＦｏメモ
リに書き込みをしたい場合、該マイクロプロセッサは該
メモリの各々に信号□１を送り、第２のマイクロプロセ
ッサＭＰが第１のマイクロプロセッサにより何が書き込
まれたかを読み出したい場合に該第２のマイクロプロセ
ッサにより送られる読み出し信号Ｒ３はこの信号に対応
する。

第２のマイクロプロセッサＭＰが２つのｂｉ−ＦｉＦｏ
メモリに書き込みしたい場合、該第２のマイクロプロセ
ッサは該メモリの各々に信号１１１２を送り、第１のマ
イクロプロセッサＩ’ＲＯＣが第２のマイクロプロセッ
サにより何が書き込まれたかを読み出したい場合に第１
のマイクロプロセッサＩ’ＲＯＣにより送られる読み出
し信号Ｒ４はこの信号に対応する。

各ＩＪｉ−ＦｉＦｏボックスは２つのポートを有してお
り、即ちボックスＢＦ、はＰ、及びＰ２、ボックスＢＦ
２はＰ３及びＰ、を有する。１つのポートは該当ボック
ス上のバスの入力ゲート又は出力ゲートを構成する。即
ちポートＰ、及びＰ３はバスＢｌ＋の人力ゲートであり
、ポートＰ２及びＰ、は制御バスＢＣの入力ゲートであ
る。

各ポートはメールボックスに関連する。即ちポートＰ１
〜Ｐ、は夫々メールボックスＢＬ、〜ＢＬ、に関連する
。

機能的観点からみると、２つのポートＰ、及びＰ３とＰ
２及びＰ４とは、夫々Ｐ１３及びＰ２４と呼称する全く
同一の存在を構成するとみなすことができる。夫々Ｂｌ
１，３及び［！Ｌ２４と呼称する関連メールボックスに
ついても同様である。機能的観点から見ると、各メール
ボックスはポストモジュール、より特定的にはそのマイ
クロプロセッサＩ’ＲＯＣ（ボックスＢＬ、、）又は管
理コントローラＣＧＴ、より特定的にはマイクロプロセ
ッサＭＰ（ボックスＢＬ２−）に関連する。

第１のマイクロプロセッサｒ’ＲＯｃはその関連するメ
ールボックスＢＬ、、中で書き込み又は読み出しするこ
とかできる。該メールボックスはしたがって第１のマイ
クロプロセッサの命令に応じて書き込み又は読み出しさ
れる。該メールボックスは更に、第２のマイクロプロセ
ッサＭＰの命令に応じて読み出しされる。

更に、第２のマイクロプロセッサＭＰは関連するメール
ボックスＢＬ２．中で書き込み又は読み出しすることが
できる。該メールボックスはしたがって第２のマイクロ
プロセッサの命令に応じて書き込み又は読み出しされる
。該メールボックスは同様に第１のマイクロプロセッサ
ＰＲＯＣの命令に応じて読み出しされ得る。

ホストシステムがメールボックスＢＬ、、に書き込みす
るとき、インターフェース１１］＾Ｃはマイクロプロセ
ッサＭＰに向かってＩＲＱ−八と呼称される割込み信号
を送る。更に、マイクロプロセッサＭＰがＤＥへのメー
ルボックス（ＢＬ２．）に書き込みする場合、インター
フェースＩＩＩＡＣはホストモジュールのマイクロプロ
セッサＩ’ＲＯＣに向がってＩＲＱ−８と呼称される割
込み信号を送る。割込みＩＲＱ−＾及びＩＲＱ−［３は
夫〃ポストモジュールからの全割込み及びマイクロプロ
セッサＭＰからの全割込みをまとめたものである。

制御ブロックＳＣＢの構成方法を示す第５図を考察する
。該制御ブロックは固定部分ＰＦと可変部分Ｐｖとを含
み、可変部分の長さはアダプタ装置ＤＥへ又はポストモ
ジュール１１１Ｏにより行われる各オペレーションに応
じて変化する。

固定部分はＯ２及び０□により夫々表されるＺつのオク
テツトを富む。第１のオフテラ）・０１は実施すべきオ
クテ７１へのコードを最小重みの４ピツ１〜上に表し、
ランク４及びランク５の２ビツトは明確に決定された所
定のオペレーション内のサブファミリーを表すことがで
き、その指定は最小重みの４ビツトで実施される。Ｒ／
Ｃ（レスポンス／コマンド）で表されるランク７のビッ
トは、実施される要求がコマンド（ビットが０のとき）
であるか、又はレスポンス（ビットが１のとき）である
かを示す。

ランク６のビットは、アダプタ装置がコンピュータＯＲ
Ｄ以外の任意のステーション又は端末（例えばスクリー
ン端末）内に配置され、（統計の結果、フレームの到着
等を可視化するために）所定数の情報をこのステーショ
ンに転送しなければならない場合に使用されるようにｔ
ｉ戒される。ピッ）−がゼロに等しいならば、ステーシ
ョンへの情報の転送は行われない（この場合、情報はＤ
Ｃ八からホストへ、又はホストからｉＩＥ八へ転送され
るのみである）。

ビットが１に等しいならば、（ＤＥ＾からポスト又はホ
ストからＤＥ＾へのデータの転送を続けなから）情報を
ステーションに向かって転送することができる。

オフテラｌ−０□は要求がコマンドである場合は制御ブ
ロックＳＣ［Ｉの大きさを表し、要求がレスポンスであ
る場合は報告書を表す（Ｗｉ告書は２つのマイクロプロ
セッサｒ＋ｎｏｃ及びＭＰの一方により実施されるコマ
ンドに応答してこれらのマイクロプロセッサの他方によ
り実施され、この報告書はこれらのマイクロプロセッサ
の該一方により要求されるオペレーションを実施するこ
とが可能であるか否かを示す）。しかしなから、コマン
ド／レスポンスにより２つのマイクロプロセッサの間の
通信モードは非常に長い（オペレーションの実施前にレ
スポンスを送ることによりコマンドを解除しなければな
らない）ので、第２のマイクロプロセッサがホスＩ・の
コマンドにレスポンスを送らず、いずれにせよこのコマ
ンドに対応するオペレーションを実施するように操作し
たほうがよい。

可変部分は例えばＦＤＤＩフレームの構成に必要な情報
、即ち該フレームの制御文字、又はアダプタ装置ＤＥ＾
がコントローラＣＧＴの制御下に実施することができる
オペレーションの１つを実施するための必要な他の全情
報を含む。

自明のように、固定部分ＰＦの第１のオフテラ）・Ｏｌ
は第１のボックスＢＦ、を介して伝送され、第２のオク
テツト０２はボックスＯＦ２介して同時に伝送される。

２つのボックス上のオクテツトの配分は部分Ｐｖのオク
テツトも同様である６ 制御ブロツクＳＣＢの可変部分Ｐｖは各ボックスのｂｉ
４ｉＦｏメモリにロードされ、固定部分ＰＦはメールボ
ックスにロードされる。転送モードを以下に示す。

割込みＩＲＱ−＾又はＩＲＱ−８が生成されると、まず
該別込みがパリティエラーによるものでないことを確認
する。パリティエラーがメールボックスにより生成され
るのでない限り割込みを解除する。

パリティエラーがないならば、制御ブロックＳＣＢの固
定部分を含むメールボックスの読み出しは自動的に割込
みを解除し、制御ブロックの固定部分及び可変部分はホ
ストモジュール１１１０又はマイクロプロセッサＭＰに
向かって転送され得る。

し１−ＦｉＦｏボックスを使用することにより、制御ブ
ロックＳＣ［３を順次ｉ！！鎖させ、こうして２つのマ
イクロプロセッサＰＲＯＣ及びＭＰの一方又は他方から
制御ブロックの待機ファイルを管理することができる。

したがって、単一の制御ブロックに対応するデータを転
送しなから、複数の制御ブロックＳＣＢを転送すること
ができる。

以下、本発明の装置ＤＩ’Ｃの機能の詳細を第６図及び
第７図について説明する。尚、第６図及び第７図は夫々
コントローラＣＣＴのメモリＥＰＲＯＭ（アダプタ装置
ＤＥへからホストモジュール１１１０への転送の場き）
又はモジュール１１１０のメモリＭＭＰ（ホストモジュ
ールからアダプタ装置への転送の場合）に含まれる転送
プログラムにより実施される種々のオペレーションを示
す。

まず第６図について説明する。転送プログラムはローマ
数字■〜肩で示す１２個の連続オペレーションを含む。

これらのオペレーションは次の通りである。

オペレーションＩ　：　ＦＤＤＩフレームがネットワー
クＲＮから到達する。整形、復号、ニレメンｌ−ＦＯＲ
ＭへＣによる８ビット並列転送、次いでデータ経路コン
トローラＣＣＤによる３２ビツト変換後、このフレーム
は格納メモリＨＳＴに到達する。フレームが格納メモリ
に到達したことをコントローラＣＭＳにより知らされた
マイクロプロセッサは、先頭に位置する制御文字（オフ
テラＩ・で表したフレームサイズ、発信元アドレス、宛
先アドレス等〉を該格納メモリ中で読み出し、これらの
エレメントから制御ブロックＳＣ［＋を横波し、ホスト
モジュール１］ＩＯへ転送する。次にマイクロプロセッ
サは格納メモリ中の転送すべきブロックの発信元アドレ
ス、転送すべきブロックの大きさを指示することにより
、コントローラＣＭＳのＤＭＡをプログラムする。

ペレーション■：コントローラＣＭ＾はまずインターフ
ェースＩＩＩ＾Ｄｃｒ）ＦｉＦｏメモリが空であるがど
うかを確認する。もしＦｉＦｏメモリが空でないならば
空になるまでオペレーションを繰り返す。

もしもインターフェースＩＩＩ＾ＤのＦｉＦｏメモリが
空であるならば、オペレーション■に移る３オペレーシ
ョン■：オペレーション■と同様にメールボックスＢＬ
２．が空であるかどうかを確認する。

もし空であるならばオペレーション■に移る。

ペレーション　：コントローラＣＭＳはそのＤＭＡをス
Ｉ　ＩＩ　八りのＦｉＦｏメモリへのデータの転送を開
始する。

マイクロプロセッサＭＰはこうして解放され、この間に
他のオペレーションを実施することができ、コントロー
ラＣＭＳのＤＭＡは単独で作用する。オペレーション■
と同時にオペレーションＶが行われる。

ペレーション■：オペレーション■と同時にマイクロプ
ロセッサＭＰは制御ブロックＳＣＢを２つのｂＩＦｉＦ
ｏメモリ１３Ｆ、及びＢＦ２にロードし、固定部分はメ
ールボックスＢＬ２．にロードされ、実行すべきオペレ
ーションを規定するパラメータを含む可変部分は所謂ｂ
ｉ−ＦｉＦｏメモリに転送される。こうしてオペレーシ
ョン■に移る。

オペレーション■：制御ブロックＳＣＢの固定部分ＰＦ
の書き込みはこうしてＩＲＱ−８を発生する。このオペ
レーションは構造上自動的且つｂｉ−ＦｉＦｏメモリに
内在的である。次にオペレーション■及び■を同時に行
う。

ベレーション■：この間、コントローラＣＧＴの制御下
にアダプタ装置により別のタスク（別のオペレーション
）が実施される（統３１作業、アダプタ装置のメンテナ
ンス、送信用フレームの制御文字の構成、受信時に到達
する新しいフレームの処理、何もずべきことがない場合
は監視作業）。

−ベレーション■：任意のタスクを実施中であったホス
トモジュール１（１０は実行中に該タスクを中断し、イ
ンターフェースＩＩＩＡＣにより送られた割込みＩＲＱ
−Ｂを考慮する。マイクロプロセッサＰＩｔＯＣは転送
時にパリティエラーが発生しながったがどうかを確認す
る。エラーがある場合は、オペレーション■に戻り、こ
の間、モジュールＨＩｏは中断したタスクを再開する。

パリティエラーがない場合はオペレーションＬＭに移る
。

ペレーション■：メールボックスＢＬ２４を読み出し、
割込みＩＲＱ−Ｂを解除する。即ち、ホストモジュール
はインターフェースＩＩＡからの情報の転送を有効に実
絶することができる。次にオペレーションＸに移る。

一ペレーションＸ　実行すべきオペレーションがアダプ
タ装置ＤＥＡとホストモジュール１１１Ｏとの間のデー
タの転送の命令であるかどうかを確３２する。

もしそうでないならば、ホストモジュールは別のタスク
、例えは中断したタスクを実行する。逆に、応答がイエ
スの場合はオペレーションＸＩに移る。

オペレーションＸＩ・プロセッサＰＲＯＣはそのコント
ローラＣＤ八をプログラムする。オペレーション■に移
る。

れ目１本の叶へｔｆｉする。インターフェースｉｌｌへ
からモジュール１１１ＯのＲＡＭ　ＨＶＩ＋へのデータ
の転送オペレーションがマイクロプロセッサに優先的な
タスクであるならば、オペレーションはホストモジュー
ルにより実行される。ホストモジュールがもつと優先順
位の高いタスクを有するならば、その固有のＤＭＡはこ
のタスクの実行中、このタスクが終了するまで中断され
、その後、ＤＭＡは中断された点でデータの転送の実行
を再開する。

次に第７図についてホストモジュールからアダプタ装置
への情報転送の機能の詳細を説明する。

このプログラムはホストモジュールのメモリＭＭＰに含
まれる。このプログラムは主に、ローマ数字Ｃ１〜ＣＸ
ＩＩＩで示す１３のオペレーションを含む。

−ベレーションＣにマイクロプロセッサＰＲＯＣはその
ＤＭＡをプログラムする（メモリＭＶＨの読み出し、イ
ンターフェースＩＩ＋へのＦｉＦｏメモリの書き込み）
。

マイクロプロセッサはそのメモリ中の発信元アドレス、
及び転送すべきブロックの大きさを指示する。オペレー
ションＣＩ＋に移る。

ベレーションＣ１ｌ：マイクロブロセ・ンサＰＲＱＣは
インターフェースＩＩＩＡＤのＦｉＦｏメモリが空て′
あるかどうかを確認する。空でないならばオペレーショ
ンを繰り返す。空であるならばオペレーションＣｌ１ｌ
に移る。

オペレーションＣ１１ｌ：マイクロプロセッサはオペレ
ーションＣ１１と同様にインターフェースＩＨＡＣのメ
ールボックスＢＬ、３が空であるかどうかを確認、する
。応答がイエスであるならばオペレーションＣＩ■及び
ＣＶを同時に実施する。

−ペレーションＣＣＶ：マイクロプロセッサＰＲＯＣは
ＩＩＩ八〇へ転送する。

よごＳ士二＝艶全−Ｅ７ＣＶ：制御ブロックＳＣＢはイ
ンターフェース＋１１八Ｃのｂｉ−ＦｉＦｏメモリにロ
ードされる。

メールボックスＢＬ、、の書き込みは割込みＩＲＱ−八
又はＩＲＱ−８を発生する。ＩＲＱ−への場合はオペレ
ーションＣＶ＋に移る。　ＩＲＱ−Ｂの場合はオペレー
ジコンＣＶＴＩに移る。

ベレーションＣＶＩ：割込みＩＲＱ−＾はアダプタ装置
ＤＥへからマイクロブロセ・ンサＨＰに送られる。この
間、ホストモジュールは他のタスクを実施することがで
きる。

一ペレーションＣＶＩＩ：制御ブロックをインターフェ
ースｌ１ｌＡＣにロードする時にパリティエラーがある
ならば、割込みＩＲＱ−８がホストモジュールに返送さ
れ、ロードされた制御ブロックは正しくないので、再書
き込みしなければならない。次にプロセッサｐｒ＋ｏｃ
により制御ブロックを再送する。

オペレーションＣＬＩＩＩ：　マイクロプロセッサ８１
１は割込みＩＲＱ−八を考慮し、マイクロプロセッサに
転送される制御ブロックＳＣＢ中にパリティエラーがあ
るかどうかをもう一度調べる。パリティエラーがない場
合はオペレーションＣＩＸに移る。パリティエラーがあ
る場合は、割込みＩＲＱ−八を解除し、マイクロプロセ
ッサＭＰは別のタスクに戻ることができる。

ペレーションＣＩＸ：実施すべきオペレーションが何で
あるかを調べる。このオペレーションが格納メモリへの
データの転送でないならば、マイクロプロセッサＭＰは
別のタスク（オペレーションＣＸＩＩＩ）に移る。この
オペレーションが格納メモリへのデータの転送であるな
らば、オペレーションＣＸに移る。

ペレーションＣＸ：マイクロプロセッサＭＰはその構成
が問題となっているＦＤＤＩフレームの先頭及び末尾の
制御文字を形成する。このｆＹ業を実施したらオペレー
ションＣＸＩに移る。

ベレーションＣＸＩ：　マイクロプロセッサＭＰはコン
トローラＣＭＳのＤＭＡをプログラムする。いったんこ
の作業を実施したらオペレーションＣＸＩ［に移る。

ントローフし円）ｃ／）ｌＪ門＾’ｋ”ＩＰＪＦし、イ
ンターフェースＩＩ＋へのＦｉＦｏメモリに含まれるデ
ータを読み出し、格納メモリＭＳＴに書き込む。この間
、マイクロプロセッサＭＰは解放され、オペレーション
ＣＨＩｒに移る。

一ペレーションＣＸＩ［Ｉ：マイクロプロセッサＭＰは
別のタスクを実施する。このタスクはネットワークＲＮ
からの別のフレーｌ＼の受信であり得、実際に、格納メ
モリにはネットワーク又はホストモジュールからのフレ
ームが転送され得る。実際に、コントローラＣＭＳの送
信及び受信用の２つのチャネルＤＭＡは高速バス１３０
Ｆを共有し得、このバスはネッＩ・ワークＲＮを構成す
るリングの容量の２倍の容量を有する。

【図面の簡単な説明】

第１ａ図及び第１ｂ図はネットワークの端末とみなされ
るコンピュータを本発明のブリッジ接続装置により光フ
アイバネットワークに接続する方法を示す説明図、第２
図及び第３図は本発明のブリッジ接続装置の種々の主要
構成エレメントを示し、第２図は入出力ホストモジュー
ル及び転送インターフェースの説明図、第３図は本発明
のブリッジ装置の他のエレメントの説明図、第４図は制
御ブロックに含まれる情報を管理コントローラの制御バ
スに向かって転送するために使用される転送インターフ
ェースの部分を示す説明図、第５図はＦＤＤＩフレーム
の構成に関するパラメータを含む制御ブロックの構成図
、第６図は情報がネットワークからホストモジュールに
向かってどのように転送されるかを示す本発明のブリッ
ジ装置のａ法的フローチャート、第７図は情報がホス１
〜モジユールからネットワークに向かってどのように転
送されるかを示す本発明の装置の機能的フローチャー１
・である。 ＤＰＣブリッジ装置、ＰＳ［ｌ・・・・・コンピュータ
バス、ＲＮ・・・・・ネ・ントワーク、＾Ｐ、八Ｓへ・
・・・リング、Ｉｔ　Ｉ　Ｏ、、、、、。 ホストモジュール、［１１１・・・・・・通信バス、Ｓ
ＣＢ・・・・制御ブロック、ＰＲＯＣ・・・・・・第１
のマイクロプロセッサ、ＤＥ八・・・・・・アダプタ装
置、Ｉｌｌ八、　［１ＩＡＣ、ＩＩＩ＾Ｄ・・・・・イ
ンターフェース、ＭＳＴ・・・・・・メモリ、ＣにＴ・
・・・・・コントローラ、ＢＣ・・・・・・制御バス、
ＢＤＦ・・・・・・高速バス、ＤＡＰＲ・・・ネットワ
ークアクセス装置、ＣＡＥ・・・・・・ネットワークア
クセスコントローラ、ｃ、ｐｒ・・・・・・転送管理コ
ントローラ、ＭＰ・・・・・・第２のマイクロプロセッ
サ、１’　＋　３　＋　Ｐ　２４・・・・・・入力ポー
ト、ＢＬ、、、ＢＬ２．・・・・・・メールボンクス、
ＣＣＤ・・・・・・データ経路コンｌ−ローラ。

Claims (15)

【特許請求の範囲】
1. （１）コンピュータバスを超高速環状光ファイバネット
   ワークに接続するブリッジ装置であって、該装置は、コ
   ンピュータバスに接続されており、データ及びフレーム
   の構成及びブリッジ装置により実施すべきオペレーショ
   ンの性質に関するパラメータを含んでおり且つ第１のマ
   イクロプロセッサの制御下でネットワークに向かって送
   信又はコンピュータバスに向かって受信される制御ブロ
   ックを転送する少なくとも１つの外部通信バスを含むコ
   ンピュータの入出力ホストモジュールと、ネットワーク
   に物理的に接続されたアダプタ装置と、ホストモジュー
   ル及びアダプタ装置間のデータ及び制御ブロックの転送
   を確保するインターフェースとを備えており、アダプタ
   装置が、ネットワークへの送信前及びネットワークから
   の受信後にフレームを格納するためのメモリと、ホスト
   モジュール及びネットワーク間のフレームの転送を管理
   し一方でホストモジュールから又はホストモジュールに
   向かって制御ブロックを転送し他方で格納メモリから又
   は格納メモリに向かってフレームの制御文字を転送する
   制御バスを備えており、制御ブロックを翻訳して制御文
   字を生成し、制御文字を翻訳して制御ブロックを生成す
   るコントローラと、インターフェース、格納メモリ及び
   ネットワークから又はこれらに向かってデータを転送す
   る高速バスとを含んでおり、転送インターフェースは一
   方で通信バスに接続され、他方で高速バス及び制御バス
   に接続され、高速バス及び制御バス上のデータ及び制御
   ブロックの転送は相互に独立して実施されることを特徴
   とするブリッジ装置。
2. （２）アダプタ装置が更に、ネットワークに物理的に接
   続されたネットワークへの物理的アクセス装置と、アク
   セス装置、格納メモリ、高速バス及び管理コントローラ
   に属するアドレスバスとに接続されたネットワークアク
   セスコントローラとを備えることを特徴とする請求項１
   に記載の装置。
3. （３）ネットワークがＦＤＤＩ型であり、全制御ブロッ
   クは管理コントローラの制御下に接続装置が実施すべき
   オペレーションの性質を規定するブロック相互間で同じ
   所定数のオクテットを有する固定部分と、オペレーショ
   ンの性質に依存するオクテット数を有する可変部分とを
   含むことを特徴とする請求項２に記載の装置。
4. （４）実施すべきオペレーションがネットワークから又
   はネットワークに向かってＦＤＤＩフレームを転送する
   ことであるとき、可変部分がＦＤＤＩフレームの生成に
   関する種々のパラメータを含むことを特徴とする請求項
   ３に記載の装置。
5. （５）転送管理コントローラが主に第２のマイクロプロ
   セッサから構成され、第１及び第２のマイクロプロセッ
   サは通信バス、インターフェース及び制御バスを介して
   制御ブロックを交換することにより相互に対話すること
   を特徴とする請求項３に記載の装置。
6. （６）転送インターフェースが、高速バスに向かつて又
   は高速バスからデータを転送するための第１のインター
   フェースと、第１及び第２のマイクロプロセッサ間で制
   御ブロックを転送し、第１及び第２のマイクロプロセッ
   サを対話させるための第２のインターフェースとを含む
   ことを特徴とする請求項５に記載の装置。
7. （７）第２のインターフェースがホストモジュールに対
   応する入力ポートの側に第１のメールボックスを含み、
   管理コントローラに対応する第２の入力ポートの側に第
   ２のメールボックスを含み、メールボックスは制御ブロ
   ックの固定部分を含み、可変部分はメールボックスを含
   まない制御インターフェースの部分に含まれ、各入力ポ
   ートはその固有のメールボックス中で読出し又は書込み
   可能であり、他方の入力ポートのメールボックス中で読
   出し可能であることを特徴とする請求項６に記載の装置
   。
8. （８）制御インターフェースが少なくとも１つの双方向
   ｂｉ−ＦｉＦｏメモリと、ホストモジュールに対応する
   メールボックスと、管理コントローラに対応する第２の
   メールボックスとにより形成されることを特徴とする請
   求項７に記載の装置。
9. （９）第１のインターフェースが少なくとも１つの双方
   向ＦｉＦｏメモリにより形成されることを特徴とする請
   求項６から８のいずれか一項に記載の装置。
10. （１０）ネットワークアクセスコントローラが、ネット
    ワークからメモリ及びメモリからネットワークへの第１
    のアクセス、転送インターフェースからメモリ及びメモ
    リから転送インターフェースへの第２のアクセス、並び
    にＦＤＤＩフレームの制御文字の交換のために第２のマ
    イクロプロセッサからアクセスコントローラを介してメ
    モリにアクセスする第３のアクセスの３種類のアクセス
    にしたがって高速バス及び格納メモリへのアクセスを選
    択及び制御し、第１のアクセスが最上位の優先順位を有
    しており、第２のアクセスが最下位の優先順位を有する
    ことを特徴とする請求項５に記載の装置。
11. （１１）アクセスコントローラが制御バス及び物理的ア
    ダプタデバイスに接続されたデータ経路コントローラと
    、高速バスと、制御バス、高速バス及び静的メモリに接
    続された静的メモリコントローラとを含んでおり、デー
    タ経路コントローラは上記３種類のアクセス型に対応す
    るアクセス経路を選択し、静的メモリコントローラはこ
    れらの種々のアクセスのために高速バスの使用を調整し
    、選択したアクセスの型にしたがって静的メモリへ又は
    静的メモリからの高速バスを介するデータ又は制御文字
    の転送を管理し、２つのコントローラは相互に接続され
    ていることを特徴とする請求項１０に記載の装置。
12. （１２）転送管理コントローラが、制御バスに接続され
    且つマイクロプロセッサによりアドレスされる高速バス
    上を通るフレームの寸法のカウンタを備えていることを
    特徴とする請求項５に記載の装置。
13. （１３）管理コントローラが、制御バスに接続され且つ
    第２のマイクロプロセッサによりアドレスされるネット
    ワーク上で生じる事象の統計を実施するためのクロック
    回路を備えていることを特徴とする請求項５に記載の装
    置。
14. （１４）アダプタ装置からホストモジュールに向かって
    情報を転送することからなる請求項７に記載のブリッジ
    装置の使用方法であって、 １／フレームが格納メモリに到達したら、第２のマイク
    ロプロセッサは対応する制御ブロックを生成し、データ
    の転送を準備するようにアクセスコントローラをプログ
    ラムし、 ２／データインターフェースが空であるか、第２のメー
    ルボックスが空であるかを確認し、 ３／もしそうであるならば、アクセスコントローラはデ
    ータインターフェースへのデータの転送を開始し、第２
    のマイクロプロセッサは制御ブロックを制御インターフ
    ェースにロードし、こうして第１のマイクロプロセッサ
    に向かって割込みＩＲＱ−Ｂを発生し、 ４／３／と同時に、アダプタ装置は別のオペレーション
    を実施し、第１のマイクロプロセッサは割込みを解除し
    、インターフェースへのデータの転送中、にパリテイエ
    ラーがなかったかどうかを確認し、５／第１のマイクロ
    プロセッサは割込みＩＲＱ−Ｂを解除し、実施すべきオ
    ペレーションがコンピュータバスへのデータ転送である
    かどうかを確認し、６／もしそうであるならば、第１の
    マイクロプロセッサはデータインターフェースからこれ
    に関連するメモリへのデータの転送を準備し、 ７／第１のマイクロプロセッサは関連するメモリへのデ
    ータの転送を開始することを特徴とするブリッジ装置の
    使用方法。
15. （１５）ホストモジュールからアダプタ装置に向かって
    情報を転送することからなる請求項７に記載のブリッジ
    装置の使用方法であって、 １／ネットワーク上で情報フレームを伝送しようとする
    場合、第１のマイクロプロセッサは転送インターフェー
    スへの転送をプログラムし、制御ブロックを生成し、 ２／データのインターフェース及び第１のメールボック
    スが空であるかを確認し、 ３／もしそうであるならば、データをデータインターフ
    ェースに転送し、制御ブロックを第１のメールボックス
    に転送し、こうして第２のマイクロプロセッサに向かっ
    て割込みＩＲＱ−Ａを発生するか、又はパリテイエラー
    がある場合は第１のマイクロプロセッサに向かって割込
    みＩＲＱ−Ｂを発生し、この場合、制御ブロックを再送
    し、そうでなければ４／に移り ４／ＩＲＱ−Ａにより第２のマイクロプロセッサに割込
    みを生じ、 ５／第２のマイクロプロセッサは、実施すべきオペレー
    ションがネットワークへのフレーム転送であるかどうか
    を調べ、 ６／もしそうであるならば、第２のマイクロプロセッサ
    は制御文字を作成し、格納メモリに送り、アクセスコン
    トローラをプログラムし、 ７／アクセスコントローラはネットワークへのフレーム
    の転送の前に、インターフェースの読み出し及び格納メ
    モリの書き込みにより転送を開始することを特徴とする
    方法。