JPH05204835A - コンピュータのバスを周辺装置の制御器に接続するための汎用装置 - Google Patents

コンピュータのバスを周辺装置の制御器に接続するための汎用装置

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JPH05204835A
JPH05204835A JP4188081A JP18808192A JPH05204835A JP H05204835 A JPH05204835 A JP H05204835A JP 4188081 A JP4188081 A JP 4188081A JP 18808192 A JP18808192 A JP 18808192A JP H05204835 A JPH05204835 A JP H05204835A
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network

Abstract

(57)【要約】 【目的】 コンピュータバス（ＰＳＢ）を、特定リンク
（ＦＤＤＩ）によって互いに接続された周辺装置（ＤＥ
Ａ）の制御器であって前記特定リンクに物理的に接続さ
れている制御器に接続するための汎用装置（ＧＰＵＩ）
を提供する。 【構成】 この装置は、メモリアセンブリに接続されて
いるマイクロプロセッサ（ＣＰＵ）と、制御器（ＤＥ
Ａ）との接続を行ってフレームの有効データ及び制御ブ
ロックを転送するのに使用されるインタフェース（ＩＨ
ＡＣ、ＩＨＡＤ）とを含んでいる。この装置の特徴は、
特定インタフェース経由でコンピュータバスに接続され
ているデュアルポートメモリ（ＶＲＡＭ）を有してお
り、接続インタフェース（ＩＨＡＣ、ＩＨＡＤ）及びコ
ンピュータバス（ＰＳＢ）とデュアルポートメモリとの
間のデータ転送がＣＰＵによって編成され、且つコンピ
ュータバスで使用される制御ブロックがリンクで使用さ
れる制御ブロックに変換されることにある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータバスを、
特定リンクによって互いに接続されている周辺装置の制
御器であって前記リンクに物理的に接続されている制御
器に接続するための汎用装置に関する。本発明はより特
定的には、光ファイバを伝送媒体とするＦＤＤＩ形環状
データ伝送ネットワークによって互いに接続されている
周辺装置又は端末に適用し得る。本発明は、特有のリン
ク、例えば磁気ディスクメモリを連結するＳＣＳＩ形リ
ンクによって互いに接続された周辺装置にも適用し得
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】伝送媒
体として光ファイバを使用するデータ伝送ネットワーク
は益々頻繁に使用されるようになっており、ＡＮＳＩ
（Ａｍｅｒｉｃａｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒ
ｄ Ｉｎｓｔｉｔｕｔｅ）のような国際標準化委員会で
作成された文書にレファレンスＸ３Ｔ９−５で大要が規
定されている。ＡＮＳＩによって決定されたこれらの規
格はＩ．Ｓ．Ｏ．（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｔ
ａｎｄａｒｄ ｏｒｇａｎｉｚａｔｉｏｎ、国際標準化
機構）でも採用されている。この規格は、ネットワーク
の物理的特性及び電気的特性の全体、例えばファイバの
最大全長、ネットワークのステーションの間の最大距
離、並びに情報を書き込んでステーションからステーシ
ョンへと伝送するのに使用されるコードを規定するもの
である。ネットワークで光ファイバを使用すると多くの
利点が得られるが、その１つは大きな伝送ビット値、即
ち約１００Ｍｂｉｔｓ／ｓが得られることにある。
【０００３】ＳＣＳＩ形リンクもＡＮＳＩ及びＩ．Ｓ．
Ｏ．の規格によって規定されている。
【０００４】周知のように、ネットワークでは、種々の
ステーションから送出される情報メッセージが複数のフ
レームで構成される。従ってフレームは個々のメッセー
ジであり、構造化されており、冒頭メッセージ、末尾メ
ッセージ、クロックを演繹するための同期信号、メッセ
ージの宛て先であるステーションのアドレス、送信ステ
ーションのアドレス、データの長さ、有効データ等を含
んでいる。簡単に言えば、フレームは、フレーム頭部に
配置された信号とフレーム末尾に配置された信号とによ
って時間的に包囲された有効データで構成される。フレ
ームの頭部及び末尾に配置されて有効データを囲む信号
は「制御信号（ｃａｒａｃｔｅｒｅｓｄｅ ｃｏｍｍａ
ｎｄｅ）」と称する。
【０００５】また、コンピュータを構成する機能的構成
素子全体、例えばコンピュータを構成するプロセッサ
（中央処理装置又は入出力プロセッサ）、ランダムアク
セスメモリ、リードオンリーメモリ、入出力制御装置又
は周辺制御装置は、標準化された寸法を有するボードア
センブリ上に配置される。これらのボードは通常、種々
のプロセッサ間の通信と、ボード間のデータ転送と、こ
れらボードの給電とに使用される同一の並列形バスに接
続されている。
【０００６】ＭＵＬＴＩＢＵＳ ＩＩ（ＩＮＴＥＬ社の
登録商標）と通称されているバスは最も一般的に使用さ
れているバスの１つである。そのアーキテクチャは、Ｉ
ＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃ
ａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅ
ｒｓ）１２９６規格に従って標準化された一般にＰＳＢ
（Ｐａｒａｌｌｅｌ Ｓｙｓｔｅｍ Ｂｕｓ）と称され
ている並列形の主要バスの周囲に構築される。
【０００７】この種のコンピュータバスは、ＭＵＬＴＩ
ＢＵＳ ＩＩ上の情報の伝送条件を、ネットワトーク上
又は周辺装置接続特有リンク上の伝送条件に適合させる
機能を果たす接続用ゲートウェイ（ｐａｓｓｅｒｅｌｌ
ｅ）装置を介して前述の特有のリンク（ネットワトーク
ＦＤＤＩ又はリンクＳＣＳＩ）に接続される。実際、バ
スＰＳＢのデータ伝送モード及びネットワトーク（例え
ばＦＤＤＩ）のデータ伝送モードは、情報伝送速度に関
しても、使用する伝送プロトコル、書き込みコード、情
報、フォーマット、制御信号、情報伝送（ＭＵＬＴＩＢ
ＵＳ ＩＩでは並列、ＦＤＤＩでは直列）等に関しても
完全に異なっている。
【０００８】図１−（Ａ）及び図１−（Ｂ）はそれぞ
れ、伝送ネットワトークがＦＤＤＩ形の場合、及び特有
リンクがＳＣＳＩ形の場合の前述のごときゲートウェイ
装置の一般的構造を示している。
【０００９】まず図１−（Ａ）を考察する。
【００１０】この図は、バスＰＳＢを介して互いに接続
された複数のボードＣ上に種々の構成素子が配置されて
いるコンピュータＯＲＤを示している。各ボードＣは、
メッセージモードによって該コンピュータのその他の機
能的構成素子と通信するプロセッサＭＰＣ、例えばＩＮ
ＴＥＬ社製のＶＬ ８２ｃ３８９を介してＰＳＢに接続
されている。ＯＲＤの種々のボード間のこのような通信
モードは前述のＩＥＥＥ１２９６規格で詳細に規定され
ている。
【００１１】コンピュータＯＲＤは接続用ゲートウェイ
装置ＤＰＣを介してＦＤＤＩ形環状ネットワトークＲＮ
に接続されている。ネットワトークＲＮは主要ループＡ
Ｐと二次ループＡＳとで構成されている。
【００１２】装置ＤＰＣは、接続汎用装置ＧＰＵ（Ｇｅ
ｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｕｎｉｔ）と、アダプタ
ＤＥＡと、これら接続汎用装置ＧＰＵ及びアダプタＤＥ
Ａ間の情報転送に使用されるインタフェースＩＨＡとで
構成されている。
【００１３】接続汎用装置ＧＰＵは、コンピュータＯＲ
ＤのボードＣの双対プロセッサと同じタイプの双対プロ
セッサＭＰＣを介してＰＳＢに接続されている。
【００１４】装置ＤＰＣは、アダプタＤＥＡに属しネッ
トワトークへの物理アクセスを行う装置ＤＡＰを介して
ネットワトークＲＮに物理接続されている。
【００１５】図１−（Ｂ）では接続用ゲートウェイ装置
ＤＰＣが図１−（Ａ）の場合と同じ構造を有している
が、アダプタＤＥＡが、ディスクメモリＤ1、．．．Ｄ
ｉ、．．．Ｄj、．．．Ｄｎに接続されているＳＣＳＩ
形リンクに物理適合装置ＤＡＰを介して接続されている
点が異なる。
【００１６】図１−（Ａ）でも図１−（Ｂ）でも、装置
ＤＰＣは単一のボード上に形成するか、又はこの装置の
各構成部材を構成する素子即ちＧＰＵ及びＤＥＡの大き
さに応じて２つの分離されたボード上に形成し得る。
【００１７】図１−（Ａ）及び図１−（Ｂ）に示したよ
うな装置ＤＰＣの一般的構造、並びにこの装置を構成す
る２つの素子ＧＰＵ及びＤＥＡの製造方法及び機能モー
ドは、１９８９年７月２７日出願の本出願人名義仏国特
許出願第８９ １０ １５６号“ｄｉｓｐｏｓｉｔｉｆ
ｐａｓｓｅｒｅｌｌｅ ｄｅ ｃｏｎｎｅｘｉｏｎ
ｄ’ｕｎ ｂｕｓ ｄ’ｏｒｄｉｎａｔｅｕｒ ａ ｕ
ｎ ｒｅｓｅａｕ ｆｉｂｒｅ ｏｐｔｉｑｕｅ ｅｎ
ｆｏｒｍｅ ｄ’ａｎｎｅａｕ”（ネットワーク形態
の光ファイバ網にコンピュータバスを接続するためのゲ
ートウェイ装置）に詳述されている。
【００１８】本発明は本質的に接続汎用装置ＧＰＵに関
する。ここで、前出の特許出願に記載の装置ＤＰＣで使
用されている接続汎用装置ＧＰＵＡ、従ってこの種の接
続汎用装置の先行技術の実施例を構成する接続汎用装置
の主要構成素子を、図２を参照しながら説明する。
【００１９】図２に示すように、装置ＧＰＵＡはマイク
ロプロセッサＣＰＵと該マイクロプロセッサに接続され
たバスＢＨとの周りに構築されている。この装置は更
に、プログラマブルリードオンリメモリＭＭと、ランダ
ムアクセスメモリＭＶと、該ランダムアクセスメモリＭ
ＶへのＤＭＡ形の直接メモリアクセスを制御する装置Ｄ
ＭＡＣとを含んでいる。
【００２０】バスＢＨを介して汎用装置ＧＰＵＡに接続
されている転送インタフェースＩＨＡは、有効データを
ＧＰＵＡから又はＧＰＵＡ方向へ転送するためのインタ
フェースＩＨＡＤと、受け取られたもしくは送出された
フレームの制御信号を含む制御ブロックの転送インタフ
ェース、即ち制御ブロックをＧＰＵＡから又はＧＰＵＡ
に転送するためのインタフェースＩＨＡＣとを含んでい
る。
【００２１】情報をコンピュータＯＲＤからＰＳＢを介
してネットワークＲＮに送る場合は下記のように操作す
る。
【００２２】情報を双対プロセッサＭＰＣによって伝送
し、次いでメモリＭＶに記憶し、その後、ネットワーク
ＲＮに送るべきＦＤＤＩ形フレームの構成（制御信号）
と、ＤＥＡによって実行される動作の種類とに関するパ
ラメータを含む制御ブロックＳＣＢを作成するマイクロ
コンピュータＣＰＵによって分析する。前記パラメータ
は例えば、情報の宛て先のアドレス、発信側のアドレ
ス、伝送されるメッセージの長さ等である。
【００２３】ＣＰＵによってＳＣＢが作成されると、こ
のＳＣＢとこれに対応するデータとがすぐにバスＢＨを
介してインタフェースＩＨＡ方向に送られ、ＳＣＢはＩ
ＨＡＣに向かい、データはＩＨＡＤに向かう。制御ブロ
ックＳＣＢは例えば１６ビットで、即ち２つのパリティ
ビットＨＣＰ0及びＨＣＰ1を伴ってＨＣ0〜ＨＣ15で送
られる。一方、データは３２ビットで、即ち４つのパリ
ティビットＨＤＰ0〜ＨＤＰ4を伴ってＨＤ0〜ＨＤ31で
送られる。
【００２４】前記データ及び制御ブロックＳＣＢはそれ
ぞれのインタフェースＩＨＡＣ及びＩＨＡＤに一時的に
記憶され、その後アダプタＤＥＡに属するバスＢＣ及び
ＢＤＦに転送される。
【００２５】尚、２つの別個のバスＢＣ及びＢＤＦへの
制御ブロック及びデータの転送は各バスごとに独立して
実行される。情報をネットワークＲＮに送る前にアダプ
タＤＥＡによって転送し且つ記憶する方法は、前出の仏
国特許出願に詳述されている。
【００２６】接続汎用装置ＧＰＵＡの欠点は、マイクロ
プロセッサが、有効データの転送と、固有のコード化の
実行に必要なデータの転送と、それぞれバスＰＳＢ及び
ネットワークＦＤＤＩで使用されるプロトコルの管理に
必要なデータの転送とを実行するのに１つのバスしか使
用できないことにある。このようにバスが１つしか存在
しないとマイクロプロセッサの機能は限定され、最大限
には使用されない。
【００２７】本発明は、ＦＤＤＩ（又はＳＣＳＩ）フレ
ームの有効データがＤＭＡ形制御器の制御下で双対プロ
セッサＭＰＣ方向に転送される前に一時的に記憶される
ことになるデュアルポートビデオＲＡＭメモリをインタ
フェースＩＨＡＤと双対プロセッサＭＰＣとの間に配置
することによって前述の欠点を解消する。また、マイク
ロプロセッサはその内部バスをコード化の実行専用に、
即ち特にオペーレーティングシステムに必要なデータと
プロトコルの管理とだけに使用することができる。従っ
て、プロトコルの適合を行うと同時に、又はオペーレー
ティングシステムの操作を実行すると同時に、データを
転送することができる。
【００２８】
【課題を解決するための手段】本発明では、コンピュー
タバスを特定リンクによって互いに接続された周辺装置
の制御器であって前記特定リンクに物理的に接続されて
いる制御器に接続するための汎用装置が、 − 固有のオペーレーティングシステムを記憶する少な
くとも１つのメモリに接続されたマイクロプロセッサと − フレームの有効データと、リンクもしくはバス方向
に送られるフレームの構造に関連した制御信号を含む制
御ブロックとを転送するのに使用される、前記制御器と
接続関係にあるインタフェースとを含んでおり、この汎
用装置が、第１のバスを介して前記インタフェースに接
続されていると共に第２のバスを介してコンピュータの
特定インタフェース経由でコンピュータバスに接続され
ているデュアルポートランダムアクセスバッファメモリ
を有しており、前記接続インタフェースと前記デュアル
ポートメモリとの間並びに該デュアルポートメモリと前
記コンピュータバスとの間のデータ転送がマイクロプロ
セッサによって編成され、後者のデータ転送が直接メモ
リアクセス制御器の制御下で実行され、コンピュータバ
スで使用されるプロトコルの特定制御信号からリンクで
使用される制御信号への変換及びその逆の変換が、これ
らの信号を内部バスを介して接続インタフェースに又は
接続インタフェースから転送せしめるマイクロプロセッ
サによって実行されることを特徴とする。
【００２９】
【実施例】本発明の他の特徴及び利点は、添付図面に基
づく以下の非限定的実施例の説明で明らかにされよう。
【００３０】まず図３を考察する。
【００３１】本発明の接続汎用装置ＧＰＵＩは下記の主
要構成素子を有する。
【００３２】− 並列形バスＰＳＢとのインタフェース
として機能する双対プロセッサＭＰＣ。
【００３３】− ＭＵＬＴＩＢＵＳ ＩＩの相互接続機
能（ｉｎｔｅｒｃｏｎｎｅｃｔ）を支持するマイクロコ
ントローラＭＩＣ。
【００３４】− 装置ＧＰＵＩの中央処理装置を構成
し、内部バスＢＩを備えており、消去可能プログラマブ
ルメモリＥＰＲＯＭ1と、ランダムアクセスメモリＳＲ
ＡＭと、割込み管理装置ＭＦＰとにそれぞれ接続されて
いるマイクロプロセッサＣＰＵ。素子ＥＰＲＯＭ1、Ｓ
ＲＡＭ、ＭＦＰはいずれもマイクロプロセッサＣＰＵの
内部バスＢＩに接続されており、このバスはインタフェ
ースＩＨＡＣにも接続されている。
【００３５】− デュアルポートビデオＲＡＭ形メモリ
ＶＲＡＭ。
【００３６】− ＶＲＡＭを双対プロセッサＭＰＣに接
続するバスＢ2に接続された直接メモリアクセス制御器
ＤＭＡＣ。
【００３７】− インタフェースＩＨＡＤをメモリＶＲ
ＡＭに接続するバスＢ1。
【００３８】図２では、図３に示したインタフェースと
全く同じインタフェースＩＨＡを鎖線で示した。
【００３９】双対プロセッサＭＰＣは図２に基づいて説
明したものと同じであり、従って前述のＩＥＥＥ規格を
満たすように特別に設計されている。
【００４０】この実施例では、マイクロコントローラＭ
ＩＣがＩＮＴＥＬ社製の素子８７５２からなる。この素
子は、図３に示すように該素子に接続されている双対プ
ロセッサＭＰＣと密接な関係をもって作動するようにＩ
ＮＴＥＬ社によって設計されたものである。
【００４１】このマイクロコントローラは、ＭＵＬＴＩ
ＢＵＳ ＩＩの「相互接続」スペースに関連した総ての
もの、並びにハウスキーピング（ｓｅｒｖｉｔｕｄｅ）
ＭＢＩＩとみなされる総てのものを管理する。これらの
もの全体（相互接続及びハウスキーピング）は前述のＩ
ＥＥＥ １２９６規格によって規定されている。
【００４２】尚、ＭＩＣは、固有のマイクロプロセッサ
ＣＰＵの要求又は同一ＰＳＢに接続されている別のＧＰ
ＵＩ形ボードのマイクロプロセッサの要求に従って相互
接続を実行し得る。
【００４３】マイクロコントローラＭＩＣに接続されて
いるメモリＥＰＲＯＭ2は消去可能リードオンリメモリ
であり、ＧＰＵＩを担持するボードのレファレンス、即
ち製造時に工場で付けられた番号、並びに前記ボードの
改正番号、即ち該ボードが表すバージョンの番号を含ん
でいる。実際、ＧＰＵＩ担持ボードは時間の経過に伴っ
て改造されることがある。その場合は改造毎に所定のバ
ージョンが対応し、その番号がメモリＥＰＲＯＭ2に記
憶される。勿論、このマイクロコントローラ制御器はこ
れらの最新情報を考慮して相互接続スペースを使用せし
める。
【００４４】ここで説明する好ましい実施例では、マイ
クロプロセッサＣＰＵがＭＯＴＯＲＯＬＡ社製マイクロ
プロセッサ６８０２０タイプである。これは３２ビット
マイクロプロセッサであり、そのクロック周波数は２５
Ｍｈｚである。このマイクロプロセッサはデータ用３２
ビット及びアドレス用３２ビットの非多重バスである内
部バスＢＩを管理する。
【００４５】容量１２８又は２５６キロオクテットの消
去可能リードオンリメモリＥＰＲＯＭ1は、オートテス
トプログラムと接続装置ＧＰＵＩの初期化プログラムと
を記憶している。
【００４６】マイクロプロセッサＣＰＵのオペレーティ
ングシステムＧＰＯＳは、５１２キロオクテット又は１
メガオクテットに到達し得る容量を有するスタティック
メモリＳＲＡＭに記憶されている。このメモリには、そ
のアクセスを調整するための保護システムが接続されて
いる。このシステムについては図５を参照しながら説明
する。
【００４７】オペレーティングシステムＧＰＯＳはマイ
クロプロセッサの機能全体を編成し、従ってバスＰＳＢ
からインタフェースＩＨＡまでのフレーム転送及びその
逆の転送を監視する。また、コンピュータＯＲＤと当該
接続汎用装置との間でバスＰＳＢを介して使用されるプ
ロトコルと、ネットワークＲＮ（ＦＤＤＩ、ＳＣＳＩ
等）上で使用されるプロトコルとを適合させるプログラ
ムは、その大きさとメモリの容量とに応じてＥＰＲＯＭ
1か又はＳＲＡＭに記憶され得る。
【００４８】従って、マイクロプロセッサＣＰＵは当該
接続汎用装置の脳である。このマイクロプロセッサはデ
ータ転送をイニシャライズし、プロトコルの適合を行
い、固有のコード化を実行し、且つＤＥＡと対話しなが
らＤＥＡとコンピュータＯＲＤとの間の可逆的データ転
送を実施せしめる。このマイクロプロセッサは、例えば
前出の仏国特許出願に記載のように、ＤＥＡとの間でコ
マンド及びステイタスを交換する。
【００４９】素子ＭＦＰ即ち多機能周辺装置（ｍｕｌｔ
ｉ ｆｕｎｃｔｉｏｎ ｐｅｒｉｐｈｅｒａｌ）はマイ
クロプロセッサＣＰＵの周辺素子である。この素子は例
えばＭＯＴＯＲＯＬＡ社製素子６８９０１のタイプであ
り、前記マイクロプロセッサに適合した構造を有する。
この素子は前記マイクロプロセッサの機能に必要な幾つ
かの機能を支持する。例えば、これに必要な割込みの管
理の一部がそうである。また、例えば前記マイクロプロ
セッサのオペレーティングシステムによって使用される
クロック周波数もその１つである。６８０２０形マイク
ロプロセッサは構造的には７つの割込みレベルを有する
が、これは、このマイクロプロセッサに課せられた動作
を実行するのには不十分である。素子ＭＦＰは合計１６
の補足的割込みレベルを供給する。そのうち８つはＣＰ
Ｕ用であり、残りの８つは外部装置用であって、そのう
ち更に７つがアダプタＤＥＡ用である。
【００５０】直接メモリアクセス制御器ＤＭＡＣは、プ
ロセッサＭＰＣと２つのメモリＳＲＡＭ及びＶＲＡＭの
うち一方のメモリとの間のデータ転送を実施せしめる。
この制御器は２つのチャネルを有しており、 − 一方のチャネルは「入チャネル（ｃａｎａｌ ｉ
ｎ）」と称し、双対プロセッサＭＰＣから二重アクセス
ビデオＲＡＭメモリＶＲＡＭ（又はＳＲＡＭ）方向への
データ転送に使用され、 − もう一方は「出チャネル（ｃａｎａｌ ｏｕｔ）」
と称し、メモリＶＲＡＭから双対プロセッサＭＰＣ方向
へのデータ転送に使用される。
【００５１】「入」チャネルは「出」チャネルより優先
的であり、転送要求を受け取ると出チャネルに対して割
込みを行う。制御器ＤＭＡの転送速度は本発明の接続汎
用装置の所期の性能に依存し、シングルサイクルモード
では３３．３メガバイト／秒に達し得る。これは、ＰＳ
Ｂを３２メガバイト／秒（３２オクテット）で飽和させ
る速度である。
【００５２】データ転送は（「入」チャネルでも「出」
チャネルでも）双対プロセッサＭＰＣの要求に応じて８
ｘ３２ビットの連続的パケットにより実行される。デー
タ転送を実行するためには、制御器ＤＭＡＣがマイクロ
プロセッサＣＰＵから出発アドレス（メモリＶＲＡＭ内
又は双対プロセッサＭＰＣ内）と、カウント即ち転送す
べきオクテットの数と、データ転送開始命令とを受け取
る。制御器ＤＭＡＣは、ＣＰＵからこれらの情報を受け
取った時点でデータ転送を編成する。従ってこの制御器
は、アドレス及びカウントを与える情報に関してはマイ
クロプロセッサＣＰＵに従属する。制御器ＤＭＡＣは、
メモリから双対プロセッサに向かうか又はその逆の方向
に転送されるデータには作用しない。この制御器は双対
プロセッサＭＰＣの要求に従ってこれらのデータの経路
を制御するだけである。
【００５３】ビデオＲＡＭメモリＶＲＡＭは、３２ビッ
トの幅で約１〜２メガオクテットの容量を有するデュア
ルポートダイナミックメモリである。２つのポートのう
ち一方、即ちＳＡＭは制御器ＤＭＡＣの専用であり、第
２のポート即ちＤＲＡＭはマイクロプロセッサＣＰＵと
アダプタ装置ＤＥＡとの間で共有される。ビデオＲＡＭ
はオクテット当たり１つのパリティビットのパリティ制
御によって防護される。このメモリは、接続汎用装置Ｇ
ＰＵＩとアダプタＤＥＡとの間で転送されるデータのバ
ッファとして機能する。尚、マイクロプロセッサＣＰＵ
又はアダプタＤＥＡは、ＤＭＡＣがＶＲＡＭ及びＭＰＣ
間のデータ転送を行っている間にＶＲＡＭにアクセスし
得る。これは特定の条件下で実行される。即ち、制御器
ＤＭＡＣがビデオＲＡＭメモリに直接作用するのではな
くこのメモリのページを含む該メモリに固有のレジスタ
に作用し、且つこのメモリが複数のページに分割されて
いるという条件である。例えばここで説明する実施例で
は、メモリＶＲＡＭが、行数５１２、行当たりビット数
３２のページを５１２含む。書き込み時には、ＤＭＡＣ
がまずメモリＶＲＡＭの１つのページを固有のレジスタ
に書き写し、次いでそのレジスタを双対プロセッサから
転送されてきたデータで修正し、最後に、登録されてい
た先行データを消去して前記メモリのページに前記レジ
スタを書き写す。勿論この操作には、マイクロプロセッ
サＣＰＵ及びアダプタＤＥＡがＤＭＡＣと同時に同じペ
ージに作用しないように、メモリＶＲＡＭの極めて厳密
な管理が必要である。
【００５４】バスＢ1及びバスＢ2は３２ビットのバス
（３２ビットアドレス、３２ビットデータ）である。マ
イクロプロセッサＣＰＵが３つのバスＢＩ、Ｂ1、Ｂ2を
制御し得ることは明らかである。このマイクロプロセッ
サはバスＢ2を介して双対プロセッサＭＰＣと制御器Ｄ
ＭＡ、ＤＭＡＣとにアクセスする。このマイクロプロセ
ッサはまた、バスＢ1を介してメモリＶＲＡＭにアクセ
スする。
【００５５】制御器ＤＭＡＣはバスＢＩを介してメモリ
ＳＲＡＭにアクセスし得る（これは特に、本発明の装置
ＧＰＵＩの初期化の直後で、ソフトウエアＧＰＯＳのコ
ード及びデータの転送時に実行される）。アダプタＤＥ
ＡからバスＢ1を介してバスＢＩにアクセスすることは
できない。同様にして、バスＢ2上を伝搬する有効デー
タはバスＢＩには転送できない。これら２つの不可能性
は、それぞれバスＢ2とバスＢＩとの間及びバスＢ1とバ
スＢＩとの間に配置された素子ＦＬＩ1及びＦＬＩ2の存
在によって象徴されている。これらの素子は論理分離
（又は禁止）素子である。
【００５６】制御器ＤＭＡＣはやはりマイクロプロセッ
サＣＰＵより優先的であるが、バスＢ1上ではアダプタ
装置ＤＥＡの制御素子（前出の仏国特許出願参照）も優
先的である。しかしかながらマイクロプロセッサＣＰＵ
は、Ｂ1又はＢ2での転送が長すぎる場合には、所望のデ
ータをこれらのバスに転送できるように前記転送に割込
むことができる。
【００５７】要約すれば、マイクロプロセッサＣＰＵ
は、直接アクセス制御器ＤＭＡＣと、ＤＥＡと同等の制
御器とがそれぞれのバス即ちＢ1及びＢ2上で活動状態に
ある間、固有のバス上で作動し得る。換言すれば、３つ
の別個のバスＢＩ、Ｂ1、Ｂ2に分割することによって３
つのタスクを同時に且つ完全に非同期的に実行すること
ができる。
【００５８】ここで図４を参照する。
【００５９】二重アクセスメモリＶＲＡＭの主要構成素
子は下記の通りである。
【００６０】− いわゆる櫛形メモリゾーンＰＬＭ、 − 行アドレスレジスタＲＡＬ、 − ページアドレスレジスタＲＡＰ、 − ポインタＰＮＴに接続された出力直列レジスタＲＳ
1。
【００６１】前述のように、第１のポートＤＲＡＭはバ
スＢ1（データバス）に接続され、第２のポートＳＡＭ
はデータバスＢ2に接続される。
【００６２】櫛形メモリゾーンＰＬＭは、ＰＬＭの５１
２の各ページのアドレスについてはアドレスレジスタＲ
ＡＰによりアドレス指定され、所定のページの５１２の
各行についてはアドレスレジスタＲＡＬによりアドレス
指定される。
【００６３】また、行アドレスレジスタＲＡＬはポイン
タＰＮＴに接続されている。
【００６４】それぞれアダプタＤＥＡ及び制御器ＤＭＡ
Ｃから出ているアドレスバスＢ1及びアドレスバスＢ
2は、単にＯＲゲートからなり得る組合わせ回路ＣＯＭ
Ｂを介して２つのアドレスレジスタＲＡＰ及びＲＡＬに
それぞれ接続されている。
【００６５】データバスＢ2に接続されていると共にゾ
ーンＰＬＭに接続されている直列レジスタＲＳは実際に
は、レジスタＲＳ全体がゾーンＰＬＭの１ページ全部を
含むことができるように、各々が５１２の異なる位置を
有する３２個の直列レジスタで構成される。ポインタＰ
ＮＴは、このメモリゾーンの１ページに含まれる５１２
の３２ビット行の各々を順次転送させる。
【００６６】ビデオＲＡＭ形デュアルポートメモリの構
造及び機能は、ビデオＲＡＭメモリＴＣ ５２４２５
６、例えばＺ−１０−形ケーシングに関するＴＯＳＨＩ
ＢＡの技術書に詳述されている。
【００６７】ここで図５を参照する。この図には、ＲＡ
Ｍ形メモリで構成されたメモリＳＲＡＭの保護システム
ＲＡＭＰが示されている。ＳＲＡＭは例えば、各々が８
キロオクテットである１２８のページに分割されてい
る。また、マイクロプロセッサＣＰＵのオペレーション
ソフトウェアＧＰＯＳは３２のアプリケーション番号を
有する（アプリケーションは一様にＪＯＢと称する）。
このメモリ防護は３２ｘ１２８ビットのＲＡＭメモリに
記憶されており、各ページ及びアプリケーション番号毎
に実行される。この防護は２つのビットＰＲＯＴ1、Ｐ
ＲＯＴ2の集合体によって規定され、この集合体の組合
わせはメモリＳＲＡＭの所定のページについて実行し得
る特定数の動作を決定する。例えば、ＰＲＯＴ0の値に
関係なくビットＰＲＯＴ1がゼロに等しければ、所定の
アプリケーション毎に所定の番号を有するページにアク
セスすることは不可能である。ビットＰＲＯＴ1が１に
等しく、ＰＲＯＴ0が０に等しい場合には、そのページ
を読み取ることができる。２つのビットＰＲＯＴ1及び
ＰＲＯＴ0が両方とも１に等しい場合には、当該ページ
の読み取り及び書き込みが許可される。
【００６８】従って、所定番号ＮＵＭＪＯＢの各アプリ
ケーション、及びこのアプリケーションの番号ＮＵＭＰ
ＡＧの各ページには、明確に規定された値対ＰＲＯＴ1
−ＰＲＯＴ0が対応する。
【００６９】これらの対ＮＵＭＪＯＢ−ＮＵＭＰＡＧは
総てテーブルに登録され、物理的論理回路（図３及び図
５には図面簡明化のため図示しなかった）によって認知
される。オペレーティングシステムは、所定の対ＮＵＭ
ＪＯＢ−ＮＵＭＰＡＧによって決定されたＳＲＡＭのペ
ージにアクセスしたい場合には前記論理回路に値対ＳＰ
ＲＯＴ1−ＳＰＲＯＴ0を送り、これが前記回路によって
ＰＲＯＴ1−ＰＲＯＴ0と比較される。この回路はこの比
較の結果に応じて当該ページへのアクセスを許可又は禁
止する。
【００７０】ここで図６を参照する。この図には本発明
の接続汎用装置の各主要構成素子に関する種々のデータ
経路が示されている。
【００７１】図６のデータ経路とは、図１Ａのネットワ
ークＲＮを介して伝送される有効データであれ、制御ブ
ロックであれ、オペレーションソフトウェアＧＰＯＳの
データであれ、又はオートテストプログラムのデータで
あれ、あらゆるタイプのデータを転送するための経路を
意味する。
【００７２】図６にはＣＰＵ、ＤＭＡＣ、ＭＰＣによっ
て制御されるデータ経路を示した。白黒格子の太線はデ
ータの実際の物理経路（物理バスＢ１、ＢＩ）を表し、
これより細い線はこれらの同じデータ経路がとる方向を
表している。双対プロセッサＭＰＣによって制御される
経路は白黒斜め縞の線で表し、制御器ＤＭＡＣによって
制御される経路は白黒格子の線で表した。
【００７３】最初に、ＣＰＵによって制御されるデータ
経路について説明する。まず、これらの経路は、ＣＰＵ
と、バスＢＩによって転送を行い且つ制御ブロックＳＣ
ＢかテストプログラムＡＴか又はオペレーティングシス
テムＧＰＯＳに関与しているメモリＳＲＡＭ又はメモリ
ＥＰＲＯＭ1との間に配置されている経路である。ＣＰ
Ｕは、オートテストの結果とＰＳＢの相互接続スペース
の管理に必要な総てのデータとが転送の際に通るマイク
ロコントローラＭＩＣ方向へのデータ経路を制御する。
【００７４】マイクロプロセッサＣＰＵは、コンピュー
タＯＲＤから送られる種々のフレームに関連した制御ブ
ロックに関してＢＩ、ＧＬＩ1及びＢ2により転送を行
う、双対プロセッサＭＰＣと該マイクロプロセッサＣＰ
Ｕとの間のデータ経路を制御する。前記制御ブロックＳ
ＣＢＯは制御プロセッサＳＣＢとは異なる。ＰＳＢを介
して、またネットワークＲＮ上で、コンピュータＯＲＤ
とＧＰＵＩとの間で使用される種々のプロトコルを考慮
しながら、制御ブロックＳＣＢＯを制御ブロックＳＣＢ
に変換するのはＣＰＵの役割である。
【００７５】次に、制御器ＤＭＡＣによって制御される
データ経路について説明する。この種の経路としてはま
ず、ネットワーク宛又はコンピュータＯＲＤ宛のフレー
ムの有効データを伝搬するデータ経路が挙げられる。こ
れらの有効データは符号ＤＵで示されており、バスＢ2
（データバス）で転送される。制御器ＤＭＡＣはまた、
Ｂ2、ＦＬＩ1及びＢＩによって順次転送されメモリＳＲ
ＡＭに送られるデータの経路も制御する。これは、ＧＰ
ＯＳを構成するデータの転送に使用される経路である。
【００７６】最後に、双対プロセッサＭＰＣによって制
御されるデータ経路を説明する。この種の経路としては
まず、コンピュータＯＲＤか、又はＰＳＢに接続された
別のコンピュータもしくは接続汎用装置からのフレーム
ＦＲＯをＰＳＢを用いて伝搬するデータ経路が挙げられ
る。ＧＰＵＩ担持ボードの各素子の相互接続操作及びゼ
ロリセット操作時に、コンピュータによりＰＳＢを介し
てマイクロコントローラＭＩＣに伝送されるデータの経
路ＲＡＺもこの種の経路である。
【００７７】本発明の装置ＧＰＵＩの機能は下記の通り
である。
【００７８】オペレーションＯＰ 1：最初は、マイクロ
コントローラＭＩＣがマイクロプロセッサＣＰＵを解放
して始動できるようにする。このマイクロプロセッサは
まず、メモリＥＰＲＯＭ1に記憶されているオートテス
トプログラムを実行する。オートテストが正確であると
判明すれば、マイクロプロセッサはマイクロコントロー
ラＭＩＣによって実行されるボード初期化動作を制御す
る。この場合は、ＧＰＵＩを構成する種々の素子が良好
な機能状態にある。
【００７９】オペレーションＯＰ 2：ＤＭＡＣの制御下
で、オペレーティングシステムＧＰＯＳをメモリＳＲＡ
Ｍに記憶する。その結果ＣＰＵは、ＧＰＵＩによって実
行される動作全体を制御するために前記システムを使用
できるようになる。このオペレーティングシステムの実
施例は、例えば本出願人により出願された仏国特許出願
“Ｓｙｓｔｅｍｅ ｄ’ｅｘｐｌｏｉｔａｔｉｏｎ ｐ
ｏｕｒ ｄｉｓｐｏｓｉｔｉｆ ｕｎｉｖｅｒｓｅｌ
ｄｅ ｃｏｕｐｌａｇｅ ｄ’ｕｎ ｂｕｓ ｄ’ｏｒ
ｄｉｎａｔｅｕｒ ａ ａｕ ｍｏｉｓ ｕｎｅ ｌｉ
ａｉｓｏｎ ｓｐｅｃｉｆｉｑｕｅ ｄ’ｕｎ ｒｅｓ
ｅａｕ（コンピュータバスをネットワークの少なくとも
１つの特定リンクに接続する汎用装置のためのオペレー
ティングシステム）”に記述されている。この状態で次
のオペレーションに進むことができる。
【００８０】オペレーションＯＰ 3 このオペレーションは、ネットワーク方向へのフレーム
の送出又はネットワークからのフレームの受け取りに関
する。
【００８１】まず送出、即ちコンピュータＯＲＤからネ
ットワークＲＮまでの情報の送出について説明する。こ
の場合は、コンピュータがプロセスのイニシエータであ
る。ちなみに、コンピュータはそのメモリ内に、通常バ
ッファと称されるメモリゾーンを有する。このメモリゾ
ーンには、ネットワークＲＮに送るべきフレームがその
送出の前に記憶される。コンピュータＯＲＤは通常複数
のメモリゾーンＢＦ1、ＢＦ2．．．ＢＦmを有する。こ
れらの各ゾーン又はバッファは通常、所与のプロトコル
を用いるネットワークに送るべき所定のフレームに対応
する。これらのフレームは、プロトコルＥｔｈｅｒｎｅ
ｔ、ＴＣＰ−ＩＰ、ＦＤＤＩ等に従って送ることができ
る。そこでここでは、一例として、例えばネットワーク
ＦＤＤＩに送るべきフレームを記憶するとみなされるバ
ッファＢＦ1をとりあげて説明を行う。
【００８２】この場合はオペレーションが下記の順序で
展開する。
【００８３】− １：コンピュータＯＲＤがマイクロプ
ロセッサＣＰＵに割込みＩＴ1を送り、この割込みが前
記マイクロプロセッサに警告を与える。即ち、この割込
みはマイクロプロセッサに、コンピュータＯＲＤが複数
のフレーム、例えばｎ個のフレームをネットワークＲＮ
に向けて送出することを告げる。その場合は、装置ＧＰ
ＵＩがｎ個の反復に従って作動する。この反復は各々が
下記のオペレーション２〜５を含む。
【００８４】− ２：マイクロプロセッサがそのオペレ
ーティングシステムＧＰＯＳに従って、コンピュータＯ
ＲＤのメモリ内で、バッファＢＦ1内に記憶された送出
すべきフレームの冒頭のアドレスと該フレームの長さと
を探索する。
【００８５】− ３：次いでマイクロプロセッサがバッ
ファＢＦ1内で、当該フレーム、この場合はフレームＴ
Ｒ1を探索する。このマイクロプロセッサは、有効デー
タに関して前記フレームをメモリＶＲＡＭ内に配置す
る。この動作は、双対プロセッサＭＰＣ及びＰＳＢを介
して、且つこの双対プロセッサからＶＲＡＭまでの前記
有効データの転送を編成する制御器ＤＭＡＣの作用下で
実行される。制御ブロックＳＣＢＯは、ＳＰＢ、ＭＰ
Ｃ、Ｂ2及びＢＩを介してランダムアクセスメモリＳＲ
ＡＭに転送される。
【００８６】尚、オペレーション２及び３はＧＰＯＳの
制御下で実行される。情報は、当該コンピュータに固有
の伝送プロトコルで、コンピュータからマイクロプロセ
ッサまで伝送される。この実施例では前記プロトコル
が、本出願人によって出願された仏国特許出願第２ ６
３３ ４１４号“Ｓｙｓｔｅｍｅ ｉｎｆｏｒｍａｔｉ
ｑｕｅ ａ ｉｎｔｅｒｃｏｎｎｅｘｉｏｎ ｃｅｎｔ
ｒａｌｅ”に記載の「ＰＬＡＮＥＴ」と称するプロトコ
ルである。
【００８７】次いで、オペレーション４に移る。
【００８８】− ４：マイクロプロセッサＣＰＵが、プ
ロトコルＰＬＡＮＥＴと、ネットワークＲＮで使用され
るＦＤＤＩ形プロトコルとの間のプロトコル整合を行
う。これは、制御ブロックＳＣＢＯから前出の仏国特許
出願に記載のような制御ブロックＳＣＢを構成し、且つ
フレームＴＲ1を、対応するプロトコルのフォーマット
に対応する長さの複数のフレームＦＤＤＩに分割するこ
とからなる。
【００８９】− ５：マイクロプロセッサＣＰＵがイン
タフェースＩＨＡＤに有効データを逐次ロードし、ＩＨ
ＡＣに制御ブロックＳＣＢをロードする。その結果、フ
レームがアダプタＤＥＡを介してネットワークＲＮ方向
に転送されるように、前出の仏国特許出願に記載の流れ
図に従って、ＣＰＵとアダプタＤＥＡとの間に対話が設
定される。
【００９０】次いで、ＢＦ1からネットワークＲＮに向
けて伝送すべき次のフレームＴＲ2に関してオペレーシ
ョン２に戻る。
【００９１】フレームＴＲnがＣＰＵによって２つのイ
ンタフェースＩＨＡＤ及びＩＨＡＣにロードされると、
ＢＦ1から送出されるフレームがもはや存在しなけれ
ば、マイクロプロセッサＣＰＵがＢＦ1に関するフレー
ムの送出に関して休止状態になるか、又は別のバッファ
ＢＦ2、．．．、ＢＦmからのフレーム送出を編成し始め
る。
【００９２】Ｂ．フレームの受け取り この場合も、コンピュータＯＲＤがオペレーションのイ
ニシエータである。この受け取り動作は下記のオペレー
ション６〜１１を含む： − ６：コンピュータＯＲＤが、バッファＢＦ’1が使
用可能でありネットワークＲＮからのフレームを該バッ
ファ内に並べることができることをマイクロプロセッサ
ＣＰＵに知らせる割込みＩＴ2を送出する。コンピュー
タＯＲＤが別の割込みを用いて、バッファＢＦ’2、Ｂ
Ｆ’3等が使用可能であり、これらのバッファにＲＮと
は異なるネットワークからのフレームを並べることがで
きることをマイクロプロセッサＯＲＤに知らせることが
できることは自明である。実際の操作では通常、２つの
バッファＢＦ1及びＢＦ’1が２つに分割された同一メモ
リゾーンの一部分をなし、ＢＦ1がフレームの送出に、
ＢＦ’1がフレームの受け取りに係わる。
【００９３】− ７：マイクロプロセッサＣＰＵが再始
動して、そのために割り当てられたＯＲＤのメモリ内で
バッファＢＦ’1のアドレス及び長さを探索し、ＤＥＡ
から受け取られる割込みＩＴ3を受け取るまで待機状態
におかれる。ＣＰＵは次いでインタフェースＩＨＡＣの
内容を読み取り、ネットワークＲＮからのフレームがコ
ンピュータＯＲＤによって受け取ることができる状態に
あることを確認する。このフレームＴＲ’1はインタフ
ェースＩＨＡＤ内に存在する。
【００９４】− ８：マイクロプロセッサＣＰＵがイン
タフェースＩＨＡＤ内に存在する有効データを抜き取
り、メモリＶＲＡＭに転送する。このマイクロプロセッ
サはまた、制御ブロックをＩＨＡＣからメモリＳＲＡＭ
に転送する。
【００９５】− ９：ａ）ＣＰＵが、制御ブロックＳＣ
Ｂを制御ブロックＳＣＢＯに変換してプロトコルの整合
を行う。
【００９６】ｂ）ＣＰＵが、受け取ったフレームをコン
ピュータＯＲＤのメモリのどのタイプのバッファに転送
すべきかを知るために、制御ブロックＳＣＢ内で決定さ
れたままの前記フレームのプロトコルを分析する。この
分析が実行されたら、オペレーション１０に移る。
【００９７】− １０：ＣＰＵがＭＰＣ及びＰＳＢを介
してコンピュータＯＲＤに制御ブロックＳＣＢＯを転送
し、それと同時に制御器ＤＭＡＣを始動させて、この制
御器がメモリＶＲＡＭに記憶されているフレームＴＲ’
1の有効データをバッファＢＦ’1に転送できるようにす
る。この転送が終了したら、ネットワークＲＮからのフ
レームＴＲ’2の受け取りの場合にはオペレーション７
に戻り、別のタイプのネットワークからＢＦ’1以外の
バッファに送られるフレームの場合にはオペレーション
６に戻る。
【００９８】勿論、コンピュータＯＲＤは、フレームが
送られて来ることを知らせる信号をマイクロプロセッサ
プＣＰＵから受け取る。
【００９９】マイクロプロセッサプは、コンピュータＯ
ＲＤによって使用可能にされた総てのバッファＢ
Ｆ’1、ＢＦ’2、．．．への記憶を終了した時点で、割
込みＩＴ４をコンピュータＯＲＤに送る。これはオペレ
ーション１１を構成する。
【０１００】マイクロプロセッサプＣＰＵの制御下で実
行される送出及び受け取りは時間的にインタリーブされ
（ｉｎｔｒｅｌａｃｅｅｓ）、好ましい実施例ではマイ
クロプロセッサが１６のインタリーブされた論理チャネ
ル、即ち受け取り用の８つの論理チャネル及び送出用の
８つのチャネルを管理し得る。これらのチャネルは各々
がコンピュータＯＲＤの特定タイプのバッファに割り当
てられ得る。
【０１０１】結論として、本発明の接続汎用装置ＧＰＵ
Ｉは３つの同時オペレーションを実行することができ
る。即ち、制御器ＤＭＡＣを介してバスＢ2での送出及
び受け取りを実行する一方で、マイクロプロセッサＣＰ
Ｕを介して第３のオペレーション（別のチャネルでの送
出又は受け取り）を行うことができる。そのため、本発
明の装置は性能が高い。
【図面の簡単な説明】
【図１】図１−（Ａ）及び図１−（Ｂ）を含み、コンピ
ュータをＦＤＤＩ形ネットワーク又はＳＣＳＩ形リンク
に接続する方法を示すブロック図である。
【図２】前出の仏国特許出願に記載のような先行技術の
接続汎用装置の種々の主要構成素子を示すブロック図で
ある。
【図３】本発明の接続汎用装置の種々の主要構成素子を
示すブロック図である。
【図４】デュアルポートビデオＲＡＭメモリの構造と、
アダプタへの接続と、ＭＵＬＴＩＢＵＳ ＩＩに接続さ
れている双対プロセッサへの接続とを示すブロック図で
ある。
【図５】本発明の接続装置のマイクロプロセッサに接続
されているＲＡＭ形メモリの種々のページへのアクセス
方法を示すブロック図である。
【図６】本発明の接続汎用装置の種々の構成素子の間に
設定し得る種々のデータ経路を示すブロック図である。
【符号の説明】
ＧＰＵＩ 接続汎用装置 ＰＳＢ コンピュータバス ＣＰＵ マイクロプロセッサ ＩＨＡＣ、ＩＨＡＤ インタフェース ＶＲＡＭ デュアルポートランダムアクセスメモリ ＲＡＭＰ 保護システム ＭＰＣ 双対プロセッサ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータバスを、特定リンクによっ
    て互いに接続された周辺装置の制御器であって前記特定
    リンクに物理的に接続されている制御器に接続するため
    の汎用装置であり、 固有のオペーレーティングシステムを記憶する少なくと
    も１つのメモリに接続されたマイクロプロセッサとフレ
    ームの有効データと、リンクもしくはバス方向に送られ
    るフレームの構造に関連した制御信号を含む制御ブロッ
    クとを転送するのに使用される、前記制御器と接続関係
    にあるインタフェースとを含んでおり、この汎用装置が
    更に、 第１のバスを介して前記インタフェースに接続されてい
    ると共に第２のバスを介してコンピュータの特定インタ
    フェース経由でコンピュータバスに接続されているデュ
    アルポートランダムアクセスバッファメモリを有してお
    り、前記接続インタフェースと前記デュアルポートメモ
    リとの間並びに該デュアルポートメモリと前記コンピュ
    ータバスとの間のデータ転送がマイクロプロセッサによ
    って編成され、後者のデータ転送が直接メモリアクセス
    回路の制御下で実行され、コンピュータバスで使用され
    るプロトコルの特定制御ブロックからリンクで使用され
    る制御ブロックへの変換及びその逆の変換が、これらの
    ブロックを内部バスを介して接続インタフェースに又は
    接続インタフェースから転送せしめるマイクロプロセッ
    サによって実行されることを特徴とする、コンピュータ
    バスを特定リンクによって互いに接続された周辺装置の
    制御器であって前記特定リンクに物理的に接続されてい
    る制御器に接続するための汎用装置。
  2. 【請求項２】 デュアルポートメモリが、行数ｍのペー
    ジをｎ個含む櫛形メモリゾーンと、行アドレスレジスタ
    と、ページアドレスレジスタと、第２のバスに接続され
    ている出力直列レジスタとを含んでおり、前記第２のバ
    スへの接続が第２のポートを構成し、第１のポートが第
    １のバスに接続されており、前記櫛形メモリゾーンが、
    ｎ個の各ページのアドレス指定に関してはページアドレ
    スレジスタによってアドレス指定され、所定ページのｍ
    個の各行については行アドレスレジスタによってアドレ
    ス指定され、第１のアドレスバス及び第２のアドレスバ
    スが組合わせ回路を介してそれぞれページアドレスレジ
    スタ及び行アドレスレジスタに接続されており、前記直
    列レジスタのポインタが前記櫛形メモリゾーンのページ
    のｍ個の行の各々を逐次転送せしめることを特徴とする
    請求項１に記載の装置。
  3. 【請求項３】 直接メモリアクセス制御器が、コンピュ
    ータバスを飽和できるように該コンピュータバスよりや
    や速い転送速度を有することを特徴とする請求項１又は
    ２に記載の装置。
  4. 【請求項４】 第１及び第２のバスのいずれかによって
    伝搬される有効データがマイクロプロセッサの内部バス
    方向に転送されるのを防止するために、第１のバスとマ
    イクロプロセッサの内部バスとの間、並びに第２のバス
    とマイクロプロセッサのバスとの間に論理分離素子が配
    置されていることを特徴とする請求項１から３のいずれ
    か一項に記載の装置。
  5. 【請求項５】 デュアルポートメモリが保護システムを
    備えており、この保護システムがＲＡＭ形メモリを含
    み、マイクロプロセッサのオペレーティングシステムに
    関連したアプリケーション番号によって、マイクロプロ
    セッサに接続されているメモリの各ページの各アプリケ
    ーション番号毎に実行され、この保護が、マイクロプロ
    セッサに接続されているメモリの所定ページ全体につい
    て実行し得る特定数の動作をその組合わせによって決定
    する２つのビットにより決定されることを特徴とする請
    求項２から４のいずれか一項に記載の装置。
  6. 【請求項６】 デュアルポートメモリがビデオＲＡＭ形
    メモリであることを特徴とする請求項２から５のいずれ
    か一項に記載の装置。
  7. 【請求項７】 マイクロプロセッサが、該マイクロプロ
    セッサとコンピュータのバスの特定インタフェースとの
    間のデータ経路であって、コンピュータから送られる種
    々のフレームに関連した制御信号を含む制御ブロックに
    関して、固有の内部バスと第１の論理分離素子と第２の
    バスとを通りながら転送を行うデータ経路を制御し、直
    接メモリアクセス制御器が、コンピュータのバスの特定
    インタフェースとデュアルポートメモリとの間のデータ
    経路を制御すると共に、前記特定インタフェースから出
    て第２のバスと第１の論理分離素子とコンピュータバス
    とを通りマイクロプロセッサに接続されているメモリに
    到達するデータ経路を制御し、この経路が、マイクロプ
    ロセッサのオペレーティングシステムを構成するデータ
    の経路であることを特徴とする請求項４から６のいずれ
    か一項に記載の装置。
  8. 【請求項８】 フレームをネットワーク方向に送出する
    場合の請求項１に記載の接続汎用装置の使用方法であっ
    て、 １：コンピュータがマイクロプロセッサに第１の割込み
    を送り、この割込みが前記マイクロプロセッサに警告を
    与え、 ２：マイクロプロセッサがそのオペレーティングシステ
    ムに従って、コンピュータのバッファと称するメモリゾ
    ーン内で、送出すべきフレームの冒頭のアドレスと該フ
    レームの長さとを探索し、 ３：マイクロプロセッサが前記バッファ内で第１のフレ
    ームを探索し、このフレームを有効データに関してはデ
    ュアルポートメモリ内に配置し、制御ブロックに関して
    は対応する固有メモリ内に配置し、 ４：マイクロプロセッサが、フレームをコンピュータか
    らコンピュータバスを介してマイクロプロセッサまで転
    送するのに使用されるプロトコルと、ネットワークで使
    用されるプロトコルとの整合を行い、 ５：マイクロプロセッサが、それぞれデュアルポートメ
    モリ及び対応する固有メモリから送られる有効データ及
    び制御ブロックを接続インタフェースにロードするオペ
    レーションを含み、オペレーション２〜５が送出すべき
    フレームの数と同数だけ繰り返されることを特徴とする
    方法。
  9. 【請求項９】 ネットワークからフレームを受け取る場
    合の請求項１に記載の装置の使用方法であって、 ６：コンピュータがマイクロプロセッサに、バッファと
    称するメモリゾーンが使用可能でありネットワークから
    のフレームを該バッファ内に並べることができることを
    知らせる第２の割込みを送出し、 ７：マイクロプロセッサが再始動して、そのために割り
    当てられたコンピュータのメモリ内で前記バッファのア
    ドレス及び長さを探索し、周辺装置制御器から送られる
    第３の割込みを受け取るまで待機状態におかれ、前記割
    込みが、接続リンク内にフレームを得ることができるこ
    とを示すものであり、 ８：マイクロプロセッサが、接続インタフェース内に存
    在する有効データと制御ブロックとを抜き取り、これら
    をそれぞれデュアルポートメモリ及び対応する固有メモ
    リに転送し、 ９：ａ）マイクロプロセッサが、ネットワークで使用さ
    れるプロトコルとコンピュータバスで使用されるプロト
    コルとの整合を行い、 ｂ）コンピュータが所定のネットワークタイプに各々対
    応する複数のタイプのバッファを有しているため、マイ
    クロプロセッサが、受け取ったフレームをコンピュータ
    のメモリのどのタイプのバッファに送るべきかを決定す
    るために前記フレームのプロトコルを分析し、 １０：マイクロプロセッサがコンピュータバスを介して
    フレームの制御ブロックをコンピュータに転送し、それ
    と同時に直接メモリアクセス制御器を始動させて、この
    制御器がフレームの有効データをコンピュータのバッフ
    ァに転送できるようにするオペレーションを含み、オペ
    レーション１０でバッファへのフレームの転送が終了し
    たら、同じネットワークから送られるフレームの場合に
    はオペレーション７に戻り、別のタイプのネットワーク
    から送られるフレームの場合にはオペレーション６に戻
    ることを特徴とする方法。
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