JPH0364231A - 通信インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は直列通信ネットワーク（回路網）に係わり、詳
細にはディジタルプロセッサを直列通信ネットワークに
接続するためのインタフェースに関する。

［従来の技術］ 多くの直列通信ネットワークが商業分野や工場に於いて
見られる。商業環境に於いては、例えば「イーサネット
」という商標で売られているローカルエリアネットワー
クはパーソナルコンピュータ、表示端末、小型計算機、
大型計算機、印字装置およびディスク駆動装置を互いに
システムとして結合し、この中でデータは構成装置の間
を高速で伝達される。同様に工場環境に於いては、商標
名ｒＭＡＰＪで売られているローカルエリアネットワー
クは個々の制御装置を表示端末、小型計算機、大型計算
機、計算機支援設計システム、計算機支援製造システム
、計算機支援エンジニアリングステーションおよびディ
スク駆動装置とを結合している。直列通信ネットワーク
の種類は急増しており、ある種の環境に於いては標準化
の努力がなされているにもかかわらず、現在質を超える
異なるネットワークが使われておりその数は増え続けて
いる。

商用環境での使用を目的としてディジタルプロセッサを
設計する場合、設計者はその処理装置を直列通信ネット
ワークに接続するための戦略的判断をしなければならな
い。例えば、プロセッサがｒＶＭＥ　　ＢＵＳＪ　やｒ
ＭＵＴ　Ｉ　ＢＵＳＪ　の様なバックブレーンを有する
場合、このバックプレーン用の回路基板が各々の通信ネ
ットワークに対して設計される。種々のプロセッサ回路
基板および通信インタフェース基板をバックプレーンと
して設計でき、任意の組合せで使うことが出来る。−方
ディジタルプロセッサがバックブレーンを採用しない場
合には、通信ネットワークのインタフェースはディジタ
ルプロセッサの一部として構成される。このような場合
、各々のディジタルプロセッサは特定の通信ネットワー
ク上で動作するように設計され構成されなければならず
、また仮に多くのネットワークに対応する場合には各々
のネットワークに対して組み込み形インタフェース回路
を備えたプロセッサを提供しなければならない。

言葉を代えて言えば、もしも製造者が性能および容量の
異なる三種類のディジタルプロセッサを提供し、これら
のプロセッサが規定された環境の三つの異なる通信ネッ
トワーク上で動作しなければならないとすると、共通バ
ックプレーンアーキテクチャを使用する場合には六つの
回路基板製品を供給しなければならず、通信インタフェ
ースをプロセッサの一部として組み込む場合には九つの
異なる製品を用意しなければならないということである
。

製造者が異なるアーキテクチャの広範な種類のディジタ
ルプロセッサ製品を供給し、これらのプロセッサが使用
される環境で非常に多くの通信ネットワークが存在する
場合には困難な選択をしなければならない。例えば本特
許の出願人でもあるアレン・ブラッドレイ社は、合衆国
特許第４，５０４．９２７号に記載されているような小
型低価格のプログラム可能制御装置や、合衆国特許第４
゜５２７．２５０号に記載されているようなプログラミ
ング端末を製造しているがこれらはバックブレーンを採
用していない。当社はまた合衆国特許第４．４４３．８
６５号記載の中型プログラム可能制御装置も供給してお
りこれにはひとつのバックブレーンが採用されている、
また合衆国特許第４．４４２，５０４号記載の大型プロ
グラム可能制御装置は別のバックブレーンを採用し、合
衆国特許第４，２２８，４９５号記載の数値制御装置は
さらに別の複数のバックブレーンを採用し、そして合衆
国特許出願中の１９８６年１１月７日受付の明細書番号
第９２８．５２９号に記載のセル制御装置はさらに別の
バックブレーンを採用している。明らかにこれらのプロ
セッサ製品の各々およびこれらが工場で対面する通信ネ
ットワークの各々に対して通信インタフェースモジュー
ルや回路を用意しておくことは商業的に実現出来るよう
な話ではない。

［発明の目的と要約］ 本発明は、直列通信回路網を広く種々のディジタル・プ
ロセッサに基づく製品に接続させるインテリジェント通
信インタフェースに関する。特に、本発明は通信回路網
を接続すると共に、通信することによりメッセージ・デ
ータを送受信する回路網アクセス手段と、前記回路網ア
クセス手段が送信するメッセージ・データを記憶し、前
記回路網アクセス手段が受信したメッセージ・データを
記憶し、一組のホスト割り込みフラグ及び関連する一組
の肯定応答（Ａ　ＣＫ）フラグを記憶し、かつ一組のイ
ンタフェース割り込みフラグ及び関連する一組の肯定応
答フラグを記憶する共用メモリと、前記共用メモリを前
記回路網アクセス手段及びホスト・プロセッサに接続す
る割り付はデータ・バス及び割り付はアドレス・バスと
、前記ホスト・プロセッサ、前記共用メモリ及び前記回
路網アクセス手段に接続されたインタフェース・コント
ローラとを備え、前記インタフェース・コントローラは
、前記回路網アクセス手段がメッセージ・データを受信
したときは、ホスト割り込みフラグを反転させる動作を
して前記ホスト・プロセッサに割り込みを発生し、かつ
前記ホスト・プロセッサからの割り込みに応答して前記
一組のインタフェース割り込みフラグを調べて反転され
たかを判断し、かつこれに対応する肯定応答フラグを反
転させるものである。

本発明の全般的な目的は、非常に簡単な割り込み構造に
より一組の割り込み駆動事象を多重化させることにある
。前記ホスト・プロセッサ及び前記インタフェース・コ
ントローラに利用可能な割り込み線は１本のみであるが
、前記共用メモリにおける一組のホスト割り込みフラグ
及び一組のインタフェース・コントローラ割り込みフラ
グを採用することにより、異なる多くの事象を表示する
ことができる。

本発明の全般的な他の目的は、高価なメモリ保護回路即
ち「セマポア（５ｅｒＡａｐｈｏｒｅ）機構コを必要と
することなくに、一組の割り込みを多重化することにあ
る。割り込みは、割り込みフラグ及びその肯定応答フラ
グが逆の論理状態にあることを示す。前記インタフェー
ス・コントローラは、対応する肯定応答フラグを反転す
ることにより要求した割り込みのサービスに肯定応答を
し、対応する割り込みフラグと同一の状態に設定する。

前記ホスト割り込みフラグの書き込みは可能であるが、
ソフトウェアの規約によって前記インタフェース・コン
トローラ割り込みフラグの書き込みはしない。逆に、前
記ホスト・プロセッサは、前記ホスト割り込みフラグで
はなく、前記インタフェース・コントローラ割り込みフ
ラグに書き込むことができる。インタフェース・コント
ローラ、又はホスト◆プロセッサは全てのフラグを読み
込むことにより、割り込み要求が保留されているか（即
ち割り込みフラグが逆の論理状態にあるか）、又はサー
ビスされたか（割り込みフラグ及び肯定応答フラグが共
に同一状態にあるか）を判断することができる。

より特定化された本発明の目的は、ホスト・プロセッサ
と通信インタフェース回路との間におけるメッセージ・
データの受け渡し手段を提供することにある。共用メモ
リは、着信メツセージ、送出メツセージ及び回路網監視
データと共に、これらデータ構造のそれぞれについての
割り込みフラグを記憶する。ホスト・プロセッサ又は通
信インタフェース回路は、割り込みがあると、これらの
割り込みフラグを調べて、どのデータ構造がサービスさ
れるべきかについて、及びそのサービスの優先度につい
ての判断をする。これによって、メツセージ及びその肯
定応答の効率的な結合が達成される。

本発明の更に他の目的は、いずれかのプロセッサが前記
へ用メモリからロック・アウトされるのを防止すること
にある。他の装置は「バス・ロック」信号を採用する。

このバス・ロック信号は、１つのプロセッサをエネーブ
ルしてそのプロセッサが機能している間に、他のプロセ
ッサを前記共用メモリからロック・アウトさせるもので
ある。

これは、実質的に前記通信インタフェースの動作を遅い
ものにし、かつ高速のボーで通信インタフェースを使用
しないようにすることができる。

本発明の先述の、またその他の目的および長所は以下の
説明で明かとなろう。説明は、本発明の一部を構成する
添付図を参照してなされるが、これらは本発明の提出さ
れた実施例を図示する目的で示されている。そのような
実施例は本発明の全ての範囲を表す必要はないが、発明
の範囲の解釈は添付の特許請求の範囲によってなされる
。

［実施ｆＮ］ 第１図に於てプログラマブル・コントローラ１０はラッ
ク１２に格納されており、このラックは複数の印刷（プ
リント）回路基板を受ける一連のスロットを有する。こ
れらの機能基板は、ラック１２の裏面に沿って延びバッ
クブレーン１１を構成するマザーボードと接続する。バ
ックブレーン１１は複数のモジュールコネクタを有しこ
れらはバックブレーン上の導電性パターンで相互接続さ
れている。バックブレーン１１は一連の信号バスを提供
し、これらにモジュールが接続される。ラック１２には
、電源供給モジュール１４、装置コントローラーモジュ
ール１６、いくつかのプログラム実行プロセッサ中モジ
ュール１８および複数のリモート入出力Ｉ１０スキャナ
モジュール２０が収納されている。ラック１２の物理的
構成は本特許と同一の委譲穴に委譲された合衆国特許出
願第０６／９０９，７１０号、１９８６年９月２２日登
録、に開示されている。

最大四つまでのリモート入出力スキャナモジュ−ル２０
がコントローラ１０と外部リモートＩ１０ラック１７と
を例えばリンク１５の様な直列Ｉ１０データバスを介し
て接続する。各々の外部リモートＩ１０ラック１７は複
数のローカルＩ１０モジュール１９を有しこれらは制御
機器上の個別のセンサおよびアクチュエータに結合され
ている。

ローカルＩ１０モジュール１９には多くの種類があって
、例えばＤＣ入出力、ＡＣ入出力、アナログ入出力およ
び開ループまたは閉ループ位置決めモジュールが挙げら
れる。外部リモートＩ１０ラック１７はまたアダプタモ
ジュール１９′を有し、これは合衆国特許第４，４１３
．３１９号に開示されているようなものであって、これ
は直列通信ネットワーク１５に接続され、メツセージデ
ータをローカルＩ１０モジュール１９とネットワーク１
５との間で結合する。

装置コントローラ・モジュール１６はデータバス２２を
介してプログラミング端末装置２４に接続されており、
これはユーザー・プログラムをプログラマブル・コント
ローラ１０にロードしその動作を構築すると同時にその
性能を監視する。端末２４はユーザーがシステムの制御
プログラムを開発出来るようにプログラムされたパーソ
ナルコンピュータである。制御プログラムはプログラマ
ブル・コントローラにダウンロードされ、さらに監視す
る必要がなければ端末２４を装置コントローラ・モジュ
ール１６から切り離すことも可能である。装置コントロ
ーラ・モジュール１６はまたケーブル２６を介してロー
カルエリアネットワーク２８に接続することもでき、こ
れを介してデータおよびプログラム指令を受信したり、
同様に状態情報および報告データを中央コンピュータに
送ることが出来る。このことにより中央コンピュータま
たは中央の端末で、工場の床に置かれている複数のプロ
グラマブル・コントローラのプログラムを作成したり動
作の操作を行うことが可能となる。

特に第２図に於て、装置コントローラ・モジュール１６
はプログラマブル−コントローラと外部端末およびロー
カルエリアネットワークとの通信インタフェースを提供
する。装置コントローラ・モジュール１６はまたシステ
ム管理機能をも実施し、システムステータス表示および
管理連絡をバックプレーン１１に対して実行する。プロ
グラマブル・コントローラの通常動作時は、これに接続
されている外部装置、例えばネットワーク２８およびプ
ログラミング端末装置２４との間の通信を司る。重要な
仕事のひとつは、端末２４との通信であって、オペレー
タがシステムの運転状態を監視したり異常なセンサやア
クチュエータを検出できるような情報を提供することで
ある。装置コントローラ・モジュール１６で管理遂行さ
れるもうひとつの仕事は、ローカルエリアネットワーク
２８を介して中央コンピュータまたは系列のプログラマ
ブル・コントローラとデータ変換を行うことである。こ
のことにより□中央コンピュータがひとつまたは複数の
プログラマブル・コントローラからその動作に関する統
計値を集めることが可能となる。

装置コントローラ・モジュール１６はバックプレーンバ
ス２１−．２３に接続し、三つのセクション即ち二バッ
クプレーンインタフェース・セクション；プロセッサ・
セクション；そして通信セクションに分割されている。

バックプレーンインタフェース・セクションは全ラック
モジュールのバックプレーンに対する連絡を監督管理し
、装置コントローラ・モジュール−１６自体のバックプ
レーン１１に対するインタフェースとして動作する。

プロセッサ・セクションはプログラマブル・コントロー
ラ１０に対する監督管理プログラムを実行する。通信セ
クションは第一に、直列通信線２５を介しての外部端末
２４との通信、およびケーブル２６を介してのローカル
エリアネットワーク２８との通信に責任を持つ。

第２図に於て、プロセッサ・セクションは一組のバスに
連結されており、これらはコントロールバス６１．１６
ビツトデータバス６２、および２３ビツトアドレスバス
６３で構成されている。これらのバスへの連絡は仲裁回
路６４で制御されている。プロセッサ・セクションは例
えばモトローラ社製のモデル６８０１０のような１６ビ
ツトマイクロプロセツサ６６を中心に構成されており、
読み出し専用メモリ６８に記憶されているプログラムコ
ードを実行する。６８０１０マイクロプロセツサは基本
的にメモリマツプ装置であって直接接続された人出力線
は持たない。従って処理装置上のその他の部品素子への
連絡はバス６３上に当該アドレスを流して行わなければ
ならない。マイクロプロセッサ６６から送られるアドレ
ス情報はアドレスデコード回路７０で解読され、アクセ
スされた部品素子に対して適切な制御信号を発する。

プロセッサ・セクションはまた割り込みプロセッサ７２
を有し、これはマイクロプロセッサ６６の割り込み処理
を制御し適切な指令アドレスベクトルを提供する。

データ転送肯定応答およびバスエラー（ＤＴＡＣＫ／Ｂ
ＥＲＲ）回路７４もまたコントロール・バス６１に接続
されている。回路７４はプロセッサ・セクション内の種
々の部品素子からの信号に応答しデータ伝送完了承認を
行ったり、誤ったアドレス指定やデータ伝送の失敗が生
じた際にはバス誤り信号を発生する。これらの信号はマ
イクロプロセッサ６６で実行され、これは修正処理を行
う。プロセッサ・セクションはまたクロック回路８９を
有し、これは主システムクロックとリアルタイムクロッ
クとを有する。システムステータス回路８８は全システ
ム１０のステータスに関する入力信号を受信しそのステ
ータスの表示を行う。

装置コントローラ・モジュール１６の主ランダム・アク
セス・メモリ（ＲＡＭ６９）もまた処理装置バス６１−
６３に接続されている。ＲＡＭ５９はプログラマブル・
コントローラ１０のシステムメモリとして働くスタティ
ク・メモリである。

メイン記憶装置６９はシステム内の他のモジュールから
バックプレーン１１を経由して直接アクセス可能であっ
て、マイクロプロセッサ６６の仲介を受ける必要はない
。

さらに第２図に於て、装置コントローラ・モジュール１
６のプロセッサ・セクションはラック１２のバックブレ
ーンバスのインタフェースともなっており、これは両方
のバスに共に接続されている複数の部品素子を介して実
現されている。特にバックプレーンデータバス２２は処
理装置データバス６２に一組の双方向データ転送ゲート
７８によって、バックブレーンアドレスバス２３はアド
レスバス６３にもうひとつの双方向ゲート７６によって
接続されている。装置コントローラ・モジュール１６が
プログラマブル・コントローラ１０のバックブレーン１
１に対して制御の実行を試みる際には、マスタモード制
御回路８１はコントロール・バス６１上の信号に応答し
、ラック１２内のその他のモジュールにアクセスするた
めにバックブレーンコントロール・バス２１上に適切な
制御信号を発する。

ラック１２内部のその他のモジュールが例えばメインＲ
ＡＭ６９の内容を読みとるといったように、装置コント
ローラ・モジュール１６にアクセスを試みる場合には装
置コントローラ・モジュールはこのその他のモジュール
によってバックプレーン１１の制御に従属する。この環
境下では装置コントローラ・モジュール１６内部のスレ
ーブモード制御回路８２はバックブレーンアドレスバス
２３上に現れる装置コントローラのアドレス信号および
、その他のモジュールから導かれるバックブレーンバス
２１の制御線上の制御信号に応答する。応答に際してス
レーブモード制御回路８２は転送ゲート７６および７８
に信号を発し、その他のバックプレーンモジュールが装
置コントローラ・モジュール１６にアクセス出来る状態
とする。

後者の場合マスタモード制御回路８１は休止状態となっ
ている。二つの双方向転送ゲート７６および７８はマス
タモードまたはスレーブモード制御回路８１および８２
からバックプレーン通信のモードに依存してコントロー
ル・バス６１の線を経由してイネーブル制御信号を受信
する。

バックプレーン仲裁回路８４はバックブレーン１１への
アクセスを監督管理しシステム内のモジュールからのア
クセス要求が衝突することを回避している。バックプレ
ーン仲裁回路８４は、複数のモジュールが同時にバック
プレーンにアクセスを試みた場合にどのアクセス要求を
認めるかの決定を行うために循環優先順位方式を採用し
ている。

循環優先順位方式では、モジュールがバ・ツクプレーン
１１の制御を放棄する度に優先順位が移動する。

リモートＩ１０モジュール２０は入力センサデータを収
集し、これはプロセッサモジュール１８でのプログラム
実行時に使用される。第１図および第３図に於て、リモ
ートＩ１０スキャナモジュール２０はプログラマブルコ
ントローラ１０を、入力装置または出力装置とプログラ
マブルコントローラ１０とのインタフェースを構成して
いるローカルＩ１０モジュール１９を内蔵するひとつま
たは複数の外部リモートＩ１０ラック１７と連結してい
る。各々のリモー）Ｉ１０スキャナーモジュール２０は
外部リモートエ１０ラック１７に接続された人力装置の
ステータスに従属する人力データを周期的に要求しそれ
をモジュールの入力イメージテーブルに記憶し、例えば
プロセッサ・モジュール１８の様なその他の制御器が読
み取れるようにしている。リモートＩ１０スキャナ・モ
ジュール２０はまた、例えば実行プロセッサ・モジュー
ル１８の様なその他のコントローラ・モジュールから受
信する出力データのイメージテーブルをも有する。スキ
ャナー・モジュールの出力イメージテーブル内の最新の
出力データは定期的な間隔でそれぞれのリモートＩ１０
ラック１７に転送されこれらのラックに接続されている
種々のアクチュエータの制御に使われる。

各々のリモートＩ１０スキャナー・モジュール２ｏは三
本のバックブレーンバス２１−２３に接続する。リモー
）Ｉ１０スキャナー・モジュール２０は二組の内部バス
を有する：記録装置アクセスバス１２１−１２３および
マイクロプロセッサバス１３１−１３３、これらはバッ
クプレーン１１に一組のアドレスバスゲート１２４およ
び一組のデータバスゲート１２６を介して接続されてい
る。これらの両トランスミッションゲートの各々は内部
バス制御回路１２８で制御され、これは記憶装置コント
ロールバス１２１経由で、ゲート１２４および１２６に
信号を送る。メインＲＡＭ１３４と示されている、ロー
カルランダム・アクセス・メモリは、三本のコントロー
ルバス１２１−１２３に結合されている。これは外部リ
モートＩ１０ラック１７からＩ１０スキャナー・モジュ
ール２０に人力されたセンサ情報である入力イメージテ
ーブルを記憶すると共に、リモートＩ１０ラック１７に
出力される出力データの出力イメージテーブルをも記憶
している。

山部バス制御回路１２８はまた制御信号をＩ１０データ
仲裁回路１３０にも送り、これはバックプレーン１１お
よびマイクロプロセッサバス１３−１−１３３から記憶
装置バス１２１−１２３へのアクセス要求の衝突を回避
する。二組の伝送ゲート、すなわちアドレスゲート１３
６および双方向ゲート１３８はコントロ゛−ルバス１２
１−１２３をマイクロプロセッサバス１３１−１３３に
内部接続し、制御信号をコントロールバス１２１経由で
Ｉ１０データ仲裁回路１３０から受信する。

リモートＩ１０スキャナー・モジュール２０の運転は８
ビツトマイクロプロセツサ１４０で制御され、これは三
本のマイクロプロセッサバス１３１−１３３に接続され
ている。マイクロプロセッサ１４０はザイログ社のＺ８
０として購入可能であり、内部に記憶されたプログラム
に応じて動作し、メインＲＡＭ１３４から通信セクショ
ン１４１にメツセージデータを送ったり、通信セクショ
ン１４１からメツセージデータを受信する。通信セクシ
ョン１４１はメツセージデータをマイクロプロセッサ１
４０と各々の直列リンク１５との間で結合する。

以上記述したモジュールは本発明が使用される環境で典
型的なものである。多くの機能を実行するホスト・プロ
セッサ（例えばマイクロプロセッサ６６または１４０）
はまた、ひとつまたは複数の直列通信リンクまたはネッ
トワークを介して通信をしなければならない。ホストプ
ロセッサはメツセージデータを通信ネットワークと通信
セクションを経由して交換するが、この通信セクション
はメツセージデータの送受信に必要な特定のネットワー
クのプロトコル実行の責任を有する。ホストプロセッサ
は、メツセージデータを含むデータを、通信セクション
と共有しているメモリーから読みとることもまた共有記
憶装置にデータを書き込むことも出来る。

第４図を詳細に参照すると、この実施例の通信インタフ
ェース回路はホスト・プロセッサを２つの直列通信リン
ク２００及び２０１のうちのいずれかに接続するように
設計されている。ホスト・プロセッサ（第４図には示さ
れていない。）は一組の双方向ゲート２０２を介して通
信インタフェース回路を接続しており、双方向ゲート２
０２はホスト・プロセッサのデータ・バス２０３を共有
データ・バス２０４に接続させる。ホスト・プロセッサ
のアドレス・バス２０５は１５回路一組のゲート２０７
により１５ビツトの共通アドレス・バス２０６に接続さ
れている。ゲート２０７は、論理ロー信号を“ｅｎ”制
御線２０８を介して受信したときに、双方向ゲート２０
２と共にエネーブルされる。ホスト・プロセッサは「要
求」制御線２１５を用いて読み出し又は書き込みサイク
ルを開始する。また、インタフェース回路２１０は共有
データ・バス２０４及び２０５に対するアクセスが許可
されたときに、ＤＴＡＣＫ制御腺２１６を用いることに
より要求に肯定応答をする。ホスト・プロセッサの読み
出し／書き込み制御線２ｏ９は双方向ゲート２ｏ２を介
するデータの転送方向を決定する。

共有データ・バス２０４及び２０６は共有ランダム・ア
クセス・メモリ（ＲＡＭ）２１１を接続している。ＲＡ
Ｍ２１１はＷＥ制御線２１２及びＩＣ８制御線２１３を
介し、インタフェース回路２１０により制御されている
。インタフェース回路２１０は、共有データ・バス２０
４及び２０６も接続しており、　ｅｎ”制御線２０８を
操作してホストナプロセッサが共有ＲＡＭ２１１にアク
セスできるようにしている。

以下で更に詳細に説明するが、共有ＲＡＭ２１１はホス
ト・プロセッサと通信インタフェースとの間のメッセー
ジ・データを含む情報を交換する手段として用いられる
。メッセージ・データはホスト・プロセッサか、又はイ
ンタフェース回路２１０により共有ＲＡＭ２１　’Ｉに
書き込まれる。他の装置はそのメッセージ・データの存
在が知らされた後にそのメッセージ・データを読み出す
ことができる。更に、以下で詳細に説明するが、ホスト
・プロセッサを正しく動作させるために通信インタフェ
ース回路が必要とするデータは、通信インタフェース回
路を特殊用途向けに構築するデータとして共有ＲＡＭ２
１１に記憶されている。

第４図を引き続き参照すると、インタフェース回路２１
０は多数の機能を実行する特殊用途向は集積回路（ＡＳ
ＩＣ）である。第１に、共有ＲＡＭ２１１に対するアク
セスを仲裁し、共有ＲＡＭ２１１に対する読み出し及び
書き込みサイクルを制御する。インタフェース回路２１
０は共有ＲＡＭ２１１からのメツセージ會データをＡチ
ャネル・トランシーバ２２０又はＢチャネル・トランシ
ーバ２２１に転送し、またＡチャネル・トランシーバ２
２０又はＢチャネル・トランシーバ２２１からのメッセ
ージ・データを共有ＲＡＭ２１１に返送する。更に、イ
ンタフェース回路２１０はインタフェース・コントロー
ラ２２２が共有ＲＡＭ２１１からデータを読み出し、ま
たこれにデータを書き込むことができるようにする。

インタフェース回路２１０の動作はインタフェース・コ
ントローラ２２２により制御されており、インタフェー
ス・コントローラ２２２はザイローグ（株）が製造した
プログラム済みのマイクロコンピュータ、「スパー８」
型である。インタフェース・コントローラ２２２は、８
ビツトのデータ／アドレス・バス２２３．８ビツトのア
ドレス・バス２２４及び一組の制御線を介してインタフ
ェース回路２１０に接続されている。１６ビツトのアド
レスがデータ／アドレス・バス２２３及び２２４に印加
されたときは、ＡＳ制御線２２５に信号が送出され、ま
た８ビツトのデータがデータ／アドレス・バス２２３に
印加されたときは、ＤＳ制御線に信号が送出される。デ
ータ／アドレス・バス２２３上を転送されるデータの方
向は、Ｒ／Ｗ制御線２２７の論理状態により決定される
。前記バス及び制御線はインタフェース・コントローラ
２２２により駆動されるが、多数の制御線がインタフェ
ース回路２１０により駆動されている。

これらにはインタフェース・コントローラ２２２を待機
状態にするＷＡ　Ｉ　Ｔ制御線２２８と、集約して２２
９により示す一連の割り込み線及びフラグ線とが含まれ
る。

更に、インタフェース・コントローラ２２２は一組の制
御線によりホスト・プロセッサにも接続されている。こ
れらには、ホスト割り込み線２３０が含まれている。こ
のホスト割り込み線２３０は、インタフェース・コント
ローラ２２２により用いられ、共有ＲＡＭ２１１におけ
る一定のデータ構造を読み出すべきことをホスト・プロ
セッサに知らせるものである。同様に、ホスト・プロセ
ッサはコントローラ割り込みの制御線を介してインタフ
ェース・コントローラ２２２を割り込むことができる。

このコントローラ割り込み制御線２３１は、ホスト・プ
ロセッサからの情報のために共有ＲＡＭ２１１を読み出
すことをインタフェース・コントローラ２２２に知らせ
るものである。

最後に、ＴＭＥ制御線２３２は、ホスト・プロセッサに
より用いられ、その試験モード動作を開始すべきことを
インタフェース・コントローラ２２２に知らせることが
できる。

第４図及び第５図を詳細に参照すると、インタフェース
回路２１０はＡチャネル・トランシーバ２２０及び２２
１を共有ＲＡＭ２１１に接続し、かつインタフェース・
コントローラ２２２を共有ＲＡＭ２１１に接続している
。チャネル穴トランシーバ２２０は線２５０を介してチ
ャネルＡ直列プロトコル機械２５１に接続され、Ｂチャ
ネル・トランシーバ２２１は線２５２を介して点線２５
３により輪郭を示すチャネルＢ直列プロトコル機械に接
続されている。チャネルＡ直列プロトコル機械２５１及
びチャネルＢ直列プロトコル機械２５３は構成及び動作
が同一である。

チャネルＡ直列プロトコル機械２５１及びチャネルＢ直
列プロトコル機械２５３へ及びこれからのメッセージ・
データは、８ビツトのデータ・バス２５５及び８回路の
双方向ゲート２５６を介して共有ＲＡＭ２１１に接続さ
れている。ＤＭＡ制御部２５７は、１５回路一組のアド
レス・ゲート２５８を介してその共有アドレス・バス２
０６上にアドレスを発生することにより、共有ＲＡＭ２
１１から又はこれにメッセージ・データの転送を実際に
実行する。共有データ・バス２０４及び２０６の制御は
仲裁及び制御回路２６０により決定され、仲裁及び制御
回路２６０はホスト・プロセッサと、インタフェース・
コントローラ２２２と、ＤＭＡ制御部２５７のＡ及びＢ
チャネルとからの要求の仲裁をする。

第４図及び第５図を参照すると、データ／アドレス・バ
ス２２３及びアドレス・バス２２４は、８ビット一組の
双方向ゲート２６２及び８ビツトの一組のアドレス・ゲ
ート２６３を介してインタフェース回路２１０に接続さ
れている。ＤＳ制御線２２６による信号によりデータ／
アドレス・バス２２３上にデータが存在するときは、双
方向ゲート２６２がエネーブルされ、データがＲ／Ｗ制
御線２２７により示す方向に転送される。このデータは
８ビツトのデータ・バス２６３に転送され、次いで他の
一組の８回路のデータ・ゲート２６４を介して８ビツト
のデータ・バス２５５に接続される。このようにして、
共有ＲＡＭ２１１からデータ・バス２６３に、及び双方
向ゲート２６２を介してインタフェース・コントローラ
２２２にデータを転送することができる。データ・バス
２６３上のデータは、ＤＭＡ制御部２５７に転送されて
インタフエース中コントローラ２２２をエネーブルさせ
てＤＭＡ制御が発生するメモリ・アドレスを設定させる
。更に、データ・バス２６３は一組のタイマ２６６及び
プロセッサ・ステータス・レジスタ２６８を接続してい
る。従って、インタフェース・コントローラ２２２は、
ローカル・エリア・ネットワークの特定のタイミング条
件にチャネルＡ直列プロトコル機槻２５１及びチャネル
Ｂ直列プロトコル機械２５３を構築するタイマ２６６に
データを書き込む。更に、インタフェース・コントロー
ラ２２２は、他の機能を実行している間に、プロセッサ
・ステータス・レジスタ２６８にインタフェース回路２
１０の動作を制御するデータを書き込むこともできる。

更に、インタフェース・コントローラ２２２は、任意の
時点でプロセッサ・ステータス・レジスタ２６８からデ
ータを読み出してインタフェース回路２１０の状態を判
断することができる。プロセッサ・ステータス・レジス
タ２６８の内容を表Ａに示す。

表Ａ プロセッサ・ステータス・レジスタ ４ビット：　「有効マンチェスタ」を表示するまでに何
ビットの有効ビットを受け取るべ きかをマンチェスタ◆エンコーダに 通知 １ビット：有効なマンチェスタ信号の受信可１ビット：
キャリア検出 １ビット：障害検出 ８ビット：ステーション・アドレス ４ビット：受信ＦＩＦＯ状態は満杯 ３ビット：パケットまでに送出したプリアンプル・フラ
グの数 ８ビット：送信コマンドの後に送信機を保持するビット
時間数 １ビット：送信機ビジー １ビット：受信機ビジー 受信機シンドローム・レジスタ：マイクロプロセッサに
対する「不良パケット」割り込み原因受信ＦＩＦＯオバ
ーフロー マンチェスタ・コード喪失 パケット短過ぎ パケット長過ぎ 廃棄メツセージ受信 ＣＲＣ不良 受信内容なしＦＩＦＯの読み出し 送信シンドローム・レジスタ： 送信ＦＩＦＯアンダフロー（内容なし）フラグの開放各
週ぎ 満杯の送信Ｐ　Ｉ　Ｆ’Ｏへの書き込みＡＳ制御線２２
５により示すように、インタフェース・コントローラ２
２２がデータ／アドレス・バス２２３上にアドレスを送
出したときは、このアドレスはアドレス・ラッチ２７０
にラッチされる。次いで、上位８ビツトのアドレスがア
ドレス・バス２２４に送出されたときは、全１６ビツト
のアドレスがアドレス・バス２７１に印加される。この
アドレスはデコーダ２７２によりデコードされ、データ
・バス２６３に接続されている装置のうちの一つをエネ
ーブルさせる。更に、共有ＲＡＭ２１１がアドレス指定
されたときは、デコーダ２７２は仲裁及び制御回路２６
０に対する要求を発生し、プロセッサ・インタフェース
制御２６７がＷＡ　Ｉ　Ｔ制御線２２８を介してインタ
フェース・コントローラ２２２に待機信号を送出する。

アクセスが許可されたときは、前記待機信号が除去され
、一組のアドレス・ゲート２７３がエネーブルされてイ
ンタフェース・コントローラ２２２が発生したアドレス
をアドレス・ゲート２５８介して共有アドレス・バス２
０６に転送させる。

インタフェース・コントローラ２２２は、前述のバス及
びゲートを介する共有ＲＡＭ２１１への完全なアクセス
を獲得し、ホスト・プロセッサと情報を交換することが
できる。更に、インタフェース・コントローラ２２２は
、チャネルＡ直列プロトコル機械２５１及びチャネルＢ
直列プロトコル機械２５３の動作を構築し、それらの動
作を制御し、かつそれらの動作を監視することができる
。

第５図を参照すると、チャネルＡ直列プロトコル機械２
５１及びチャネルＢ直列プロトコル機械２５３は、これ
らが接続しているローカル・エリア・ネットワークが用
いるビット・オリエンテッド・プロトフル構造を取り扱
う。これらは、しばしばＨＤＬＣエンジンと呼ばれ、ロ
ーカル・エリア・ネットワークのプロトコルの直列フォ
ーマットによりパケット化された情報を送受信するもの
である。それぞれがフラグの設定、ゼロ挿入及び削除、
並びにＣＲＣのチエツク及び生成を行なう。

各チャネルＡ直列プロトコル機械２５１及びチャネルＢ
直列プロトコル機械２５３は、マンチェスタ・デコーダ
３００が受信した全てのデータ・バイトを受信ＦＩＦＯ
メモリ２８０に転送する受信セクションと、マンチェス
タ・エンコーダ３０１を介して送信ＦＩＦＯメモリ２８
１にロードした全てのデータ・バイトを送信する送信セ
クションとに分割される。

受信セクションは、受信制御３０２により動作しており
、受信制御３０２はその各機能要素に対して接続を行な
うものである。マンチェスタ争デコーダ３００によりデ
ータ・パケットが受信され、これが直列に直並列変換器
３０４に転送されるに従って、そのアドレス・フィール
ドがアドレス検出回路３０３によりチエツクされる。そ
のアドレスが当該ステーションのローカル・アドレスと
一致しないときは、そのデータ・パケットは無視される
。一致したときは、データ・パケットは直並列変換器３
０４により８ビツトのデータ・バイトに変換され、これ
らのデータ・バイトが受信ＦＩＦＯメモリ２８０に記憶
される。パケットの終了フラグ前の最終２バイトは、Ｃ
ＲＣチエッカ３０５が発生すると数と比較される巡回冗
長検査（ＣＲＣ）である。もし数が同一であれば、デー
タ・パケットが正しく伝送されたことになり、受信ＦＩ
ＦＯメモリ２８０に転送される。インタフェース・コン
トローラ２２２（第４図）の割り込みを発生してデータ
・パケットを受信したことを表示する。ＣＲＣバイトが
伝送の誤りを表示したときは、ＣＲＣチエッカ３０５は
インタフェース・コントローラ２２２に割り込みを発生
し、誤りビットが受信シンドローム・レジスタにセット
されて問題のインタフェース・コントローラ２２２に通
知をする。

送信セクションは送信側ａ１３０６により動作されてお
り、送信制御３０６はその各機能要素に対して接続をす
るものである。この送信セクションはインタフェース・
コントローラ２２２からコマンドを受け取ると、送信Ｆ
ＩＦＯメモリ２８１に記憶されているデータ・メツセー
ジを送出する。

送信機はマンチェスタ・エンコーダ３０ｉｌ）してデー
タ・パケットのプリアンプル・ビットの退出を自動的に
開始し、次いでデータ・バイトを送信ＦＩＦＯメモリ２
８１から読み出して直並列変換器３０７に印加する。こ
のデータは直列のビット列に変換され、伝送のためにマ
ンチェスタ・エンコーダ３０１に転送される。ＣＲＣ発
生器３０８は送信したデータ・パケットにおける全ての
ビットを監視し、ＣＲＣ発生器３０８は最後のデータ・
ビットが送出されると、１６ビツトのＣＲＣ数を発生す
る。このＣＲＣ数は、前述のように、データ・パケット
が他のステーションで受信されたときに、データ・パケ
ットの完全性をチエツクするために用いられる。

チャネルＡ＠列プロトコル機槻２５１及びチャネルＢ直
列プロトコル機械２５３を実現するために用いることが
可能な構成は多数あるが、それらの正確な設計は本発明
の要旨ではない。例えば、それらの多くの機能は、集積
回路の形式で商業的に入手可能なユニバーサル・アシン
クロナス◆レシーバ／トランシーバ（ＵＡＲＴ）により
実行可能とされる。同様のことは、マンチェスタ・エン
コーダ、マンチェスタ・デコーダ及びＰＩＦＯメモリに
ついてもいえる。しがし、前述のように、チャネルＡ直
列プロトコル機械２５１及びチャネルＢ直列プロトコル
機械２５３におけるこれらの機能要素は、第５図に示す
他の機能要素も含むＡＳＩＣの一部として、この実施例
により実現されている。実際において、このＡＳＩＣを
広範な種類の通信応用に用いることができるようにして
その設計、開発及びツールのコストを経済的に適正なも
のにすることは、本発明の目的のうちの一つとなってい
る。

前述のように、共有ＲＡＭ２ｉ　１は、接続する特定の
ホスト・プロセッサに通信インタフェース回路を適合さ
せ、かつそのホスト・プロセッサとメッセージ・データ
の交換ができるようにするデータ構造を記憶する。記憶
したこれらのデータ構造は、全般的に第６図に示され、
以下で更に詳細に説明される。

特に第６図を参照すると、共有ＲＡＭ２１１はデータを
セグメントにより記憶する。第１セグメント３５０は交
渉セグメントである。この交渉セグメントには、電源投
入の際にホストと通信インタフェース回路との間の通信
の特性を交渉させるために用いられる３２バイトのデー
タを有する。

以下、この第１セグメント３５０を更に詳細に説明する
。

第２セグメント３５２は識別セグメントであり、通信イ
ンタフェース回路の連続及び改訂番号を表示する情報を
有する。

第３セグメント３５１はセグメント記述子アレーを含む
ディレクトリ・セグメントである。セグメント記述子ア
レーには共有ＲＡＭ２１１における各セグメントの開始
アドレス、各セグメントの大きさ、セグメントの種類及
びセグメントの例が含まれる。第３セグメント３５１は
共有ＲＡＭ２１１における他のセグメントに対するイン
デックスである。セグメントの種類は、 ０：交渉セグメント １：セグメント・ディレクトリ ２：識別セグメント ３：チャネル・セグメント ４：プロセッサ間ハンドシェーク・フラグ５：選択セグ
メント この場合では、特定の種類のセグメント数を表示してい
る。例えば、この実施例には２つのチャネル・セグメン
ト３５５及び３５６があり、これらはその例示数０“及
び“１゛により識別される。

第３セグメント３５１の次は、ハンドシェーク・セグメ
ント３５４であり、共有ＲＡＭ２１１においてチャネル
当り８つの８ビツト・ワードを占める。第９図に示すよ
うに、ハンドシェーク・セグメント３５４は、ホストか
らインタフェース・コントローラ２２２への割り込みに
関するフラグを記憶する４ワード３７０〜３７３と、イ
ンタフェース・コントローラ２２２からホストへの割り
込みに関するフラグを記憶する４ワード３７４〜３７７
とを有する。特に、ワード３７０内のフラグは、ホスト
・プロセッサがインタフェース・コントローラ２２２に
割り込みをしたときに、ホスト・プロセッサにより反転
される。インフッエース・コントローラ２２２はこれら
フラグを読み取り、いずれが反転されたかを判断するこ
とにより、割り込みのサービスをする。第１フラグ（ビ
ット０）はチャネルＡをリセットすべきことを表わし、
次のフラグ（ビット７）は診断カウンタをリセットすべ
きことを表わし、次の４フラグ（ビット８〜１１）は各
４チヤネルＡアクセスＦＩＦＯレジスタがサービスを要
求していることを表わし、次の４フラグ（ビット１２〜
１５）はその４チヤネルＡ管理ＦＩＦＯレジスタがサー
ビスを要求していることを表わしている。インタフェー
ス・コントローラ２２２はワード３７１において対応す
るフラグを反転することにより割り込みの肯定応答をし
、その割り込みのサービスをするのに必要なルーチンを
実行する。ハンドシェーク中セグメント３５４における
ワード３７２及び３７３は、ワード３７０及び３７１と
同一である。しかし、これらはチャネルＢに関連するも
のである。

ハンドシェーク・セグメント３５４における最後の４９
−ド３７４−３７７は同一形式で編成されている。しか
し、ワード３７４及び３７６における割り込みフラグは
インタフェース・コントローラ２２２により反転され、
割り込みがホストによりサービスされる。このホストは
ワード３７５及び３７７において対応するフラグを反転
することにより割り込みの肯定応答をし、適当な割り込
みサービス・ルーチンを実行する。

要するに、ハンドシェーク・セグメント３５４はホスト
から、又は一対の割り込み線を介するインタフェース・
コントローラ２２２からの多くの割り込みを多重化する
ための手段として動作する。

複数対のワード３７０〜３７１．３７２〜３７３．３７
４〜３７５及び３７６〜３７７において対応するビット
が逆の状態にあるときは、割り込みが通知される。ホス
トはそれ自身のフラグのみを反転することができ、また
インタフェース・コントローラ２２２はそのフラグのみ
を反転することができる。両者は全てのフラグを読み出
すことができ、またいずれも割り込みが要求されたか、
また要求された割り込みがサービスされたかについて、
判断することができる。この技術を用いることにより、
プロセッサは如何なる時でも共有ＲＡＭ２１１をロック
・アウトする必要がない。以下、この割り込み多重化技
術の動作を詳細に説明する。

第５図を参照すると、共有ＲＡＭ２１１における次の２
セグメントは、インタフェース回路２１０（第５図）の
Ａチャネル及びＢチャネルを介して転送されるメツセー
ジに関連したデータを記憶する。特に、セグメント３５
５は複数ＦＩＦＯ。

メツセージ・ヘッダ、バッファ・ヘッダ、及びチャネル
Ａを介する通信に関連したバッファを記憶する。また、
セグメント３５６はチャネルＢを介する同様の通信につ
いてのデータ構造を記憶する。

２つのセグメント３５５及び３５６は略同−であるので
、一方のみを詳細に説明しよう。

第１０図を参照すると、共有ＲＡＭ２１１介してホスト
とインタフェース・コントローラ２２２との間で転送さ
れる各メツセージは、メツセージ・ヘッダ、０以上のバ
ッファ・ヘッダ、及ヒ各バッファ・ヘッダに関連する１
データ・バッフ７からなる。メツセージ・ヘッダは結合
された一組のデータ構造として３７８により示されてい
る。各メツセージ・ヘッダは次の情報を記憶する。

ＮＥＸＴ：当該メツセージに関連する次のバッファ・ヘ
ッダに対するポインタ ５ＥＲＶＩＣ：当該メツセージにより実行されるサービ
ス ＰＲＩＯＲＩＴＹ：プロトコルが異なる優先度をもつ当
該メツセージの優 先順位 ５ＴＡＴＵＳ　：伝送の結果 ０：確認済み退出 １：確認済み非送出 ２：非確認済み送出 ３：非確認済み非送出 ＲＥＡＳＯＮ：故障の原因を表わす誤りコードＤＥＳＴ
ＩＮＡＴＩＯＮ　　ＡＤＤＲＥＳＳ　　Ｃ０ＵＮＴ　：
行き先アドレスが必要とするバイト数； ＤＥＳＴＩＮＡＴＩＯＮ　　ＮＥＴＷＯＲＫ　　ＡＤＤ
ＲＥＳＳ　：当該メツセージの行き先；５ＯＵＲＣＥ　
　ＡＤＤＲＥＳＳ　　Ｃ０ＵＮＴ：発信源アドレスを定
めるために必要な バイト数； ５ＯＵＲＣＥ　　ＮＥＴＷＯＲＫ　　ＡＤＤＲＥＳＳ：
当該メツセージの発信源； ＳＡＰ　　ＴＹＰＥ：当該メツセージにおいて用いてい
るサービス・アクセ ス・ポイントの種類； ＤＳＡＰ　：行き先サービス・アクセス・ポイント数； ５ＳＡＰ：発信源サービス・アクセス・ポイント数； ＢＵＦＦＥＲＨＥＡＤＥＲＰＯＩＮＴＥＲ：当該メツセ
ージに関連した第１の バッファ・ヘッダのアドレス； ＴＡＧ　：ユーザ定義のフィールド； バッファ・ヘッダは、一組の結合されたデータ構造とし
て第１０図に３７９により示されている。

各バッファ・ヘッドは次の情報を記憶する。

ＮＥＸＴ　：当該メツセージに関連した次のバッファ・
ヘッダに対するポインタ； ＤＡＴＡ　：当該バッファ・ヘッダに関連したバッファ
に対するポインタ； ５ＩＺＥ：バッファに関連したデータ・バイト数。

このバッファは３８０により示されており、それぞれは
バッファ・ヘッダ３７９のうちの一つに関連した一連の
バイトである。ホスト又はインタフェース◆コントロー
ラ２２２は、データ・バッファ３８０にメッセージ・デ
ータを記憶し、次いでこれらに関連したバッファ・ヘッ
ダ３７９によりメッセージ・データを連係させることに
よって、これらのデータ・バッファ３８０のうちの１以
上からなるメツセージを形成することができる。次いで
、メツセージ・ヘッダ３７８が形成される。

このメツセージ・ヘッダ３７８はバッファ・ヘッダ３７
９の当該連係リストにおける最初のバッファ・ヘッダを
識別する。

第１０図を参照する。ホストがメツセージを作成すると
、これ４−二矢印３８２により示す要求ＦＩＦＯ３８１
に当該メツセージのヘッダに対するボイツを記憶する。

要求Ｆ　Ｉ　ＦＯ３８１は次の記憶情報が先行するポイ
ンタのアレーである。即ち、ＮＥＸＴ　　ＩＮ：メツセ
ージ・ヘッダ・ボイツを記憶可能なＦＩＦＯ内の次 に利用可能な位置に対するホ スト・インデックス； ＮＥＸＴ　　ＯＵＴ：読み出しかつ処理されるべき次の
メツセージ・ボイツ に対するインタフェース・ コントローラ・インデッ クス； ＷＲＡＰ　　ＭＡＳＫ：当該フィールドを用いる２つの
インデックス・ラ ップ； ＩＦＬＡＧ　　ＮＵＭＢＥＲ：当該ＦＩＦＯが用いる割
り込みフラ グ・ビット数。

インタフェース・コントローラ２２２に割り込みがあっ
たときは、矢印３８３により示す要求ＦＩＦＯ３８１か
ら次のメツセージ・ボイツを読み出し、指示メツセージ
・ヘッダ３７８、及びバッファ・ヘッダ３７９により指
示された関連のデータ・バッファ３８０のデータを読み
出す。インタフェース・コントローラ２２２は、メツセ
ージを受信したこと、及び同一のメツセージ・ヘッダの
ボイツを矢印３８５により示す確認Ｆ　Ｉ　ＦＯ３８４
に書き込むことによって処理したことを確認する。Ｆ　
Ｉ　ＦＯ３８４はＦＩＦＯ要求３８１に対する構造と同
様であり、ホストに割り込みがあったときは、ホストは
矢印３８６により示す確認ＦＩＦＯ３８４から次のメツ
セージ・ヘッダ・ボイツを読み出す。次いで、ホストは
共有ＲＡＭ２　’ｌ　ｉから指示されたメツセージ・ヘ
ッダを読み出して指示されたメツセージを処理したこと
を確認する。

同様のデータ構造はインタフェース・コントローラ２２
２により示されるメツセージについても存在する。第１
０図を引き続き参照すると、インタフェース・コントロ
ーラ２２２は、回路網を介してメツセージを受信し、共
有ＲＡＭ２１１のメッセージ・データを利用可能なデー
タ・バッファ３８０、及びメツセージ・ヘッダを利用可
能なメツセージ・ヘッダ３７８に記憶する。次いで、イ
ンタフェース・コントローラ２２２はＪ印３８８により
示すように、指示Ｆ　Ｉ　ＦＯ３８７にメツセージ・ヘ
ッダ３７８のボイツを記憶して、ホストに割り込みをす
る。ホスト・プロセッサは矢印３８９により示すように
、指示Ｆ　Ｉ　ＦＯ３８７における次のボイツを読み出
す。また、ヘッダ及びメッセージ・データを共有ＲＡＭ
２１１から読み出す。次いで、ホスト・プロセッサは、
矢印３９１により示すように、受け取りＦ　Ｉ　ＦＯ３
９０のボイツを書き込み、インタフェース・コントロー
ラ２２２に割り込みを行なう。インタフェース・コント
ローラ２２２は、受け付けＦ　Ｉ　ＦＯ３９０からボイ
ツを読み出し、矢印３９２により示すようにホストが当
該メツセージを受け取ったことを確認する。

第９図を再び参照すると、ハンドシェーク・セグメント
３５４は４つの要求Ｆ　Ｉ　ＦＯ３８１、確認Ｆ　Ｉ　
ＦＯ３８４、指示Ｆ　Ｉ　ＦＯ３８７及び受け付けＦ　
Ｉ　ＦＯ３９０のそれぞれについて割り込みフラグを有
する。特に、ワード３７０のホスト割り込みは４つのＦ
ＩＦＯに対応する４つのアクセス・フラグを有し、ワー
ド３７２は４つのチャネルＢＦ　Ｉ　ＦＯを有する。同
様に、インタフェース・コントローラ・ワード３７４は
４つのＡチャネルＦＩＦＯに対応する４つのアクセス・
フラグを有し、またインタフェースやコントローラ・ワ
ード３７６は４つのＢチャネルＦＩＦＯに対応する４つ
のアクセス・フラグを有する。これらのフラグは、他の
プロセッサから割り込みを受け取ったときは、割り込み
があったプロセッサが速やかに適当なＦＩＦＯを読み出
すようにさせる。

共有ＲＡＭ２１１　（第７図）におけるチャネル・セグ
メント３５５及び３５６は、回路網管理機能に関連する
データ構造も記憶する。これらには、４つの管理ＦＩＦ
Ｏ及び関連する管理ヘッダと、バッファ・ヘッダ及び前
述のように動作するバッファ（図示していない）とを有
する。更に、ホスト及びインタフェース・コントローラ
２２２が管理ＦＩＦＯを速やかにサービスするようにさ
せるハンドシェーク・セグメント３５４（第９図）の各
ワード３７０〜３７７には、４つの管理割り込みフラグ
がある。

前述のように、インタフェース・コントローラ２２２の
主要な機能は共有ＲＡＭ２１１とインタフェース回路２
１０（第４図）との間のメツセージを中継することであ
る。インタフェース・コントローラ２２２はその内部読
み出し専用メモリ（図示していない）に記憶されている
プログラムの制御に従って前記機能、及びその他の機能
を実行スる。これら多数のプログラムは、割り込みによ
り駆動され、線２３１を介してホストから割り込みを受
け取ったときに実行されるサービス・ルーチンと、イン
タフェース回路２１０のＡチャネル又はＢチャネルから
割り込みを受け取ったときに実行されるサービス・ルー
チンとを含むものである。しかし、インタフェース・コ
ントローラ２２２が実行する主プログラムは第８図に示
されており、これを更に詳細に説明しよう。

第８図を詳細に参照する。インタフェース・コントロー
ラ２２２の電源を投入したとき、即ち物理的なリセット
をしたときは、処理ブロック４００により示す一組の命
令を実行して診断機能を実行する。例えば、共有ＲＡＭ
２１１の正しさを前面的にチエツクする。これに続いて
、処理ブロック４０１により表わされている一組の命令
を実行し、インタフェース・コントローラ２２２及びホ
ストが共有ＲＡＭ２１１を介して互いにどのように通信
をするのかを判断する一組のパラメータを授受する。

授受に続いて、２つのチャネルはそれぞれ処理ブロック
４０２により示すように構築される。各物理チャネルは
一組の予め定めたアクセス及びプロトコル選択にデフオ
ールドするが、他の選択も可能である。特に、各チャネ
ル内では、共有ＲＡＭ２１１のセグメント３５５及び３
５６（第６図）がホストにより読み出してデフオールド
値と異なる動作パラメータを選択するのに用いることが
可能なセグメント（図示なし）を選択する。例えば、各
チャネルは４つの「アクセス形式ｊのうちの一つ、即ち
、（１）ローカル・エリア・ネットワーク上の活性ノー
ド；　（２）ローカル・エリア・ネットワーク上の不活
性ノード；　（３）直列入出力リンク上のスキャナ又は
アダプタ：又は（４）２つのローカル・エリア・ネット
ワーク間のブリッジを設定することができる。これら各
アクセス形式により、ホストが選択可能な種々のプロト
コルを定めるメニューが存在する。選択可能な各プロト
コルはそのプロトコルの動作パラメータ（即ち、ボー速
度、パリイティー）の値を得ることができる。各チャネ
ルの構成を完結したときは、チャネルは動作状態、即ち
「オン・ライン」になる。

第８図を参照すると、構築後に、各物理チャネルが交互
にサービスされる。これは、４０３により示すチャネル
環境を切換えるサブルーチンを呼出すことにより達成さ
れる。このチャネル環境の切換にはマイクロコンピュー
タ・レジスタの値を待避させ、他のチャネルのレジスタ
値をロードすることを含む。判断ブロック４０４により
、チャネルが動作状態にあるかについての判断をするチ
エツクを行なう。また、判断ブロック４０５により着信
メツセージがチャネルの受信ＦＩＦＯメモリ２８０（第
５図）から入手可能かどうかの判断をするチエツクを行
なう。イエスのときは、処理ブロック４０６に示すよう
に、メツセージが受信ＦＩＦＯメモリ２８０から読み出
され、共有ＲＡＭ２１１の未使用のデータ・バッファ３
８０に書き込まれる。対応するバッファ・ヘッダ３７９
及びメツセージ・ヘッダ３７８が作成され、メツセージ
・ヘッダ３７８のボイツが指示Ｆ　Ｉ　ＦＯ３８７（第
１３図）の次のエントリに記憶される。処理ブロック４
０７に示すように、ハンドシェーク・セグメントにおけ
る適当なフラグが反転され、ホストに割り込みをして着
信メツセージのサービスをする。

判断ブロック４０５における判断により着信メツセージ
がないときは、判断ブロック４０Ｂにおいて内部フラグ
・レジスタのチエツクをして、ホストが共有ＲＡＭ２１
１のメツセージの送信を要求したかどうかの判断をする
。イエスのときは、処理ブロック４０９に示すように、
要求ＦＩＦＯ３８１におけるボイタを読み出し、指示さ
れたメツセージ・ヘッダ３７８、バッファ・ヘッダ３７
９及びデータ・バッファ３８０（第１０図）が共有ＲＡ
Ｍ２１１からチャネルの送信ＦＩＦＯメモリ２８１（第
５図）へ転送される。次いで、処理ブロック４１０によ
り同一のメツセージ・ヘッダ・ボイタを共有ＲＡＭ２１
１内の確認Ｆ　Ｉ　ＦＯ３８４に書き込み、ホストに割
り込みをしてメツセードを処理したことを表示する。

インタフェース・コントローラ２２２はこのプログラム
により連続的にサイクルすると共に、２つのチャネル間
でチャネル環境の切換えを行なう。

従って、いずれかのチャネルで受信したメツセージがホ
ストに転送され、ホストから受信したメツセージは転送
されて固有の一連のリンク上に送出される。

前述のように、インタフェース・コントローラ２２２が
ホストに割り込みをしたときは、先ずハンドシェーク・
セグメント３５４の適当な割り込みフラグを反転しなけ
ればならない。例えば、第９図及び第１０図に示すよう
に、指示Ｆ　Ｉ　ＦＯ３８７及び確認ＦＩＦＯ３８４に
対応している各チャネル穴ホスト割り込みワード３７０
及びチャネルＢホスト割り込みワード３７２には、一つ
の割り込みフラグが存在する。共有ＲＡＭ２１’ｌから
チャネルＡホスト割り込みワード３７０及びチャネルＢ
ホスト割り込みワード３７２を読み出し、固有のフラグ
の状態を変更し、かつ共有ＲＡＭ２１１にチャネルＡホ
スト割り込みワード３７０及びチャネルＢホスト割り込
みワード３７２を再び書き込むことにより、これらのう
ちのいずれかを反転することができる。ホストに知らせ
るためにホストへの割り込み制御線２３０が使用される
。

勿論、割り込みフラグが既にその肯定応答フラグと異な
るときは、割り込みが既に要求されており、再び割り込
みフラグが反転されることはない。

ホストは、要求Ｐ　Ｉ　Ｆ０３８１にメッセージ・デー
タをロードしたとき、又は受け付けＦＩＦＯ３９０に書
き込むことにより着信メツセージの肯定応答をしたとき
も、同一方法で動作する。即ち、ホストがハンドシェー
ク・セグメント３５４からチャネルＡ及び又はチャネル
Ｂのインタフェース割り込みワード３７４又は３７６を
読み出し、適当な割り込みフラグを反転し、ハンドシェ
ーク・セグメント３５４に読み出した前記ワードを戻す
。

次いで、ホストはコントローラ割り込み制御線２３１を
用いてインタフェース・コントローラ２２２に割り込み
を行なう。

コントローラ割り込み制御線２３１を介して割り込みの
要求をしたときは、インタフェース・コントローラ２２
２は第１１図に示す割り込みサービス・ルーチンを実行
することにより応答する。

この割り込みサービス中ルーチンは、いずれのフラグを
反転したのかを判断し、インタフェース・コントローラ
２２２に記憶されているフラグ・レジスタにおいて対応
するビットをセットする。特に、割り込みサービス・ル
ーチンを開始したときは、チャネルＡの割り込みフラグ
、次いでチャネルＢの割り込みフラグをチエツクするル
ープに入る。処理ブロック４００に示すように、先ずイ
ンタフェース割り込みワード３７４又は３７６が共有Ｒ
ＡＭ２１１のハンドシェーク・セクション（第９図）か
ら読み出され、次いで処理ブロック４０１に示すように
対応する肯定応答ワード３７５又は３７７を読み込む。

処理ブロック４０２により示すように、２つのワードに
おける各ビットは、排他的論理和が取られて、割り込み
フラグがその肯定応答フラグのときのと異なる状態に反
転されたかを判断する。処理ブロック４０３により示す
ように、合成したビット・パターン（Ｒ）がインタフェ
ース・コントローラ割り込みフラグ・レジスタと論理和
が取られるので、新しく検出された割り込みが追加され
る。

処理ブロック４０４に示すように、次のステップは前記
新しく検出された割り込みに対応する肯定応答フラグの
状態を反転させることにある。これは、肯定応答フラグ
３７５又は３７７と合成したビット・パターン（Ｒ）と
の排他的論理和を取り、次いで処理ブロック４０５に示
すように、共有ＲＡＭ２１１内のその位置に変更した肯
定応答フラグのワードを書き込むことにより達成される
。

処理ブロック４０６により、両チャネルの割り込みフラ
グをチエツクしたかについて判断するチエツクを行なう
。イエスのときは、インタフェース・コントローラ２２
２に復帰してその割り込み機能を再開してその割り込み
サービス・ルーチンを終了する。

前述のように、フラグ・レジスタの状態は、いずれかの
ＦＩＦＯがサービスを要求しているかを判断するために
、周期的にチエツクされる。フラグがセットされて特定
のＦＩＦＯがサービスを要求していることを表わしてい
るときは、当該ＦＩＦＯにおける全てのメツセージが処
理される。これは、最初の割り込みがサービス可能とな
る前に、第２番目以降の割り込みが発生する状況を管理
することである インタフェース・コントローラ２２２によりホスト・プ
ロセッサに割り込みがあったときは、前述の割り込みサ
ービス・ルーチンと同様の割り込みサービス・ルーチン
がホスト・プロセ・ンサによって実行されることが、当
該技術分野に習熟する者にとり明らかなこととすべきで
ある。更に、割り込みサービス中に他の機能も実行可能
なことも明らかなこととすべきである。

【図面の簡単な説明】

第１図は本発明を実施したプログラマブル・コントロー
ラ装置の斜視図、 第２図は第１図のプログラマ−プル・コントローラ装置
の一部を形成する装置コントローラ・モジュールのブロ
ック図、 第３図は第１図のプログラマブル・コントローラ装置の
一部を形成するリモート人出力スキャナーのブロック図
、 第４図は第２図及び第３図の装置コントローラ・モジュ
ールに用いられるインテリジェント通信インタフェース
回路のブロック図、 第５図は第４図のインテリジェント通信インタフェース
回路の一部を形成する回路網アクセス回路の回路図、 第６図は第４図のインテリジェント通信インタフェース
回路の一部を形成する共用ＲＡＭのマツプを示す図、 第７図は第６図の共用ＲＡＭのマツプの一部を示す交渉
セグメントのマツプを示す図、第８図は第４図のインタ
フェース舎コントローラが実行するプログラムのフロー
チャートを示す図、 第９図は第６図の共用ＲＡＭのマツプの一部を示す接続
セグメントのマツプを示す図、第１０図は第６図の共用
ＲＡＭのマツプの一部を形成するチャネルＡ及びチャネ
ルＢに記憶されるデータ構造を表わす図、 第１１図は第４図のインタフェース・コントローラが実
行する割り込みサービス・ルーチンのフローチャートを
示す図である。 １０・・・プログラマブル・コントローラ、１８・・・
プログラム実行プロセッサ・モジュール、２４・・・プ
ログラミング端末装置、６４・・・仲裁回路、６６・・
・マイクロプロセッサ、６８・・・読み出し専用メモリ
、７２・、・割り込みプロセッサ、８１・・・マスク・
モード制御回路、８２・・・スレーブ・モード制御回路
、８４・・・バックプレーン仲裁回路、２２２・・・イ
ンタフェース・コントローラ、１４０・・・マイクロプ
ロセッサ、２５１・・・チャネルＡ直列プロトコル機械
、２５３・・・チャネルＢ直列プロトコル機械、２６０
・・・仲裁及び制御回路。

Claims (6)

【特許請求の範囲】
1. （１）制御機能を実行するホスト・プロセッサと、当該
   装置に接続された通信リンクとを有する制御装置におけ
   る通信インタフェース回路において、前記通信リンクに
   接続され、前記通信リンクを介してメッセージ・データ
   を送受信するように動作可能なプロトコル装置と、 前記プロトコル装置に接続され、前記ホスト・プロセッ
   サに割り込みを発生する手段を含むインタフェース・コ
   ントローラと、 前記ホスト・プロセッサに接続され、前記インタフェー
   ス・コントローラに割り込みを発生する手段と、 前記ホスト・プロセッサ及び前記インタフェース・コン
   トローラに接続され、前記ホスト・プロセッサによる読
   み出しのために前記プロトコル装置が受信したメッセー
   ジ・データを記憶し、前記プロトコル装置による送信の
   ために前記ホスト・プロセッサからのメッセージ・デー
   タを記憶し、かつ一組のホスト割り込みフラグ及び対応
   する一組の肯定応答フラグ、並びに一組のインタフェー
   ス割り込みフラグ及び対応する一組の肯定応答フラグを
   含むハンドシェイク・セグメントを記憶する共用メモリ
   とを備え、 前記インタフェース・コントローラは 前記ホスト割り込みフラグのうちの一つを反転し、前記
   ホスト・プロセッサに割り込みを発生する第１の手段と
   、 前記ホスト・プロセッサが発生した前記インタフェース
   ・コントローラに対する割り込みに応答して、前記一組
   のインタフェース割り込みフラグを反転されたフラグに
   ついて調べ、対応する肯定応答フラグを反転させる第２
   の手段とを有することを特徴とする通信インタフェース
   回路。
2. （２）請求項２記載の通信インタフェース回路において
   、前記ホスト・プロセッサは前記インタフェース割り込
   みフラグのうちの一つを反転し、前記インタフェース・
   コントローラに割り込みを発生する第３の手段と、前記
   インタフェース・コントローラが発生した前記ホスト・
   プロセッサに対する割り込みに応答し、前記一組のイン
   タフェース割り込みフラグを反転されているフラグにつ
   いて調べて対応する肯定応答フラグを反転させる第４の
   手段とを有することを特徴とする通信インタフェース回
   路。
3. （３）請求項１記載の通信インタフェース回路において
   、前記プロトコル装置が受信したメッセージ・データは
   前記共用メモリ内の指示ＦＩＦＯに記憶され、前記ホス
   ト割り込みフラグのうちの一つは前記指示ＦＩＦＯに関
   連され、前記ホスト・プロセッサからのメッセージ・デ
   ータは前記共用メモリ内の要求ＦＩＦＯに記憶され、か
   つ前記インタフェース割り込みフラグのうちの一つは前
   記要求ＦＩＦＯに関連されると共に、 前記インタフェース・コントローラは前記一つのインタ
   フェース割り込みフラグの反転に応答して前記要求ＦＩ
   ＦＯからメッセージ・データを読み出し、前記通信リン
   ク上に送信するために前記プロトコル装置に供給するこ
   とを特徴とする通信インタフェース回路。
4. （４）請求項３記載の通信インタフェース回路において
   、前記共用メモリに確認ＦＩＦＯを記憶し、前記ホスト
   割り込みフラグのうちの第２のフラグを前記確認ＦＩＦ
   Ｏに関連させると共に、 前記インタフェース・コントローラは前記要求ＦＩＦＯ
   からのメッセージ・データを結合した後、前記確認ＦＩ
   ＦＯに確認メッセージ・データを書き込み、前記ホスト
   割り込みフラグのうちの第２のものを反転させ、かつ前
   記ホスト・プロセッサに割り込みを発生するように動作
   可能であることを特徴とする通信インタフェース回路。
5. （５）請求項４記載の通信インタフェース回路において
   、前記ホスト・プロセッサは前記ホスト割り込みフラグ
   の一つの反転に応答して前記指示ＦＩＦＯからの前記メ
   ッセージ・データを読み出すように動作可能であること
   を特徴とする通信インタフェース回路。
6. （６）請求項５記載の通信インタフェース回路において
   、前記共用メモリに受け付けＦＩＦＯを記憶し、前記イ
   ンタフェース割り込みフラグのうちの第２のものを前記
   受け付けＦＩＦＯに関連させると共に、 前記ホスト・プロセッサは前記指示ＦＩＦＯからのメッ
   セージ・データを読み出した後、前記受け付けＦＩＦＯ
   にデータを書き込み、前記インタフェース割り込みフラ
   グのうちの第２のものを反転させ、前記インタフェース
   ・コントローラに割り込みを発生するように動作可能で
   あることを特徴とする通信インタフェース回路。