JPH0682353B2

JPH0682353B2 - マルチプロセッサシステム

Info

Publication number: JPH0682353B2
Application number: JP1049842A
Authority: JP
Inventors: 三安城戸; 富雄千葉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-03
Filing date: 1989-03-03
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: JPH02230362A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デイジタル演算処理装置に係り、特にマルチ
プロセツサシステムにおいてデユアルポートRAMのアド
レス競合時のデータの衝突を完全になくしたデータ転送
手段を備えたデイジタル演算処理装置に関する。

〔従来の技術〕

従来、マルチプロセツサシステムにおいて、デユアルポ
ートRAMを２つのプロセツサにてアクセスする場合、ア
ドレスが競合時には、後からアクセスするプロセツサを
待機させるようにしていた。また、従来は上記したよう
な待機できるような汎用CPU（例えば68000,8086など）
を適用していた。

〔発明が解決しようとする課題〕

上記従来技術は、非同期でデユアルポートRAMをアクセ
スする演算処理システムで、かつ、プロセツサの処理
（メモリアクセス）を待機させることができない高速な
プロセツサ（DSPなど）を片方に適用し、デユアルポー
トRAMの双方向から同じアドレスをアクセスした場合に
データを不定となる問題があつた。

本発明の目的は、上記したようなDSPを有したシステム
において、双方向からデユアルポートRAMをアクセスし
た時、アドレスが競合しても、確実にデータ転送を行う
ようにしたデイジタル演算処理装置を提供することにあ
る。

〔課題を解決するための手段〕

上記目的は、マルチプロセツサシステムにおいて、デユ
アルポートRAMを双方向（１つはDSPのようなメモリアク
セスを待機する機能がないもの）から同一アドレスをア
クセスする場合、メモリアクセスを待機する機能がある
プロセツサに対し、上記DSP側から、メモリアクセスを
待機させる信号を送出することにより達成される。

〔作用〕

DSPは、デユアルポートRAMをアクセスする間、デユアル
ポートRAMへのアクセスを待機できるプロセツサ（CPU）
に対して、データアクノリツジ信号をアクテイブにしな
いように、上記データアクノリツジ信号を時間的に引き
延ばすようにする。

上記CPUはデータアクノリツジ信号がアクテイブになる
まで（DSPのアクセスが終了するまで）はデユアルポー
トRAMへのアクセスを待機するので、アドレス競合時に
もデータが不定となることはない。

〔実施例〕

以下、本発明の一実施例について説明する。

第１図は本発明を適用した一実施例のデイジタル保護リ
レー装置のユニツトを示したものである。

第１図において、ユニツト100aは電力系統から入力する
アナログ状態量データとしての入力信号ｉ_ｎｎ（ｎ＝1,
2,…Ｎ）を取込み、デイジタル変換した後、デイジタル
演算によりフイルタ処理を行い、演算結果を出力する機
能を有するユニツトである。

ユニツト100bは、保護リレー装置のデータ転送及び1Wに
示すシステムバスのアービトレーシヨン等のシステムコ
ントロール機能を有するシステムコントロールユニツト
である。

ここで、ユニツト100aの構成について説明する。1a,1b
及び1cは入力信号ｉ_ｎｎに重畳された高調波を除去する
ローパスフイルタ（LPF）である。LPFは、主としてサン
プリングによる折返し成分誤差を防止する。1d,1e及び1
fはそれぞれ各LPF（1a,1b及び1c）の出力を同時刻にサ
ンプリングホールドするサンプル／ホールド回路（S/
H）である。1gはS/H回路のホールドしているデータを順
次切換えて、1hに示すアナログ／デイジタル変換回路
（A/D）に入力するマルチプレクサである。1hに示すA/D
は、アナログ入力信号ｉ_ｎｎをデイジタル信号Ｘ_ｎ（ｎ
＝1,2,……Ｎ）に変換して、1iに示すメモリ（RAM）に
格納する。

1jはデイジタルシグナルプロセツサ（DSP:Digital Sign
al Processor）であり、汎用のプロセツサに比べて高速
処理機能を有する。1kは上記したDSPのインストラクシ
ヨン（命令語）を格納するメモリ（ROM）である。１
はDSPで演算したデータを格納するメモリ（デユアルポ
ートRAM:双方向アクセス可能メモリ）である。上記した
RAM1i,RAM1k及びRAM1は1qにて示すローカルバスに接
続し、DSP1jが任意にアクセスする。

1mはシステムバス1wとのインタフエース回路、1nはゲー
ト回路、1oはカウンタ回路である。1pは、上記したS/H1
d〜1f,MPX1g,A/D1h,RAM1i及びDSP1jに対し制御信号を与
えるタイミング制御回路である。

1xは100bに示したシステムコントロールユニツトから与
えるデータストローブ（DS）信号である。1yは、DSP1j
からのシリアル出力信号（SO）、1zは100bのシステムコ
ントロールユニツトに対してデータ転送の確認を行うた
めのデータアクノリツジ（DTACK）信号である。

次に、100bのシステムコントロールユニツト内の各ブロ
ツクについて説明する。

1rは汎用CPUであり、保護リレー装置全体の各ユニツト
（例えば、アナログ入力ユニツト，リレー演算ユニツ
ト，整定処理ユニツト，シーケンス処理ユニツトなど）
へのデータ転送を行う機能を有する。1sはシステムバス
1wとのインターフエース回路、1tはCPU1rのインストラ
クシヨン用メモリ（ROM）、1uはRAM、1vは100bのシステ
ムコントロールユニツトのローカルバスである。

第２図にDSP1jの詳細図を示す。図示のように、外部メ
モリのアドレス指定を行うアドレスレジスタ22,パラレ
ル・ポートとして使用するデータレジスタ23,データRAM
24,mビツト×ｍビツトの高速並列乗算器25,インストラ
クシヨン用ROM26,加減算等を行うALU（Arithmetic Logi
c Unit）27,アキユムレータ等のレジスタ28,外部との制
御信号（a,b及びｃなど）の割込み等をコントロールす
る制御回路29,DSP1j内の内部バス30を含んで構成されて
いる。

前記乗算器25は１インストラクシヨンサイクルの間に入
力信号A,Bの内容を乗算し、その結果Ｃを内部バス30に
出力するものである。なお、DSP1jは周知のように、１
インストラクシヨンサイクルの間に積和演算が可能であ
ること、パイプライン処理が可能であることなどによ
り、固定及び浮動小数点データの高速な数値演算を実現
できることを特徴とする。これにより、多入力点数に係
る入力データを実時間でフイルタリング可能とするもの
である。この点汎用のプロセツサでは処理速度が遅いの
で適用できない。

また、DSP1jは31に示すシリアルレジスタを有し、シリ
アル入力データ（SI）、シリアル出力データ（SO）を入
出力できる特徴を有する。

また、DSPはその高速演算機能を最大限に発揮するた
め、全ての命令を１クロツクで終了するように動作する
ようにしているものが多い。従つて、外部の情報（例え
ば、Wait信号：演算及び入出力動作を待たせる信号）で
演算及び入出力動作を待たせる機能がないものが多い。

第３図は、上記したようなDSPを用いたことによる一般
的な不具合について説明するための各部の波形例であ
る。第３図において、（ａ）はDSP側からデユアルポー
トRAMへデータを書込むためのアドレス、（ｂ）は書込
み信号である。（ｃ）はマスタCPU側からのアドレス、
（ｄ）はアドレスストローブ信号、（ｅ）はマスタの書
込み信号、（ｆ）はデータストローブ信号である。ここ
で、マスタCPUがアドレスＡのデータを読み込もうとす
ると、DSPの書込みアドレスＡと同時刻に選択するた
め、（ｇ）に示すマスタCPUが取込むデータDAは、不定
となる。この際に、スレーブ（アナログ入力ユニツトな
ど）は（ｈ）のデータアクノリツジ信号をマスタCPUが
アクセスするメモリのアクセスタイムに依存した時間経
過後にマスタCPUに対し出力する。従つて、不定データ
により誤動作等の不具合が発生する可能性がある。

本発明は、上記したような不具合を完全になくし、シス
テムの誤動作を防止するものである。

以下に、第４図に示したフローチヤートに沿つて本発明
の実施例の動作について説明する。

（ｉ）アナログ入力、A/D変換 LPF1a〜1cに電力系統の変成器，変流器等のセンサによ
り検出された状態量を表わす入力信号ｉ_ｎ１〜ｉ_ｎｎを
入力する。LPE1a〜1cはサンプリングによる折返し誤差
を防止するプレフイルタとして作用する。このフイルタ
出力はS/H回路1d〜1fによつて周期Ｔごとにサンプルホ
ールドされる。MPX1gはS/H回路1d〜1fを周期Ｔ′ごとに
順次切換えて、S/H回路1d〜1fの内容をA/D変換回路1hに
入力する。A/D変換回路1hは入力信号ｉ_ｎ１〜ｉ_ｎｎを
アナログ量からデイジタル量X₁〜Ｘ_ｎに変換し、これら
をRAM1に格納する。これらの動作を周期Ｔごとに毎回
繰返す。

（ii）イニシヤル処理（4a）イニシヤル処理として、DSP1jの内部メモリ（RAM24及び
レジスタ28）及びRAM1iを初期化する。

（iii）データ入力（4b）第１図1iに示したRAMに格納した電圧・電流信号をDSP1j
の内部メモリRAM24に転送する。

（iv）フイルタ係数入力（4c）デイジタルフイルタ演算に必要なフイルタ係数を、外部
ROM1kもしくは、システムバス1wを介し、他のユニツト
からDSP1jの内部メモリ24に転送する。

（ｖ）デイジタル演算処理装置フイルタ演算（4d）フイルタ演算として具体的にはいくつかの方法が考えら
れるが、その一例として次式（１），（２）に示す処理
を行なう。

Wn＝Ｋ・Xn＋B₁・Wn_-1＋B₂・Wn_-2 …（１） Yn＝Wn＋A₁・Wn_-1＋A₂・Wn_-2 …（２） K:ゲイン係数、 A1,A2,B1,B2:フイルタ係数 Xn:入力データ Yn:出力データ Wn_-1:Wnの１時刻遅延データ Wn_-2:Wnの２時刻遅延データ電圧，電流データの複数のデータを用いて順次行い、演
算結果をDSP1jの内部RAM24に記憶する。デイジタルフイ
ルタの構成及び特性については後で詳細に説明する。

（vi）シリアルデータ出力（１）（4e）上記したデイジタルフイルタ演算結果を出力する前に、
先に説明したDSP1jのシリアル入出力機能を用いて、シ
リアルデータを出力する。

第５図は、第１図の1n及び1oに示したゲート回路及びカ
ウンタ回路の具体的な回路例である。

第５図において、▲▼はボード（スレーブ）のセ
レクト信号、▲▼はマスタCPU1rからのデータスト
ローブ信号、SOはDSP1jからのシリアルデータ、▲
▼はマスタCPU1rに対してのアクノリツジ信号で
ある。

5aはNOR、5bはAND、5cはカウンタ（シフトレジスタ）、
5dはオープンコレクタ形のNANDゲートであり、各ゲート
回路共に周知である。

第１図のDS1jからシリアルデータ（“L"レベル）を第５
図5bのANDゲートのSO端子に印加する。

そうすることにより、カウンタ5cの入力端子A,B及びCLR
には“L"レベルの信号が印加されるため、カウンタ5cの
出力端子Ｑは“L"となり、1oの▲▼信号は
“H"となる。

この▲▼信号が“H"であるために、第１図の
1rのマスタCPUは、読み込み（または書込み）中であれ
ば、その動作を延ばす。（実際には▲▼が
“L"になるまで待ち。）従つて、DSP1jからシリアル出力を“L"にして上記ANDゲ
ート5bのSO端子に印加することにより、マスタCPU1rの
動作を待ちの状態にすることができる。

（vii）データ出力（4f） DSP1jはRAM1にデイジタルフイルタ演算データを出力
する。

（viii）シリアルデータ出力（２）（4g） 4fのブロツクにて、デイジタルフイルタ演算データの転
送を終了させたのち、マスタCPU1rに対し、アクセス可
能とするために、シリアルデータ（“H"）を（vi）に説
明したように第５図5bのANDゲートのSO端子に印加す
る。

そうすることにより、第５図5cのカウンタはカウントア
ツプ動作を開始し、所定の時間が経過したあと、出力端
子Ｑが“H"となり、▲▼信号は“L"となる。

従つて、マスタCPU1rは、データアクノリツジ信号が返
つてくるため、次の処理を行う。

（読込み中であれば、その動作を再開する。）以上述べた動作を周期Ｔごとに繰返す。

第６図は、本発明の動作を示す各部分の波形を示すもの
である。

DSP1jは第６図（ａ）に示すアドレス情報及び（ｂ）に
示す書込み信号ｐを出力する。

その前に、シリアルデータ（“L"）をSO端子に印加し、
（ｃ）に示すように、データ転送中（RAM1をアクセス
する間）は“L"となるようにし、転送後は“H"となるよ
うにする。

一方、マスタCPU1rは、DSP1jとは非同期にRAM1をアク
セするために、（ｄ）に示すようなタイミングでアドレ
ス情報を出力する。非同期にアクセスしているため、RA
M1のアドレスＡは同時刻にDSP1j及びマスタCPU1rから
アクセスされることがある。従つて、マスタCPU1rから
見たときのデータの内容は不定となるのだが、（ｃ）の
SO信号により、（ｅ）に示すように▲▼信号
が“L"となる時間を延ばしているため、DSP1jがデータ
転送を終了した後にデータを確定している。そのため、
アドレス一致したためによる、データが不定となること
は完全になくなるわけであり、保護リレーシステムとし
て誤動作の要因になることがなく、高信頼度な保護リレ
ーシステムが構成できる。

第７図には、本発明の変形例の実施例を示す。

第７図において、7a及び7yのみが第１図に示したブロツ
ク図と異なる。

7aは、割込み信号発生機能を有するデユアルポートRAM
であり、第８図8aに詳細にブロツクを示す。

8aにおいて、D₀〜Ｄ_ｎはデータバス、A₀〜Ａ_ｍはアドレ
スバスが接続される。INTはデユアルポートRAMから発生
する割込み信号である。（実際は、ある固定のアドレス
をアクセスすることにより、上記INT信号がアクテイブ
になる。） CSはチツプセレクト信号、OEはアウトプツトネーブル信
号、WEはライトネーブル信号である。

次に、変形例の動作について説明する。

第１図の実施例では、1nのゲート回路にDSP1jからシリ
アル出力データを印加する例について述べた。変形例で
は、フイルタ演算データを出力する前に、シリアル出力
データのかわりに、デユアルポートRAM7aからINT信号が
アクテイブ（“L"）となるように、ある固定のアドレス
をアクセスする。そうすることにより、第７図7yに示す
信号（INT）を出力し、1nのゲート回路に印加する。

また、第７図は1oのカウンタは、上記1nのゲート回路が
“L"となつた直後から、DSP1jがデユアルポートRAM7aを
アクセスする間まで、▲▼を“H"にするよう
に動作させる。従つて、第１図に示した実施例と全く同
様な効果がある。

さらに、レジスタ回路を設け、デユアルポートRAM1を
アクセスする間、上記レジスタ回路に“L"（実際には
０）のデータをDSP1jから出力することにより1nのゲー
ト回路に“L"レベルの信号を印加するようにする。

従つて、このような方法でも本発明の第１図に示した効
果があることは容易に理解できる。

本発明では、アナログ入力ユニツトとシステムコントロ
ールユニツトとのデータ転送の例について述べたが、こ
れ以外に、上述したようなDSPを用いたユニツト（例え
ば数値演算ユニツトなど）とシステムコントロールとの
データ転送にも適用できることは言うまでもないことで
ある。

〔発明の効果〕

本発明によれば、非同期で同一のデユアルポートRAMを
二つのプロセツサがアクセスする場合、アドレス競合が
生じても、データが不定になることがないので、保護リ
レーシステムとして誤動作することがなく、信頼度を向
上できる。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図はDSPの
ブロツク図、第３図はデユアルポートRAMのアドレス競
合時の各部のタイミング波形図、第４図は本発明の実施
例の動作フロー図、第５図は本発明の実施例の中の要素
回路図、第６図は本発明によるデユアルポートRAMのア
ドレス競合時の各部のタイミング波形図、第７図は本発
明の実施例の変形例のブロツク図、第８図はデユアルポ
ートRAMのブロツク図である。 1a,1b,1c……ローパスフイルタ、1d,1e,1f……サンプル
ホールド回路、1g……マルチプレクサ、1h……アナログ
／デイジタル変換回路、1i……ランダムアクセスメモ
リ、1j……デイジタルシグナルプロセツサ、1p……タイ
ミング制御回路。

Claims

【特許請求の範囲】

【請求項１】待機機能を有するプロセッサと待機機能の
ないプロセッサとを、シリアルデータを割込み信号とし
て発生する機能を有するデュアルポートメモリにデータ
アクセス可能に接続し、前記待機機能のないプロセッサが前記デュアルポートメ
モリに前記割込み信号を出力させるように構成し、前記
割込み信号出力に応動して、前記待機機能を有するプロ
セッサに待機信号を出力する待機信号送出部を設けると
ともに、前記待機信号送出部は、前記割込み信号消失時に、前記
待機機能を有するプロセッサからのデータストローブ信
号に応動して、前記待機機能を有するプロセッサにデー
タアクセス可能であることを表わすアクノリッジ信号を
出力することを特徴とするマルチプロセッサシステム。