JPS6235142B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は演算装置における演算用記憶装置、特
に演算処理をラツプさせながら処理を行うパイプ
ライン演算用メモリ装置に関する。

従来、演算装置は第１図に示す構造、すなわち
演算用データを格納するランダムアクセスメモリ
（以下RAMと略称する）１０（またはレジスタ
群）、データの一時記憶のためのラツチ１３，１
４、演算回路１５から成る。また、RAM１０内
はアドレス・デコーダ１１、メモリ・セル１２で
構成される。本装置による演算処理は次のように
行われる。先ず、第１サイクル目に信号１ａによ
つて指定されたアドレスがRAM１０のアドレ
ス・デコーダ１１に供給され、これによつてメモ
リ・セル１２の中の１語（第１オペランド）が読
み出され、バス１ｂを介してラツチ１３に格納さ
れる。第２サイクル目には同様にして第２オペラ
ンドがラツチ１４に格納される。第３サイクル目
にはラツチ１３，１４の２つのオペランドを演算
回路１５により演算した結果、データはバス１
ｃ、バス１ｂを介して、信号１ａにて指定される
メモリ・セル１２の１語に書き込まれる。この様
に、１つの演算処理は３サイクルに分けられてし
まい非常に低速となつてしまう。そこで第２図の
タイム・チヤートに示される如く、１サイクルで
データの読み出し（READ）と書き込み
（WRITE）をバス１ｂを時分割して行う方法も
とられている。この場合、アドレス信号１ａの切
り換え、バス１ｂの切り換えといつた複雑かつ速
度を落す制御を行うことになり、１マイクロサイ
クルの時間が長くなつてしまう欠点がある。

一方、汎用的な構造として第３図に示すような
構造がとられているものも多い。この演算装置は
読み出しと書き込みの２つのアドレスをもつ２ポ
ートRAM３０が使われている点とバスが２つの
読み出しバス３ｃ，３ｄ、書き込みバス３ｅに分
離されている点が前記した演算装置と異なる点で
ある。２ポートRAM３０は２つのアドレス・デ
コーダ３１，３２とデータを記憶するメモリ・セ
ル３３から成る。本装置による演算処理は第１の
アドレス信号３ａと第２のアドレス信号３ｂがそ
れぞれアドレス・デコーダ３１，３２に供給さ
れ、それぞれに対応したメモリ・セル３３内のデ
ータが読み出される。各データはバス３ｃ，３ｄ
を介してラツチ１３，１４に一時記憶され、演算
回路１５によつて演算された結果のデータをバス
３ｅを介して同サイクル内で信号３ｂの指定する
メモリ・セル３３内の１語へ記憶させる。このよ
うな構造の場合、バスの切り換えがないため、そ
のための遅延は減少するが、第４図に示す如く、
１マイクロサイクル中に２ポートRAM３０にお
けるデータの読み出しと書き込みを行う事にな
り、１マイクロサイクル時間はそれほど小さくな
らない。

第５図は１マイクロサイクル時間を短縮するた
め、RAMの読み出しと書き込みを２マイクロサ
イクルに渡つて行い、かつ１つの演算処理におけ
るデータの読み出しと前の演算処理におけるデー
タの書き込みを並列に行つて、等価的に１マイク
ロサイクルにて１つの演算処理を実行しようとす
るパイプライン演算装置である。この構成は、第
１のオペランドを格納するRAM５０、第２のオ
ペランドを格納するRAM５１、演算回路１５、
演算結果を一時記憶するラツチ５８、前記RAM
の書き込みアドレス・バツフア５９，６０から成
る。RAM５０，５１の内部構成は、読み出しア
ドレスをデコードするアドレス・デコーダ５２，
５４、書き込みアドレスをデコードするアドレ
ス・デコーダ５３，５４、メモリ・セル５６，５
７より成る。今、１の演算サイクルの制御信号の
一部としてRAM５０，５１に対し、アドレス信
号５ａ，５ｂ，５ｃ，５ｄが与えられたとする。
信号５ａ，５ｃはRAM５０，５１内のアドレ
ス・デコーダ５２，５４に供給され、対応するメ
モリ・セル内の１語が選ばれ、それぞれのデータ
がバス５ｅ，５ｆに送出される。この２つのオペ
ランドは演算回路１５にて演算された後、その結
果はラツチ５８に一時記憶されて、１マイクロサ
イクルを終了する。

一方、信号５ｂ，５ｄ（書き込みアドレス）は
同サイクルではRAMアドレス・バツフア５９，
６０に一時記憶されており、次のマイクロサイク
ルにて、それぞれ信号５b′，５d′として書き込み
用のアドレス・デコーダ５３，５５に供給され
る。これにより前マイクロサイクルでの演算結果
はバス５ｇを介してそれぞれのRAM５０，５１
内の１語に書き込まれる。この基本動作は第６図
に示したタイム・チヤートの如くなり、RAMか
らのデータ読み出しと書き込みを２サイクルに分
離し、１マイクロサイクル時間を短縮する事がで
きる。ところが、データのRAMへの書き込みと
次の演算のためのデータのRAMからの読み出し
とがラツプするため、第６図に示すように第２マ
イクロサイクル目で読み出しと書き込みのアドレ
スが一致（競合）した場合、第２マイクロサイク
ルからの演算処理は前演算処理のデータ書き込み
終了まで待たなければならない。この制御回路は
第７図に示したようになつている。すなわち、読
み出しアドレスと書き込みアドレスの一致を検出
するアドレス比較器７０を有する。前マイクロサ
イクルに書き込みアドレス信号５ｂをラツチ５９
に一時記憶した事によつて得られる信号５b′と現
マイクロサイクルにおけるアドレス信号５ａとを
アドレス比較器７０により常にアドレス間の競合
を監視し、競合した場合のみ信号７ａを発生して
第２のマイクロサイクルの実行を抑制するように
している。この結果、アドレス競合時には１マイ
クロサイクルのギヤツプが生じ、演算の処理性能
を低下してしまう重大な欠点がある。

本発明は前記したパイプライン演算装置におけ
る従来技術に鑑みなされたものであり、その目的
はパイプライン演算中に演算用RAMからのデー
タ読み出しのためのアドレスと書き込みのための
アドレスとが競合した場合でも、１マイクロサイ
クルの無駄を生じる事なく、円滑にパイプライン
を行えるRAMを提供するにある。

本発明は前マイクロサイクルにてRAMへの書
き込みアドレスのデコードを完了しておき、現サ
イクルの開始時に直ちにRAMへのデータの書き
込みを行い、読み出しとの競合があつても、待た
される事のないようにしたものである。以下、図
面により詳述する。

本発明に用いるパイプライン演算装置の基本的
動作原理は既に述べたので、これを省略し、ここ
では具体的な例を挙げ説明を加える事にする。す
なわち、第８図に示すマイクロ動作で本発明にな
るパイプライン演算用RAMの動作を述べる。

(1) 第１マイクロサイクル（Ｒ１＋Ｒ２→Ｒ３） 第５図のパイプライン演算装置における
RAM５０，５１にはそれぞれ奇数（例：Ｒ
１，Ｒ３など）と偶数（例：Ｒ２，Ｒ４など）
番目のワードが格納されているとする。この
時、第８図に示した第１マイクロサイクルで
は、RAM５０からＲ１，RAM５１からＲ２が
読み出される。これらのデータはバス５ｅ，５
ｆを介して演算回路１５により加算され、その
結果をラツチ５８に格納して本サイクルを終了
する。以上の動作中におけるRAM５０の詳細
な動作を第９図を用いて説明する。

第９図は本発明になるパイプライン演算用
RAMの構成を示したものである。RAMの読み
出しと書き込みのアドレスを指定するマイクロ
命令レジスタ８０、この中で書き込みアドレ
ス・フイールドを一時記憶するRAMアドレ
ス・バツフア５９、読み出し用アドレス・デコ
ーダ５２、書き込み用アドレス・デコーダ５
３、書き込みクロツク・ゲート群８１及びメモ
リ・セル５６から成る。本RAMの動作を第１
０図に示したタイム・チヤートを参照しつつ詳
細に説明する。

本実施例における演算装置のクロツクは第１
０図に示すように２相クロツク８ａ，８ｂとす
る。クロツク８ａが“Ｈ”でマイクロ命令レジ
スタ８０に制御データ（マイクロ命令）が確定
する。これによつてRAMの読み出し、書き込
みアドレス・フイールドがそれぞれ信号５ａ，
５ｂを通じて、アドレス・デコーダ５２と
RAMアドレス・バツフア５９に供給される。
信号５ａはアドレス・デコーダ５２でデコード
され、信号８ｅの１つが選択されて対応する１
語が読み出され、バス５ｅに送出される。一
方、信号５ｂはRAMアドレス・バツフア５９
にクロツク８ｂ“Ｈ”にて一時記憶される。こ
れにより、クロツク８ｂ“Ｈ”以後、信号５
b′がアドレス・デコーダ５３に供給されてデコ
ードが開始される。本サイクル中にデコード結
果が信号８ｃの１つに確定する（先行デコー
ド）。

(2) 第２マイクロサイクル（R₃＋R₄＋R₅） 第８図に示した第２マイクロサイクルでは、
前マイクロサイクルの延長であるRAM５０中
のＲ３への書き込みサイクルとRAM５０から
Ｒ３，RAM５１からＲ４の読み出しサイクル
が並列に行なわれる。すなわち、前マイクロサ
イクルでの演算結果（Ｒ１＋Ｒ２）はラツチ５
８Ｌに格納されており、この出力は書き込みバ
ス５ｇに送出されている。一方、RAM５０中
のＲ３は読み出しバス５ｅに送出される事にな
る。ここでRAM５０中のＲ３は、書き込みと
読み出しサイクルが同マイクロサイクル中で発
生する事になる。以上のマイクロ動作中におけ
るRAM５０の詳細な動作を第９図および第１
０図を用いて説明する。

第１マイクロサイクルにて確定した８ｃの１
つの信号はクロツク８ａと書き込みクロツク・
ゲート群８１とで書き込み信号となつた信号８
ｄの１つをメモリ・セル５６に送る。これによ
り書き込みが終了するが、本サイクルから演算
を開始する処理（Ｒ３＋Ｒ４→Ｒ５）では、第
１マイクロサイクルと全く同じようにRAM５
０から、Ｒ３、RAM５１からＲ４を読み出
す。ここでRAM５０におけるＲ３の競合が発
生するが、第１１図に示したメモリ・セルと第
１２図に示したタイム・チヤートによつてアド
レス競合時における本発明の動作原理を補足説
明する。メモリ・セル部の１つはメモリ・セル
１００、読み出しデータバス５ｅ×ｊ（ｊ番
目）、５−及びこれらにセル内のデータを
送り出すためのトランスフアMOS１０１，１
０２、書き込みデータバス５ｇ−ｊ、５−
ｊ、読み出し制御線８ｅ−ｉで、書き込み制御
線８ｄ−ｉから成る。第１マイクロサイクルの
後半で演算結果が書き込みデータバス５ｇ−ｊ
及びアドレス・デコーダ５３の出力８ｃ−ｉが
確定している状態で、第２マイクロサイクルへ
移ると、メモリ・セル１００への書き込み信号
８ｄ−ｉがクロツク８ａと書き込みクロツク・
ゲート群８１により発生し、メモリ・セル１０
０にバス５ｇ−ｊ上のデータを書き込む（信号
１０ａ参照）。また、第２マイクロサイクルか
ら演算を開始する処理ではデータ書き込み中に
アドレス・デコーダ５２により得られる読み出
し制御信号８ｅ−ｉを発生させ、トランスフア
MOS１０１，１０２を開く。これによりメモ
リ・セル１００の内容を読み出しバス５ｅ−
ｊ、５−に送出する。書き込みサイクルが
読み出しサイクルに対し、半サイクル程度先行
しているため、読み出し信号８ｅ−ｉが確定す
る前に書き込み動作が終了する。この結果、書
き込み動作が読み出しのためのアドレス・デコ
ードに埋つてしまい、たとえ、アドレス競合が
発生しても、これを無視してパイプライン演算
を続行する事ができるわけである。

上記した本発明の一実施例によれば、パイプラ
イン演算を行うための演算用RAM上で読み出し
と書き込みのアドレスに競合が生じても、これを
無視してパイプライン演算が続行できるので、処
理の低下を招くことなく高速な（１マイクロサイ
クル時間の短かい）演算を行える効果を有する。

本発明によれば、例えばマイクロプログラム制
御の演算装置において、パイプライン演算を行う
という意識なしにマイクロプログラミングできる
と共に、演算用RAMの読み出し、書き込みの競
合があつてもこれをハードウエアで回避でき、円
滑なパイプライン演算を行える効果がある。

【図面の簡単な説明】

第１図は従来の演算装置の一般的構成を示す
図、第２図はそのタイム・チヤートを示す図、第
３図は２ポートRAMを用いた従来の演算装置の
構成を示す図、第４図はそのタイム・チヤートを
示す図、第５図はパイプライン演算を行う演算装
置の構成を示す図、第６図はそのタイム・チヤー
トを示す図、第７図はアドレス競合の検出回路を
示す図、第８図はマイクロ動作を示す図、第９図
は本発明になるパイプライン演算用のRAMの構
成を示す図、第１０図はそのタイム・チヤートを
示す図、第１１図は上記RAMの１セルを示す
図、第１２図はそのタイム・チヤートを示す図で
ある。 ５２，５３……アドレス・デコーダ、５９……
RAMアドレス・バツフア、８１……書き込みク
ロツク・ゲート群。

Claims (1)

【特許請求の範囲】
1. １ 演算データを記憶するランダムアクセス形メ
   モリと、該メモリからのデータの読出し番地をデ
   コードする第１のデコード手段と、該メモリへの
   データへの書込み番地を一時記憶する記憶手段
   と、該一時記憶手段の内容をデコードする第２の
   デコード手段と、該第２のデコード手段のデコー
   ド結果に従つて上記メモリへ書込み信号を発生す
   る書込み信号発生手段とを有すると共に、１つの
   演算サイクルでは、上記第１のデコード手段によ
   つて読み出し番地のデコードの後、該デコード結
   果に従つて対応するデータを上記メモリから読出
   し、書込み番地を上記一時記憶手段に格納し、こ
   れを第２のデコード手段によつて書込み番地をデ
   コードしておき、引き続く次の演算サイクルで
   は、上記第２のデコード手段のデコード結果を上
   記信号発生手段に取込ませて書込み信号を発生さ
   せ対応データを書込ませ、もつてある１つの演算
   サイクルで１つの演算処理におけるデータの読み
   出しと前の演算処理におけるデータの書き込みを
   並列に行うようにした事を特徴とするパイプライ
   ン演算用メモリ装置。