JPH04326126A - ディジタル計算機のレジスタファイルおよびそれを用いた命令実行方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はディジタル計算機のレ
ジスタファイルおよびそれを用いた命令実行方式に関し
、特に、ディジタル計算機のＣＰＵ内部で使用されるレ
ジスタファイルとそれを用いた命令実行方式に関する。

【０００２】

【従来の技術】ＣＰＵで処理される命令には、１サイク
ルで処理されるものもあれば、複数サイクルを必要とす
るものもある。アンド等の論理演算、加算（ＡＤＤ）等
の演算は前者の例であり、メモリに対するロード／スト
ア（Ｌｏａｄ　／Ｓｔｏｒｅ）命令や、フローティング
ポイント（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ）　演算は後
者の例である。

【０００３】一般に、ＣＰＵは、プログラムに出現する
命令の順序に従って命令の実行を行う。この場合、複数
サイクルかかる命令が来ると、その次の命令が前の命令
の結果に依存しなくても前の命令の終了を待つことが必
要である。

【０００４】しかしながら、この方式では、処理速度が
遅くなるため、前記のような場合には、複数サイクルを
要する命令の終了を待たずに、以降の命令を実行できる
ようにし、ＣＰＵの処理速度を向上させるようにした処
理方式が提案された。

【０００５】この処理方式によると、複数サイクルを要
する命令Ａを処理中に、それより後に出現する命令Ｂが
実行され、前記命令Ａの終了より早く、命令Ｂの実行が
完了すると、ＣＰＵの内部状態は命令Ａの実行の完了よ
り早く、更新されることになる。しかし、この方式では
、ＣＰＵの内部状態が更新された後に、命令Ａに例外が
発生すると、ＣＰＵの内部状態を命令Ａの実行時点に戻
し、再び命令Ａをやり直さなければならなくなる。この
ため、その手当てをしておくことが必要になる。

【０００６】近年、ハードウェアによる命令実行順序の
ダイナミックなスケジュールの代わりに、コンパイラに
よるスタティックなスケジュール（コンパイラが命令間
のリソースのコンフリクトを生じにくいような命令列を
生成する）が提案されている。

【０００７】この提案の一具体例を図１１を参照して説
明する。図において、６１は各種の命令が格納されてい
る命令メモリ（インストラクションメモリ）、６２はプ
ログラムに良く使用される命令が前記命令メモリから転
送されている命令キャッシュ、６３はプログラムに従っ
て読み出された命令をデコードするデコーダである。

【０００８】６４は分岐命令を処理する分岐処理部、６
５は四則演算を実行するＡＬＵ、６６は複数ビットから
なるデータを左または右方向にシフトするシフター、６
７はロードまたはストア命令を処理するロード／ストア
処理部である。また、６８はバッファ、６９はデータキ
ャッシュ、７０はデータメモリである。

【０００９】さらに、７１はシャドウレジスタファイル
（Ｓｈａｄｏｗ　Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ）、７２
はシークェンシャルレジスタファイル（Ｓｅｑｕｅｎｔ
ｉａｌ　Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ）である。

【００１０】７３はＣＰＵであり、前記デコーダ６３、
ＡＬＵ６５、シフター６６、ロード／ストア処理部６７
、シャドウレジスタファイル７１およびシークエンシャ
ルレジスタファイル７２から構成されている。

【００１１】前記の構成のＣＰＵ７３において、通常は
シャドウレジスタファイル７１とシークェンシャルレジ
スタファイル７２には同じデータが格納されている。い
ま、プログラムが実行されてきて、１サイクルで処理で
きる命令、例えば加算（ＡＤＤ）命令を実行する順序が
来たとすると、前記命令キャッシュ６２から加算命令が
読み出され、デコーダ６３でデコードされる。このデコ
ードの結果に従って、ＡＬＵ６５はシークェンシャルレ
ジスタファイル７２からのデータに加算処理を施し、そ
の出力ラインを通って、シャドウレジスタファイル７１
とシークェンシャルレジスタファイル７２に同時に書き
込む。

【００１２】一方、複数サイクルの処理を要するロード
命令の場合には、ロード処理部６７はシークェンシャル
レジスタファイル７２からのデータをバッファ６８に転
送する。バッファ６８はアドレスデータにより、データ
キャッシュ６９をアクセスし、アクセスしたデータを一
旦シャドウレジスタファイル７１に格納する。前記バッ
ファ６８によりアクセスされるデータがデータキャッシ
ュ６９にない場合には、データメモリ７０がアクセスさ
れ、該データメモリ７０から取り出されたデータが一旦
シャドウレジスタファイル７１に格納される。

【００１３】ロ―ド実行中に、ロ―ド命令以降の命令は
シャドウレジスタファイル７１からデ―タを読み、分岐
処理部６４、ＡＬＵ６５、シフタ６６で処理を行い、そ
の結果をシャドウレジスタファイル７１に格納する。

【００１４】以上のような複数サイクルの処理の結果、
ロード命令の実行が終了すると、前記シャドウレジスタ
ファイル７１に格納されていたデータが前記シークェン
シャルレジスタファイル７２に転送され、該シークェン
シャルレジスタファイル７２のデータを更新する処理が
行われる。

【００１５】従来は、以上のような処理をしているため
、ロード命令の実行中に何らかの例外が生じ、再度ロー
ド命令をやり直さなければならない事態が発生した時に
は、シークェンシャルレジスタファイル７２にはロード
命令の実行開始時のデータがまだ保存されているため、
再度ロード命令を実行することができる。

【００１６】以上の方式を採用すれば、比較的少量のハ
ードウェアの追加によって、ダイナミックなスケジュー
ルと同等のサイクル数で、効率良く命令列を処理し、か
つダイナミックなスケジュールよりも短いサイクルタイ
ムのＣＰＵを実現することができる。

【００１７】

【発明が解決しようとする課題】しかしながら、前記の
従来技術では、シャドウレジスタファイル７１とシーク
ェンシャルレジスタファイル７２という、２つの異なる
レジスタファイルを必要とし、装置が高価になるという
問題があった。また、前記のように複数サイクルの処理
を行う時には、処理結果を一旦シャドウレジスタファイ
ル７１に書き込み、その後書き込んだデータをシークェ
ンシャルレジスタファイル７２に転送するという動作を
必要とし、処理速度が遅くなるという問題があった。

【００１８】本発明の目的は、前記した従来技術の問題
点を解消し、安価かつ高速で処理できる、スタティック
なスケジュールを利用したＣＰＵを提供することにある
。

【００１９】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、ディジタル計算機のＣＰＵのレ
ジスタファイルであって、各々が同一の２つのレジスタ
から構成された複数のレジスタ語と、各レジスタ語の中
に設けられた、前記２つのレジスタの一方を選択するフ
ラグ（以下、Ｓフラグと呼ぶ）と、各レジスタ語の中に
設けられた、レジスタ語の状態を示すフラグ（以下、Ｂ
フラグと呼ぶ）と、全レジスタ語のＢフラグをリセット
するリセット手段と、アドレス指定されたレジスタ語の
Ｂフラグの内容を必要に応じてセットするセット手段と
、Ｂフラグがセットされているレジスタ語のＳフラグの
内容を必要に応じて反転する反転手段とを具備した点に
特徴がある。

【００２０】請求項２の発明は、請求項１のレジスタフ
ァイルにおいて、複数サイクルを必要とする命令の実行
時に元のデータは前記レジスタ語の一方のレジスタに残
し、かつ命令の実行により得られたデータを他のレジス
タに格納し、次に後者のデータを用いて他の命令を実行
する時には、前記レジスタのデータを前記一方のレジス
タに転送することなく、そのまま用いるようにした命令
実行方式を提供した点に特徴がある。

【００２１】

【作用】本発明によれば、プログラムの実行時において
、複数サイクルを必要とする命令、例えばロード命令の
実行時に、実行に供されるデータはレジスタ語の一方の
レジスタに残され、実行により得られたデータは他のレ
ジスタに格納される。そして、この他のレジスタに格納
されたデータは前記一方のレジスタに転送されることな
く、そのまま、後の命令の処理時に利用される。

【００２２】以上の結果、命令の処理速度が従来より向
上する。また、先行処理後に、何らかの原因により、前
記複数サイクルを必要とする命令の再処理が必要になっ
た時には、前記一方のレジスタに処理前のデータが保存
されているので、この命令からプログラムの処理を速や
かに再開することができる。

【００２３】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。まず、本発明のレジスタファイルの概要を図１
のブロック図を参照して説明する。本発明においては、
前記シャドウレジスタファイル７１とシークェンシャル
レジスタファイル７２に相当するレジスタファイルは、
１個もしくは複数個のレジスタ語１から構成されている
。各レジスタ語１は、２つのレジスタ２ａ、２ｂと、１
個のＳフラグ３と、１個のＢフラグ４とから構成されて
いる。

【００２４】各レジスタ語１には、レジスタアドレスデ
コーダ５から、そのレジスタ語がアドレスされたことを
示すワード線６が接続されている。また、全レジスタ語
１は、少なくとも１本のデータバス７と、Ｓ反転信号９
と、ブースト（ＢＯＯＳＴ）１０とを共有している。

【００２５】ここに、データバス７にはレジスタ２ａ、
２ｂに記憶するデータあるいはレジスタ２ａ、２ｂから
読み出されたデータが往来する。Ｓ反転信号９はＳフラ
グ３を反転する信号であり、ブースト信号１０はプログ
ラム中の命令の性質を示す信号であり、該命令の開始と
終了が解離していることを示す信号である。換言すれば
、ブ―スト信号１０は、命令が複数サイクルの処理を必
要とするものか否かを示すものである。

【００２６】レジスタ２ａと２ｂは、Ｓフラグ３から出
力されるセレクト信号８ａ又は８ｂが１で、ワード線６
上の信号が１の場合に、この条件を満たすレジスタから
データバス７にデータが出力されたり、逆にデータバス
７から該レジスタにデータが入力されたりする。

【００２７】Ｂフラグ４は１ビットの状態をもつフラグ
で、ワード線６からの信号とブースト信号１０とを入力
とし、Ｂフラグ４の状態をＳフラグ３に対して出力する
。Ｂフラグ４は、ブースト信号１０が０の時には、常に
０である。ブースト信号１０が１の時には、ワード線６
が１でかつライト（Ｗｒｉｔｅ、以下Ｗと略す）の場合
Ｂフラグは１となり、上記以外の場合にはＢフラグは以
前の値を保持する。

【００２８】Ｓフラグ３は１ビットの状態をもつフラグ
で、Ｂフラグ４の状態とＳ反転信号９を入力として受け
、２つのセレクト信号８ａ、８ｂをレジスタ語１内の２
つのレジスタ２ａ、２ｂに与える。前記２つのセレクト
信号８ａ、８ｂは互いに１の補数の関係、つまり一方が
０であれば他方が１であるという関係にある。

【００２９】Ｓフラグ３はＢフラグ４の値が１の時、Ｂ
フラグ４の値が０の時のＳフラグ３の値を反転してセレ
クト信号８ａ、８ｂに出力するが、Ｓフラグ３の状態そ
のものは変化しない。Ｂフラグ４の値が１、かつＳ反転
信号９が１のときには、次のクロックサイクルになった
時にＳフラグの状態が反転する。なお、この理由は図７
、図８に関する後程の説明で明らかになろう。

【００３０】図２は、図１の構成をより具体的に表した
ブロック図である。図から明らかなように、レジスタフ
ァイルは、複数個のレジスタ語１から構成されており、
各レジスタ語１は、２つの行方向に配置された複数個の
３ポートレジスタセル１２と、それぞれの行に対応する
２個のレジスタワード線ドライバ１１から構成されてい
る。以後、これらを総称する時には、バンクＡ、バンク
Ｂと呼ぶことにする。

【００３１】前記複数個の３ポートレジスタセル１２の
行方向の個数はワード巾を示し、列方向の巾はワード数
を示している。また、各レジスタワード線ドライバ１１
からはワードライン（ｗｏｒｄ　ｌｉｎｅ）　１５、１
６、１７、１８、…が伸び、それぞれ行方向に配置され
た３ポートレジスタセル１２に入っている。一方、該３
ポートレジスタセル１２の列方向には、前記データバス
７が伸びている。

【００３２】一方、前記レジスタワード線ドライバ１１
の入力側には、クロックΦ２、ライト信号Ｗ、セレクト
信号ＳｅｌＡ、Ｂ、デスティネーションセレクト信号Ｄ
ｓｔＳｅｌ、第１のソースセレクト信号Ｓｒｃ１Ｓｅｌ
、および第２のソースセレクト信号Ｓｒｃ２Ｓｅｌが入
力する。ここに、前記セレクト信号ＳｅｌＡ、Ｂはバン
クＡ、Ｂを選択する信号であり、前記Ｓフラグ３から出
力される。前記ＤｓｔＳｅｌ信号は書込むレジスタを指
定する信号であり、前記Ｓｒｃ１Ｓｅｌ信号およびＳｒ
ｃ２Ｓｅｌは読出すレジスタを指定する信号である。

【００３３】また、前記クロックΦ２とライト信号Ｗは
ライン１４から与えられ、ＤｓｔＳｅｌ、Ｓｒｃ１Ｓｅ
ｌ、およびＳｒｃ２Ｓｅｌの各信号は、前記レジスタア
ドレスレコ―ダＳに接続されたワード線６から与えられ
る。

【００３４】図３に前記レジスタワード線ドライバ１１
の一具体例の回路図、図４に前記３ポートレジスタセル
１２の一具体例の回路図を示す。

【００３５】図３は前記ワードライン１５に接続された
レジスタワード線ドライバ１１を示すが、他のワードラ
イン１６、１７、１８、…に接続されたレジスタワード
線ドライバ１１の構成も同一である。

【００３６】図３において、２１、２２、２３、２７、
２８、２９および３３はＰチャンネルのＭＯＳ型ＦＥＴ
、２４、２５、２６、３０、３１および３２はＮチャン
ネルのＭＯＳ型ＦＥＴである。また、Φ２＝０の時には
ワードライン１５は書込みの有無を示し、Φ２＝１の時
にはワードライン１５は読出しの有無を示す。ライト信
号ＷはΦ２＝０の時でかつ対応するレジスタ語に書込み
がある場合にのみ１となる。ライト信号ＷはΦ２＝１の
時には絶対に１にはならない。読出しと書込みは時分割
で行われる。

【００３７】前記ＦＥＴ２１、２２、２３、２４、２５
、２６および３３はレジスタ書込み時にワードライン１
５を駆動し、ＦＥＴ２７、２８、２９、３０、３１およ
び３２はレジスタ読出し時にワードライン１５を駆動す
る。

【００３８】Φ２＝１の時には、前記のようにＷ＝０の
ため、ＦＥＴ２３と２４が共にオフになり、ＦＥＴ２９
と３０は共にオンになる。この時、ＦＥＴ２７、２８、
３１および３２は、ＳｅｌＡとＳｒｃ１Ｓｅｌを入力と
するナンドゲートを形成する。したがって、ＳｅｌＡ＝
Ｓｒｃ１Ｓｅｌ＝１であれば、ワードライン１５は１と
なり読出しが行われる。

【００３９】Φ２＝０かつＷ＝０の時には、ＦＥＴ３０
がオフになり、ＦＥＴ２４はオフ、ＦＥＴ３３と２３は
共にオンになるため、ワードライン１５は０となり、書
込みは行われない。

【００４０】Φ２＝０かつＷ＝１の時には、ＦＥＴ２９
と３０はオフ、ＦＥＴ３３はオフ、ＦＥＴ２４と２３は
共にオンになり、ＦＥＴ２１、２２、２５および２６は
ナンドゲートを形成する。よって、ＳｅｌＡ＝ＤｓｔＳ
ｅｌ＝１との時に、ワードライン１５は１となり、書込
みが行われる。

【００４１】図４は、前記３ポートレジスタセル１２の
一具体例を示し、１５、１６はワードライン、３４、３
５はＮチャンネルのＭＯＳ型ＦＥＴ、３６はレジスタセ
ルである。

【００４２】書込み時には、ワードライン１５、１６は
共に１になり、ビット線３７、３８上のデータは同時に
レジスタセル３６に書込まれる。一方、読出し時には、
ワードライン１５、１６は別々に１になり、ビット線３
７、３８上に独立的にデータを読み出すことができる。

【００４３】図２のＢフラグ４はライト信号Ｗ、ブース
ト信号１０およびＤｓｔＳｅｌ信号を入力とし、Ｂフラ
グを出力する回路であり、その一具体例を図５に示す。 Ｂフラグ４は図示されているように、２個のアンドゲー
ト４１、４２と、１個のオアゲート４３と、２つのラッ
チ４４、４５から構成されている。ライト信号ＷとＤｓ
ｔＳｅｌ信号を入力とするアンドゲート４１は、対応す
るレジスタ語に書込みがなされていることを検出する。 また、２つのラッチ４４と４５はそれぞれクロックΦ２
とΦ１を用いてＤ型のフリップフロップ（Ｄ−ＦＦ）を
構成している。

【００４４】図５の回路の入力信号である、ライト信号
Ｗ、ブースト信号１０およびＤｓｔＳｅｌ信号と、出力
信号であるＢフラグとの関係は、図６に示すようになる
。この図から、ブースト信号１０が０の時には、Ｂフラ
グは必ず０になり、ブースト信号１０、ライト信号Ｗお
よびＤｓｔＳｅｌが共に１の時には、Ｂフラグが１にな
ることがわかる。すなわち、プログラム中の命令の開始
と終了が解離した状態にあり、かつ書込みの時に、Ｂフ
ラグが１になる。

【００４５】次に、Ｓフラグ３について説明する。Ｓフ
ラグ３はＢフラグとＳ反転信号９を入力とし、ＳｅｌＡ
およびＳｅｌＢ信号を出力とするものであり、その一具
体例を図７に示す。

【００４６】図示されているように、Ｓフラグ３は、２
個のラッチ５１、５２と、１個のインバータ５３と、３
個のマルチプレクサ５４、５５、５６と、１個のアンド
ゲート５７から構成されている。２個のラッチ５１、５
２は、それぞれクロックΦ２とΦ１を用いてＤ型のフリ
ップフロップを構成している。ＳｅｌＡとＳｅｌＢ信号
の極性は、互いに逆になっており、その極性は前記Ｂフ
ラグの極性により切替えられる。

【００４７】また、Ｂフラグ＝１、Ｓ反転信号＝１の時
には、マルチプレクサ５６の“１”の出力が選ばれ、イ
ンバータ５３の出力である現状態を反転した信号が２個
のラッチ５１、５２からなるＤ型のフリップフロップに
入力する。そして、クロックΦ２とΦ１が入力すると、
前記Ｄ型のフリップフロップはこの信号をラッチし、前
記現状態を反転する。

【００４８】図８は上記の動作を示す入出力信号テーブ
ルであり、Ｄ型のフリップフロップの出力である現状態
が“１”のとき、Ｂフラグ＝０、Ｓ反転信号＝０である
と、マルチプレクサ５４と５５はそれぞれ端子０を選択
し、ＳｅｌＡ＝１、ＳｅｌＢ＝０になる。逆に、Ｂフラ
グ＝１、Ｓ反転信号＝０であると、マルチプレクサ５４
と５５はそれぞれ端子１を選択し、ＳｅｌＡ＝０、Ｓｅ
ｌＢ＝１になる。

【００４９】しかしながら、Ｂフラグ＝１、Ｓ反転信号
＝１であると、アンドゲート５７の出力が１となって、
マルチプレクサ５６はインバータ５３の出力を選択し、
前記Ｄ型のフリップフロップに送るため、クロックΦ２
とΦ１が入力すると、前記Ｄ型のフリップフロップはこ
の信号をラッチし、前記現状態を反転する。

【００５０】この結果、次にＢフラグ＝０、Ｓ反転信号
＝０となると、ＳｅｌＡ＝０、ＳｅｌＢ＝１になる。逆
に、Ｂフラグ＝１、Ｓ反転信号＝０であると、ＳｅｌＡ
＝１、ＳｅｌＢ＝０になる。

【００５１】以上のように、Ｓフラグ３は前記Ｂフラグ
の極性に応じて、ＳｅｌＡ、ＳｅｌＢの極性を反転し、
またＢフラグ＝Ｓ反転信号＝１となり、クロックΦ２と
Φ１が入力すると、前記ＳｅｌＡ、ＳｅｌＢの極性はさ
らに反転する。

【００５２】次に、本実施例の動作を、図９のプログラ
ムを実行する場合を例にして説明する。

【００５３】図９のプログラムは、メモリロケーション
（ｎ−１）にて、レジスタ語Ｒ２のデータとデータ０と
のアンドを取り、その結果をレジスタ語Ｒ２に格納する
というＡＮＤ命令を行い、メモリロケーション（ｎ＋０
）にて、レジスタ語Ｒ２のデータをレジスタ語Ｒ１にロ
ードするロード命令を実行し、メモリロケーション（ｎ
＋１）にて、レジスタ語Ｒ２に１を加算し、レジスタ語
Ｒ２に格納するＡＤＤ命令を実行し、メモリロケーショ
ン（ｎ＋２）にて、レジスタ語Ｒ１とＲ２の値を加算し
て、レジスタ語Ｒ５に格納するＡＤＤ命令を実行すると
いうものである。

【００５４】ここに、メモリロケーション（ｎ＋０）の
命令の実行には複数サイクルの処理を必要とする。また
、メモリロケーション（ｎ＋１）の命令の実行には、メ
モリロケーション（ｎ＋０）の命令で更新されるリソー
スＲ１を使わないので、前記ロード命令の完了を待たず
に実行することができる。また、その次の命令であるメ
モリロケーション（ｎ＋２）のＡＤＤ命令は、前記リソ
ースＲ１を使うため、この時点で前記ロード命令が完了
していれば、このＡＤＤ命令を実行し、完了していなけ
れば、ロード命令の完了を待って該ＡＤＤ命令の実行に
移ることになる。　　前記プログラムを実行する時の、
図２の回路の動作を、図１０を適宜参照して説明する。 図１０は図２の回路に入力する信号を、メモリロケーシ
ョンに対応させ、かつレジスタ語Ｒ１、Ｒ２別に表した
ものである。

【００５５】前記プログラムの実行を開始する時には、
ＣＰＵはまず図２の回路をリセットし、全てのレジスタ
語に入力するブースト信号１０を０にする。このリセッ
トにより、Ｓフラグ３はＳｅｌＡ、Ｂにより、バンクＡ
、Ｂのどちらを指してもかまわないが、ここでは全レジ
スタ語において、バンクＡを指すものとする。Ｓ反転信
号９は、通常は０となっている。

【００５６】前記プログラムのメモリロケーション（ｎ
−１）のＡＮＤ命令の実行時には、ブースト信号＝０で
あるので、全部のＢフラグは０であり、バンクＡを選択
するＳｅｌＡは１である。このため、ＡＮＤ命令の演算
結果である０は、レジスタ語Ｒ２のバンクＡ側のレジス
タに書込まれる。

【００５７】メモリロケーション（ｎ＋０）のロード命
令の実行時には、図示されていないデコーダは該ロード
命令が複数サイクルの命令であることを検出し、次のサ
イクル以降ブースト信号＝１とする。ロード命令自身に
関しては、ブースト信号＝０であるため、レジスタ語Ｒ
２のバンクＡからデ―タを読出し、読んだメモリデータ
をレジスタ語Ｒ１のバンクＡに書込む。

【００５８】メモリロケーション（ｎ＋１）のＡＤＤ命
令は、前記ロード命令の完了に先行して実行される。こ
の時、ソースオペランドとしてのレジスタ語Ｒ２からデ
ータをリードするため、該データはレジスタ語Ｒ２のバ
ンクＡ側から読み出される。しかし、デスティネーショ
ンオペランドとしてのレジスタ語Ｒ２はライトであるか
ら、すなわちレジスタ語Ｒ２のＤｓｔＳｅｌ＝１、ライ
ト信号Ｗ＝１であるから、レジスタ語Ｒ２のＢフラグは
ここで１となる。

【００５９】この結果、メモリロケーション（ｎ＋１）
の加算結果はレジスタ語Ｒ２のバンクＢに書込まれる。

【００６０】このＡＤＤ命令の実行が終了した時点で前
記ロード命令が完了していない場合には、前記デコーダ
はメモリロケーション（ｎ＋２）のＡＤＤ命令をデコー
ドする時に、レジスタ語Ｒ１が「使用中」であることを
検出し、ロード命令の完了を待つ。

【００６１】一方、前記メモリロケーション（ｎ＋１）
のＡＤＤ命令が完了した時点で、前記ロード命令が正し
く終わっていれば、ＣＰＵは１サイクルの間Ｓ反転信号
を１にし、その後、前記ブースト信号とＳ反転信号とを
共に０にセットする。これにより、前記レジスタ語Ｒ２
のＳフラグが反転し、Ｂフラグにより指示されるバンク
は逆になる。すなわち、Ｂフラグ＝０ならバンクＢが参
照され、Ｂフラグ＝１ならバンクＡが参照されることに
なる。

【００６２】メモリロケーション（ｎ＋２）のＡＤＤ命
令では、レジスタ語Ｒ１のＢフラグ＝０、Ｓフラグ＝１
のため、ＳｅｌＡ＝１となり、バンクＡからデータが読
み出される。一方、レジスタ語Ｒ２のＢフラグ＝０のた
め、Ｓフラグ３のＳｅｌＢ＝１となり、レジスタ語Ｒ２
はメモリロケーション（ｎ＋１）のＡＤＤ命令で更新さ
れた値の入っているバンクＢから読まれる。

【００６３】したがって、レジスタ語Ｒ１のバンクＡに
格納された前記メモリロケーション（ｎ＋０）の命令結
果は、メモリロケーション（ｎ＋２）において、該レジ
スタ語Ｒ１のバンクＡから直接読み出されてＡＤＤ演算
に供されることとなる。このため、本実施例では、従来
方式のように、複数サイクルの処理を要する命令により
得られた結果は、レジスタ間で転送されることがないの
で、その分処理速度が高速になる。

【００６４】なお、前記ロード命令の完了を待った後に
ＡＤＤの実行をする場合も、前記と同様の動作をする。 すなわち、ロード命令の完了を待っている間に、Ｓフラ
グの反転が生じ、ブースト信号＝０となる。

【００６５】さて、前記メモリロケーション（ｎ＋０）
のロード命令の実行時に、ロード命令が、ページフォル
トやメモリエラー等で正しく完了しなかった場合には、
ＣＰＵは例外処理ルーチンに行き、しかるべき仕事をし
た後に、メモリロケーション（ｎ＋０）のロード命令を
再実行できなければならない。

【００６６】このような事態が発生した時には、メモリ
ロケーション（ｎ＋１）のＡＤＤ命令で、レジスタ語Ｒ
２の状態は既に更新されてしまっている。しかしながら
、本実施例では、レジスタ語Ｒ２の更新された値はバン
クＢにあり、レジスタ語Ｒ２の更新前の値はバンクＡに
残っている。

【００６７】前記のような事態が発生し、ロード命令が
再実行されることになった時には、ＣＰＵは前記ブース
ト信号を０にセットする。この結果、Ｂフラグは全てリ
セットされ、このプログラム例で言えば、レジスタ語２
は再びバンクＡから参照されるようになり、遅滞なく再
実行をすることができる。

【００６８】なお、前記の実施例では、複数サイクルの
処理を必要とする命令がロード命令である場合について
説明したが、本発明はこれに限定されず、フローティン
グポイント（ｆｌｏａｔｉｎｇ　ｐｏｉｎｔ）　演算や
、ブランチ命令に対する他の命令の先行実行にも適用す
ることができる。

【００６９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数サイクルの処理を必要とする命令の実行
によって得られた結果をあるレジスタに入れた後、この
結果を、従来方式のように、他のレジスタに転送するこ
となく後続のプログラムの処理を続行することができる
ので、ＣＰＵの処理速度を向上することができるという
効果がある。

【００７０】また、複数サイクルの処理を必要とする命
令の後に続くプログラム中の命令が前者の命令の処理結
果を用いない場合には、後者の命令が前者の命令が終了
する前に実行される事になる。すなわち、先行実行が行
われる。この時、前者の命令が、正しく完了しなかった
場合には、本発明によれば、該命令の実行前のデータが
レジスタに保存されているので、該命令の再実行を何ら
の支障なく行うことができるという効果もある。

【００７１】さらに、本発明によれば、バンクＡとバン
クＢのレジスタを同一の構成とすることができるので、
従事のように異なる２つのレジスタファイルが不要とな
り、構成を簡略化できると共に、安価に作成できる。

【図面の簡単な説明】

【図１】　　本発明の構成の概要を示す機能ブロック図
である。

【図２】　　図１のブロック図をより詳細に表したブロ
ック図である。

【図３】　　レジスタワード線ドライバの一具体例を示
す回路図である。

【図４】　　３ポートレジスタセルの一具体例を示す回
路図である。

【図５】　　Ｂフラグを作成する回路の一具体例を示す
回路図である。

【図６】　　図５の回路の入出力信号の関係を示す図で
ある。

【図７】　　Ｓフラグを作成する回路の一具体例を示す
回路図である。

【図８】　　図７の回路の入出力信号の関係を示す図で
ある。

【図９】　　本発明の一実施例の動作を説明するための
、プログラムの一例を示す図である。

【図１０】　　前記プログラムを実行する際に、図２の
ブロック図に入力する信号をその実行段階毎に示した図
である。

【図１１】　　本発明の従来回路を示すブロック図であ
る。

【符号の説明】

１…レジスタ語、２ａ、２ｂ…レジスタ、３…Ｓフラグ
、４…Ｂフラグ、５…レジスタアドレスデコーダ、６…
ワード線、７…データバス、８…セレクト信号、９…Ｓ
反転信号、１０…ブースト信号、１４…クロックΦ２お
よびライト信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　ディジタル計算機のＣＰＵのレジスタ
   ファイルであって、各々が同一の２つのレジスタから構
   成された複数のレジスタ語と、各レジスタ語の中に設け
   られた、前記２つのレジスタの一方を選択するフラグ（
   Ｓフラグ）と、各レジスタ語の中に設けられた、レジス
   タ語の状態を示すフラグ（Ｂフラグ）と、全レジスタ語
   のＢフラグをリセットするリセット手段と、アドレス指
   定されたレジスタ語のＢフラグの内容を必要に応じてセ
   ットするセット手段と、Ｂフラグがセットされているレ
   ジスタ語のＳフラグの内容を必要に応じて反転する反転
   手段とを具備したことを特徴とするディジタル計算機の
   レジスタファイル。
2. 【請求項２】　　複数サイクルを必要とする命令の実行
   時に、元のデータは前記レジスタ語の一方のレジスタに
   残し、かつ命令の実行により得られたデータを他のレジ
   スタに格納し、次に後者のデータを用いて他の命令を実
   行する時には、前記他のレジスタのデータを前記一方の
   レジスタに転送することなく、そのまま用いるようにし
   たことを特徴とする前記請求項１のディジタル計算機の
   レジスタファイルを用いた命令実行方式。