JPH113592A

JPH113592A - 同期式ｒａｍのアクセス制御回路、データ処理プロセッサ及びその制御方法

Info

Publication number: JPH113592A
Application number: JP15319597A
Authority: JP
Inventors: Toshiyuki Nishiwaki; 敏之西脇; Akihito Watanabe; 哲仁渡辺
Original assignee: Fuji Electric Co Ltd; FFC Ltd
Current assignee: Fuji Electric Co Ltd; FFC Ltd
Priority date: 1997-06-11
Filing date: 1997-06-11
Publication date: 1999-01-06
Anticipated expiration: 2017-06-11
Also published as: JP3954159B2

Abstract

(57)【要約】【課題】同期式ＲＡＭのアクセス時間を短縮する。【解決手段】セレクタ３１には、パイプラインレジスタ
ＰＬＲ１４の入力アドレスと出力アドレスとが入力して
おり、ライト時には、パイプラインレジスタＰＬＲ１４
の出力アドレスを選択してライトアドレスとして同期式
ＲＡＭ１５に出力し、リード時にはパイプラインレジス
タＰＬＲ１４の入力アドレスを選択してリードアドレス
として同期式ＲＡＭ１５に出力する。これにより、リー
ド時には、リード命令が実行される１サイクル前にリー
ドアドレスが同期式ＲＡＭ１５に出力されるので、リー
ドサイクルが１サイクルで完了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シングルポート及
びデュアルポート同期式ＲＡＭのアクセス制御回路、デ
ータ処理プロセッサ及びその制御方法に関する。

【０００２】

【従来の技術】クロック信号に同期したタイミングでデ
ータの書き込み及び読み出しが行われる同期式ＲＡＭが
知られている。同期式ＲＡＭのアクセス基本波形は、図
８に示すようにライトサイクルでは、ライト信号がイネ
ーブル（ローレベル）となり、１サイクルの間にアドレ
スとデータが入力されてデータの書き込みが行われる。
リードサイクルでは、１クロック目に読み出しアドレス
が入力され、次の２クロック目にデータが読み出され
る。つまり、ライトサイクルは１サイクル、リードサイ
クルは２サイクルのアクセス時間がかかる。

【０００３】図９は、シングルポート同期式ＲＡＭ１５
の入出力ポートを示す図であり、図１０はその基本波形
を示す図である。シングルポート同期式ＲＡＭ１５は、
クロック入力端子ＣＬＫと、アドレス入力端子ＡＤ、ラ
イト信号入力端子＊ＷＴ、データ入力端子ＤＩ及びデー
タ出力端子ＤＯを備えている。

【０００４】先ず、ライトサイクルではアドレス入力”
Ｘ’１０”が与えられ、同一サイクルにデータ入力とし
て”Ｘ’１０００”が与えられる。ライトサイクルとリ
ードサイクルとが連続した場合、ライトサイクルの次の
サイクルでは、読み出しアドレス”Ｘ’２０”が出力さ
れても、このときデータは同期式ＲＡＭ１５から出力さ
れず、その次のサイクルでデータ”Ｘ’２０００”が出
力される。つまり、ライトサイクルの次のサイクルでリ
ードアドレスが指定されても、同期式ＲＡＭ１５の出力
データは不定となり、その次のサイクルでデータが確定
する。従ってライトサイクルに１クロック、リードサイ
クルに２クロックのアクセス時間がかかる。

【０００５】次に、図１１は、シングルポート同期式Ｒ
ＡＭ１５を使用した従来のパイプライン制御方式のデー
タ処理プロセッサ１０のブロック図である。命令制御部
１１は、読み出した命令を格納するインストラクション
レジスタＩＲＧ(instruction regisuter) １２と、その
格納された命令をデコードして命令解釈を行う命令デコ
ード１３と、デコード１３で解釈された命令を格納及び
実行するパイプラインレジスタＰＬＲ(pipeline regist
er)１４とからなる。

【０００６】パイプラインレジスタＰＬＲ１４は、アド
レスデータとライト信号を同期式ＲＡＭ１５に出力し、
リード信号とライト信号をデータ処理部１６へ出力し、
さらに演算部１７における演算を指示する命令制御信号
を出力する。演算部１７は、ＡＣＣ(accumurater)１８
とＡＬＵ(arithmetic logic unit)とからなる。ＡＬＵ
１９は、命令制御信号に従ってＡＣＣ１８のデータとデ
ータ処理部１６から出力されるデータに対して演算を行
い、演算結果をＡＣＣ１８に出力する。また、ＡＣＣ１
８に格納されたデータは、データ処理部１６を介して同
期式ＲＡＭ１５に書き込まれる。

【０００７】次に、図１１のデータ処理プロセッサ１０
において、同期式ＲＡＭ１５から読み出したデータとＡ
ＣＣ１８のデータとの加算と、その加算結果を同期式Ｒ
ＡＭ１５へ書き込む２つの演算を行う場合について、図
１２の命令実行タイミングチャートを参照して説明す
る。

【０００８】先ず、サイクルａで同期式ＲＡＭ１５から
アドレス”Ｘ’１０”のデータをリードして、そのデー
タとＡＣＣ１８のデータとを加算する命令がインストラ
クションレジスタＩＲＧ１２に取り込まれ、同じサイク
ルで命令デコード１３により命令がデコードされる。次
のサイクルｂで、デコード結果がパイプラインレジスタ
ＰＬＲ１４に格納され、その命令が実行される。しかし
ながら、リードアドレスが与えられて同期式ＲＡＭ１５
から実際にデータが出力されるのは次のサイクルであ
り、データの読み出しに２サイクル必要であるので、パ
イプラインレジスタＰＬＲ１４に格納されている命令は
ＷＡＩＴ制御信号により１サイクルウエイトされる。そ
して、次のサイクルｃで、同期式ＲＡＭ１５のアドレ
ス”Ｘ’１０”から読み出されるデータ”Ｘ’２００”
とＡＣＣ１８に格納されているデータ”Ｘ’１００”と
の加算が行われる。

【０００９】次のサイクルｄでライトイネーブル信号が
出力されると、ＲＡＭ１５のアドレス”Ｘ’２０”にＡ
ＣＣ１８に格納されている加算結果のデータ”Ｘ’３０
０”が書き込まれる。

【００１０】上述したデータ処理プロセッサ１０では、
同期式ＲＡＭ１５からデータを読み出す処理が２サイク
ルのアクセス時間を必要とし、ＡＣＣ１８の格納データ
をＲＡＭ１５に書き込む処理が１サイクルのアクセス時
間を必要とするので合計で３サイクルのアクセス時間が
必要であった。

【００１１】次にデュアルポート同期式ＲＡＭ２１にお
ける基本動作を図１３及び図１４を参照して説明する。
デュアルポート同期式ＲＡＭ２１は、図１３に示すよう
にＡ系ポートのアドレス入力端子ＡＤＡ、データ入力端
子ＤＩ、ライト信号入力端子ＷＴ、データ出力端子ＤＯ
Ａ、Ｂ系ポートのアドレス入力端子ＡＤＢ、データ出力
端子ＤＯＢからなり、Ａ系ポートはリード／ライトポー
ト、Ｂ系ポートはリード専用ポートである。

【００１２】図１４のに示すように同一サイクルにＡ
系ポート、Ｂ系ポートの同じアドレスに対してリード動
作を行う場合には、Ａ系ポート、Ｂ系ポートとも支障な
くアクセスできる。また、同図に示すように同一サイ
クルで異なるアドレスに対してＡ系ポートがライト動作
で、Ｂ系ポートがリード動作の場合も両ポートとも支障
無くアクセスできる。しかしながら、同図に示すよう
に同一サイクルで同一アドレスに対してＡ系ポートがラ
イト動作で、Ｂ系ポートがリード動作を行う場合、Ｂ系
ポートの出力データが不定となる。

【００１３】従って、図１４ののようなアクセスが発
生しないようにＡ系ポートとＢ系ポートのアクセスを排
他制御するためのソフトウェア処理、あるいはハードウ
ェア回路が必要となり、処理時間の増大、あるいはハー
ドウェア回路の複雑化を生じさせるという問題点があっ
た。

【００１４】次に、上記のデュアルポート同期式ＲＡＭ
２１をデータ処理プロセッサのワークレジスタとして使
用した場合について図１５及び図１６を参照して説明す
る。Ａ系ポートをソースレジスタ及びディストネーショ
ンレジスタ、Ｂ系ポートをソースレジスタとして使用し
て、Ａ系ポートのソースレジスタからデータを読み込
み、Ｂ系ポートのソースレジスタからデータを読み込
み、それらを加算してＡ系ポートのディストネーショ
ンレジスタに書き込む命令と、Ａ系ポートのソースレ
ジスタからデータを読み出し、Ｂ系ポートのソースレ
ジスタからデータを読み出し、それらを加算してＡ系
ポートのディストネーションレジスタに書き込む命令の
２つの命令を実行する場合について説明する。

【００１５】デュアルポート同期式ＲＡＭ２１では、１
つのポートに対してライトサイクルとリードサイクルを
連続して行うことができないので、のＡ系ポートへの
書き込みサイクルの次にのＡ系ポートからのデータの
読み出しを行うことができない。

【００１６】従って＋＝と、＋＝の２つの
命令を連続して実行することができないので、従来、プ
ログラムを作成する際に、＋＝の命令の次に”Ｎ
ＯＰ”を記述して、図１６に示すように無処理の期間を
設ける必要があった。

【００１７】

【発明が解決しようとする課題】上述したようにシング
ルポート同期式ＲＡＭにおいて、データのリードサイク
ルが２クロックかかるので、同期式ＲＡＭのアクセス時
間が長くなるという問題点があった。

【００１８】また、デュアルポート同期式ＲＡＭにおい
て、アクセスの競合を避けるために排他制御を行う必要
があり、そのためにソフトウェア、あるいはハードウェ
アによるインタロックが必要であり、プログラム及び演
算処理時間の増加、あるいは回路規模が増大するという
問題点があった。

【００１９】さらに、デュアルポート同期式ＲＡＭをワ
ークレジスタとして使用した場合に、１つのポートに対
するライトサイクルとリードサイクルを連続して処理で
きないので、”ＮＯＰ”等をライトサイクルの次に挿入
する必要があり、プログラム量が増え、処理時間が長く
なるという問題点があった。

【００２０】本発明の課題は、同期式ＲＡＭにおいて、
データの読み出しを１クロックで行えるようにすること
である。本発明の他の課題は、デュアルポート同期式Ｒ
ＡＭにおいて、同一サイクルでライトアドレスとリード
アドレスが一致する場合でもデータの読み出しが行える
ようにすることである。

【００２１】さらに他の課題は、デュアルポート同期式
ＲＡＭに対してライトサイクルとリードサイクルを連続
して実行できるようにすることである。

【００２２】

【課題を解決するための手段】第１の発明は、同期式Ｒ
ＡＭに対するデータのリード及びライトアクセスを制御
するアクセス制御回路において、ライト時には、同期式
ＲＡＭに対するリード及びライトアクセスを行う命令実
行部から出力されるアドレスをライトアドレスとして同
期式ＲＡＭに出力し、リード時には命令実行部で実行さ
れリード命令の１サイクル前のアドレスをリードアドレ
スとして同期式ＲＡＭに出力することを特徴とする。

【００２３】この第１の発明によれば、従来、リードサ
イクルでアドレスが出力されるタイミングの１サイクル
前にリードアドレスが同期式ＲＡＭに出力され、その次
のサイクルにそのアドレスのデータが読み出されるの
で、リードサイクルを１サイクルで完了することがで
き、同期式ＲＡＭのアクセス時間を短縮できる。

【００２４】第２の発明は、デュアルポート同期式ＲＡ
Ｍに対するデータのリード及びライトアクセスを制御す
るアクセス制御回路において、ライトサイクルにおける
ライトデータを記憶する記憶回路と、同一サイクルにお
けるデュアルポート同期式ＲＡＭの一方のポートのライ
トアドレスと、他方のポートのリードアドレスとを比較
するアドレス比較回路と、アドレス比較回路で２つのポ
ートのライトアドレスとリードアドレスとの一致が検出
されたとき、記憶回路に記憶されているデータを選択し
てデュアルポート同期式ＲＡＭのリードデータとして出
力する選択回路とを備える。

【００２５】第２の発明によれば、同一サイクルにおけ
るデュアルポートＲＡＭの一方のポートのライトアドレ
スと、他方のポートのリードアドレスとが一致する場合
でも、ライトサイクルで書き込まれたデータが記憶回路
から出力されるので、同一サイクルでの同一アドレスで
のアクセスの競合が発生しない。従って、２つのポート
に対するアクセスの排他制御をする必要がなくなり、プ
ログラムを簡素化でき、それにより処理時間も短縮でき
る。

【００２６】第３の発明は、少なくとも２つのデュアル
ポートＲＡＭを有し、２つのデュアルポートＲＡＭの一
方のポートをライト専用ポートとして同一のアドレスに
同一のデータを同時に書き込み、他方のポートをリード
専用ポートしてそれぞれ独立にアクセスする第３の発明
によれば、ライトサイクルとリードサイクルが連続する
場合でも、それぞれ別のポートにライト及びリードする
ことで、それらの命令を連続して実行することができ
る。従って、ライトサイクルとリードサイクルとの間に
無処理の期間を設ける必要がなくなるので、プログラム
の作成する際にＮＯＰを挿入することを意識する必要が
なくなり、プログラム量も少なくなるので処理時間も短
縮できる。

【００２７】

【発明の実施の形態】以下、本発明を図面を参照して説
明する。図１は、本発明の第１の実施の形態のパイプラ
イン制御方式のデータ処理プロセッサ３０のブロック図
である。このデータ処理プロセッサ３０と、図１１の従
来のデータ処理プロセッサ１０で共通するブロックに
は、同一の符号を付けてそれらの説明は省略する。

【００２８】セレクタ（選択回路）３１には、パイプラ
インレジスタＰＬＲ(pipline register)１４の入力アド
レスと出力アドレスとが入力され、その制御端子にシン
グルポート同期式ＲＡＭ１５のライト信号が入力されて
いる。

【００２９】セレクタ３１は、ライト信号がディセーブ
ル（ローレベル）のとき、つまりリードサイクルのとき
に、パイプラインレジスタＰＬＲ１４に入力されるアド
レスを選択してシングルポート同期式ＲＡＭ１５に出力
し、ライト信号がイネーブルのとき、パイプラインレジ
スタＰＬＲ１４の出力アドレスをシングルポート同期式
ＲＡＭ１５に出力する。

【００３０】すなわち、リード命令がパイプラインレジ
スタＰＬＲ１４に格納されて実行される１サイクル前
に、パイプラインレジスタＰＬＲ１４に入力されるリー
ドアドレスがセレクタ３１で選択されてシングルポート
同期式ＲＡＭ１５に供給される。従って、パイプライン
レジスタＰＬＲ１４に格納されている命令が実行される
１サイクル前にシングルポート同期式ＲＡＭ１５にリー
ドアドレスが出力され、次のサイクルにそのアドレスの
データが読み出されるので、リードサイクルを含む命令
が１サイクルで完了する。

【００３１】また、ライトサイクルの場合には、パイプ
ラインレジスタＰＬＲ１４に格納されているライト命令
が実行されるのと同一サイクルに、パイプラインレジス
タＰＬＲ１４から出力されるライトアドレスが、セレク
タ３１で選択されてシングルポート同期式ＲＡＭ１５に
供給され、そのアドレスにデータが書き込まれるので、
ライトサイクルを含む命令が１サイクルで完了する。

【００３２】図２は、シングルポート同期式ＲＡＭ１５
のアドレス”Ｘ’１０”のデータとＡＣＣ(accumrater)
１８のデータを加算し、加算結果をシングルポート同期
式ＲＡＭ１５のアドレス”Ｘ’２０”に書き込む場合の
データ処理プロセッサ３１の命令実行タイミングチャー
トである。

【００３３】サイクルａでインストラクションレジスタ
ＩＲＧ１２に格納された命令をデコードして命令解釈を
行う。このとき、ライト信号＊ＷＴはディセーブルで、
リードサイクルであるのでパイプラインレジスタＰＬＲ
１４に入力されるアドレス”Ｘ’１０”がセレクタ３２
で選択されてシングルポート同期式ＲＡＭ１５にリード
アドレスとして出力される。次のサイクルｂでは、１つ
前のサイクルａでシングルポート同期式ＲＡＭ１５のア
ドレス”Ｘ’１０”が指定されているので、そのアドレ
ス”Ｘ’１０”のデータ”Ｘ’２００”の読み出しと、
読み出したデータとＡＣＣ１８のデータ”Ｘ’１００”
との加算が行われる。

【００３４】すなわち、リードサイクル時には、セレク
タ３１により１サイクル前に、同期式ＲＡＭ１５へリー
ドアドレスが出力されるので、次の１サイクルでデータ
のリードが行われ、データのリードサイクルが実質的に
１サイクルで完了する。

【００３５】そして、次のサイクルｃで、ＡＣＣ１８に
格納された加算結果の”Ｘ’３００”がシングルポート
同期式ＲＡＭ１５のアドレス”Ｘ’２０”に書き込まれ
る。この場合、データのライトサイクルは１サイクルで
完了する。

【００３６】この第１の実施の形態によれば、リードサ
イクルでは、パイプラインレジスタＰＬＲ１４の入力ア
ドレスを、同期式ＲＡＭ１５に供給することにより、実
質的に１サイクルで同期式ＲＡＭ１５からのデータの読
み出しを完了することができ、データを高速でリード／
ライトできる。

【００３７】次に、図３は、デュアルポート同期式ＲＡ
Ｍ４１の同一アドレスに対してデータのライトとリード
を連続して行えるようにした本発明の第２の実施の形態
のパイプライン制御方式のデータ処理プロセッサ４０の
ブロック図である。なお、既に説明した回路ブロックと
同一の部分には同じ符号を付けてそれらの説明を省略す
る。

【００３８】デュアルポート同期式ＲＡＭ４１は、Ａ系
ポートとＢ系ポートの２つのポートを有し、この実施の
形態ではＡ系をライトポート、Ｂ系をリードポートとし
て使用している。

【００３９】セレクタ４２には、パイプラインレジスタ
ＰＬＲ１４ａに入力されるアドレスと、パイプラインレ
ジスタＬＰＲ１４ａから出力されるアドレスとが入力さ
れており、セレクタ４２の制御端子にはパイプラインレ
ジスタＰＬＲ１４ａから出力されるライト信号が入力し
ている。このセレクタ４２は、ライト信号がイネーブル
のとき、パイプラインレジスタ１４ａから出力されるア
ドレスを選択してデュアルポート同期式ＲＡＭ４１のＡ
系ポートのアドレス入力端子ＡＤＡに出力し、ライト信
号がディセーブルのときには、パイプラインレジスタＰ
ＬＲ１４ａの入力側のアドレスを選択してＡ系ポートの
アドレス入力端子ＡＤＡに出力する。また、セレクタ４
２の出力はアドレスコンパレータ４３に出力されてい
る。

【００４０】これにより、リードサイクルの１サイクル
前に、デュアルポートＲＡＭ４１のＡ系ポートにリード
アドレスが入力され、次のサイクルにそのアドレスのデ
ータが出力されるので、リードサイクルを１サイクルで
完了することができる。

【００４１】ライトサイクルのときには、セレクタ４２
でパイプラインレジスタ１４ａの出力アドレスが選択さ
れてデュアルポート同期式ＲＡＭ４１のＡ系ポートに出
力され、データ処理部４４から出力され、Ａ系ポートの
データ入力端子ＤＩに入力するデータがそのアドレスに
書き込まれ、同時にそのデータが補助レジスタ４５に書
き込まれる。

【００４２】デュアルポートＲＡＭ４１のＢ系ポートの
アドレス入力端子ＡＤＢには、パイプラインレジスタ１
４ｂの入力アドレスが入力しており、この入力アドレス
はアドレスコンパレータ４３の他方の入力端子に入力し
ている。

【００４３】アドレスコンパレータ４３は、Ａ系ポート
のライトアドレスとＢ系ポートのリードアドレスとを比
較し、両者が一致したとき、ハイレベルの信号をアンド
ゲート４６に出力する。アンドゲート４６の他の入力端
子にはパイプラインレジスタ１４ａから出力されるライ
ト信号が入力されており、ライト信号がディセーブル
（ハイレベル）で、かつＡ系ポートのライトアドレス
と、Ｂ系ポートのリードアドレスとが一致したときハイ
レベルの信号をアドレス一致フラグレジスタ４７に出力
する。アドレス一致フラグレジスタ４７は、アンドゲー
ト４６の出力がハイレベルのときアドレス一致フラグ
を”１”にする。

【００４４】セレクタ４８は、アドレス一致フラグレジ
スタ４７から出力されるアドレス一致フラグの内容によ
って、デュアルポート同期式ＲＡＭ４１のＢ系ポートの
出力と、補助レジスタ４５の出力との一方を選択してデ
ータ処理部４９に出力する回路である。アドレス一致フ
ラグが”１”のとき、つまり同一サイクルのライトアド
レスとリードアドレスとが一致する場合には、補助レジ
スタ４６に格納されているライトサイクルで書き込まれ
たデータを選択してデータ処理部４９に出力する。

【００４５】これにより、デュアルポート同期式ＲＡＭ
４１の異なるポートにライト及びリードが行われ、同一
サイクルにおけるライトアドレスとリードアドレスが一
致して、デュアルポート同期式ＲＡＭ４１の出力が不定
となっても、デュアルポート同期式ＲＡＭ４１の出力デ
ータの代わりに補助レジスタ４５に格納されているライ
トデータを出力することで、デュアルポート同期式ＲＡ
Ｍ４１の指定されたアドレスに書き込まれたデータを読
み出すことができる。

【００４６】他方、アドレス一致フラグレジスタ４７の
アドレス一致フラグが”０”のときには、セレクタ４８
はデュアルポート同期式ＲＡＭ４１の出力データを選択
してデータ処理部４９に出力するので、同一サイクルで
ライトアドレスとリードアドレスが同一である時以外
は、デュアルポート同期式ＲＡＭ４１のデータがデータ
処理部４９に出力される。

【００４７】図４は、上述した第２の実施の形態のデー
タ処理プロセッサ４０のアクセスタイミングチャートで
ある。サイクルａでライト信号＊ＷＴがイネーブルとな
り、Ａ系ポートの入力アドレスとして”ｘ’１０”が指
定され、Ａ系入力データとして”Ｘ’１００”が入力さ
れると、デュアルポート同期式ＲＡＭ４１のアドレス”
ｘ’１０”にデータ”Ｘ’１００”が書き込まれ、同時
に補助レジスタ４５にそのデータ”Ｘ’１００”が格納
される。このサイクルａでは同時にＢ系ポートのリード
アドレスとして、ライトアドレスと同じ”Ｘ’１０”が
出力されており、アドレスが一致するのでアドレスコン
パレータ４３の出力はハイレベルとなる。

【００４８】次のサイクルｂでは、ライト信号＊ＷＴが
ディセーブルとなる。また、１サイクル前のライトサイ
クルでＡ系ポートのライトアドレスとＢ系ポートのリー
ドアドレスが共に”Ｘ’１０”でアドレスが一致し、ア
ドレスコンパレータ４３の出力はハイレベルとなってい
るので、アドレス一致フラグレジスタ４７の出力が”
１”になる。このとき、Ｂ系ポートの出力データは不定
となっているが、アドレス一致フラグが”１”であるの
で、セレクタ４８は補助レジスタ４５に記憶されている
データ”ｘ’１００”、つまり、ライトサイクルで書き
込まれたデータを選択してデータ処理部４９に出力す
る。

【００４９】この第２の実施の形態によれば、同一サイ
クルにおいてライトアドレスとリードアドレスとが一致
した場合でも、補助レジスタ４５に記憶されているデー
タを読み出すことで、デュアルポートＲＡＭ４１の指定
されたアドレスのデータと同一のデータを読み出すこと
ができる。従って、デュアルポートＲＡＭに対するアク
セスの競合を意識せずにプログラムを作成でき、プログ
ラムも簡素化でき、処理時間も短縮できる。

【００５０】なお、この第２の実施の形態では、パイプ
ラインレジスタＰＬＲ１４ａの入力アドレスをリードア
ドレスとして出力してリードサイクルを１サイクルで完
了させる場合について説明したが、従来のようにパイプ
ラインレジスタＰＬＲ１４の出力アドレスをリードアド
レスとして出力してリードサイクルに２サイクル要する
場合にも適用できる。

【００５１】次に、図５は、２個のデュアルポート同期
式ＲＡＭを使用して、ライトサイクルとリードサイクル
を連続して行えるようにした本発明の第３の実施の形態
のデータ処理プロセッサ５０のブロック図である。同図
において、既に説明した回路ブロックと同一の部分には
同じ符号を付けて説明を省略する。

【００５２】２個のデュアルポート同期式ＲＡＭ５１，
５２のＡ系ポートはライト専用ポートとなっており、Ｂ
系ポートは読み出し専用ポートとなっており、それぞれ
独立にアクセスできる。デュアルポート同期式ＲＡＭ５
１，５２のＡ系ポートのアドレス端子ＡＤＡにはパイプ
ラインレジスタＰＬＲ１４から出力されるディストネー
ション（ＲＤ）アドレスが入力し、データ入力端子ＤＩ
にはＡＬＵ１９の出力データが入力している。つまり２
個のデュアルポート同期式ＲＡＭ５１，５２の同一のア
ドレスに同一のデータが同時に書き込まれるようになっ
ている。

【００５３】レジスタＲＳ１として使用されるデュアル
ポート同期式ＲＡＭ５１のＢ系ポートのアドレス端子Ａ
ＤＢには、デコーダ１３から出力されるレジスタＲＳ１
のリードアドレスが入力し、出力端子ＤＯＢから読み出
されるデータがＡＬＵ１９の一方の入力端子に出力され
る。

【００５４】レジスタＲＳ２として使用されるデュアル
ポートＲＡＭ５２のＢ系ポートのアドレス端子ＡＤＢに
は、デコーダ１３から出力されるＲＳ２のリードアドレ
スが入力し、データ出力端子ＤＯＢから読み出されるデ
ータがＡＬＵ１９の他方の入力端子に出力される。

【００５５】以下、第３の実施の形態において、レジス
タＲＳ１及びＲＳ２の値を加算してディストネーション
レジスタに格納するときの動作を、図６を参照して説明
する。

【００５６】デュアルポート同期式ＲＡＭ５１のＢ系ポ
ートにレジスタＲＳ１のリードアドレスが入力され、そ
のアドレスのデータがＡＬＵ１９の一方の入力端子に出
力される（図６）。次にデュアルポート同期式ＲＡＭ
５２のＢ系ポートにレジスタＲＳ２のリードアドレスが
入力され、そのアドレスのデータが読み出されてＡＬＵ
１９の他方の入力端子に出力される（図６）。さら
に、デュアルポート同期式ＲＡＭ５１，５２のＡ系ポー
トにライトアドレスが入力され、レジスタＲＳ１とレジ
スタＲＳ２の値を加算した結果がデュアルポート同期式
ＲＡＭ５１，５２のＡ系ポートの同じアドレスに書き込
まれる（図６）。

【００５７】次にデュアルポート同期式ＲＡＭ５２のＢ
系ポートにレジスタＲＳ１のリードアドレスが入力さ
れ、そのアドレスのデータが読み出されてＡＬＵ１９の
一方の入力端子に出力される（図６）。

【００５８】この場合、ライトサイクルとリードサイク
ルが連続しているが、ライト動作がデュアルポート同期
式ＲＡＭ５１及び５２のＡ系ポートで、リード動作がデ
ュアルポート同期式ＲＡＭ５２のＢ系ポートとなってい
るので、同一のポートに対するライト動作とリード動作
ではないので、それらの命令を連続して実行できる。

【００５９】以下同様に、デュアルポート同期式ＲＡＭ
５２にレジスタＲＳ２のリードアドレスが入力され、そ
のアドレスのデータが読み出されてＡＬＵ１９の他方の
入力端子に出力される（図６）。さらに、ＡＬＵ１９
から出力されるレジスタＲＳ１の値とレジスタＲＳ２の
値の加算結果（＋）を、パイプラインレジスタＰＬ
Ｒ１４から出力されるアドレスに書き込む（図６）。

【００６０】この第３の実施の形態によれば、同一ポー
トに対してライトサイクルとリードサイクルが連続する
ことがなくなる。従って、従来のようにライトサイクル
とリードサイクルとの間にＮＯＰを挿入する必要がなく
なるので、その分プログラム量を少なくなり処理時間も
短縮される。

【００６１】次に、図７は、デュアルポート同期式ＲＡ
Ｍに対するライトサイクルとリードサイクルを連続して
実行できると共に、同一サイクルの同一アドレスに対す
るアクセスの競合を防止するようにした本発明の第４の
実施の形態のデータ処理プロセッサ６０のブロック図で
ある。

【００６２】デュアルポート同期式ＲＡＭ５１，５２
は、第３の実施の形態で述べたのと同一のものであり、
２つのデュアルポート同期式ＲＡＭ５１，５２のＡ系の
ポートがライト専用で同一のアドレスに同一のデータが
書き込まれ、Ｂ系のポートがリード専用でそれぞれレジ
スタＲＳ１、レジスタＲＳ２として独立にアクセスでき
るようになっている。

【００６３】補助レジスタ６１には、デュアルポート同
期式ＲＡＭ５１に書き込まれた最新のデータが記憶され
る。アドレスコンパレータ６２は、デュアルポート同期
式ＲＡＭ５１のＡ系ポートのライトアドレスと、Ｂ系ポ
ートのレジスタＲＳ１のリードアドレスとを比較し、比
較結果をアドレス一致フラグレジスタ６３に出力する。
アドレス一致フラグレジスタ６３は、アドレスコンパレ
ータ６２からアドレスの一致を示す信号が入力すると、
アドレス一致フラグを”１”にし、その”１”の信号を
セレクタ６４の制御端子に出力する。

【００６４】セレクタ６４は、アドレス一致フラグの内
容に従って、デュアルポートＲＡＭ５１から読み出され
るデータと、補助レジスタ６１の出力データの一方を選
択してＡＬＵ１９に出力する。

【００６５】デュアルポートＲＡＭ５２にも同様に補助
レジスタ６５、アドレスコンパレータ６６、アドレス一
致フラグレジスタ６７、セレクタ６８が設けられてお
り、デュアルポート同期式ＲＡＭ５２のライトアドレス
とレジスタＲＳ２のリードアドレスとを比較し、両者が
一致した場合には、補助レジスタ６５のデータが選択さ
れてＡＬＵ１９の他方の入力端子に出力される。

【００６６】今、ライトサイクルでデュアルポート同期
式ＲＡＭ５１，５２のＡ系ポートの同一アドレスに同一
データが書き込まれると、同時に補助レジスタ６１，６
５にも同一のデータが書き込まれる。そして、次のサイ
クルがリードサイクルであると、リードサイクルの１サ
イクル前、つまりライトアドレスが出力されるのと同一
のサイクルにデコーダ１３からリードアドレスが出力さ
れる。そして、アドレスコンパレータ６２，６６でライ
トアドレスとリードアドレスとが比較され、アドレスコ
ンパレータ６２または６６がアドレスの一致を検出する
と、アドレス一致フラグレジスタ６３または６７の出力
を”１”にセットする。すると、セレクタ６４または６
８が補助レジスタ６１または６５に格納されているデー
タを選択してＡＬＵ１９に出力する。これにより、同一
サイクルでライトアドレスとリードアドレスが同一であ
ったときにも、そのアドレスに記憶されているデータと
同一のデータが補助レジスタ６１（または補助レジスタ
６５）から出力される。

【００６７】従って、同一サイクルで同一アドレスに対
するアクセスが生じないようにアクセスの競合を防止す
るための制御を行う必要が無くなるので、プログラムが
簡素になり処理時間も短くなる。

【００６８】さらに、デュアルポート同期式ＲＡＭ５
１、５２のＡ系ポートをライト専用ポートとして同一の
アドレスに同一のデータを書き込み、Ｂ系ポートをリー
ド専用ポートとしてそれぞれ独立にアクセスするように
したので、ライトアクセスとリードアクセスが連続する
場合でも、ＮＯＰを挿入することなくそれらの命令を連
続して実行できる。

【００６９】なお、上記の実施の形態は、本発明をパイ
プライン制御方式のデータ処理プロセッサに適用した場
合であるが、一般的なマイクロプログラム制御方式のデ
ータ処理プロセッサに適用することもできる。

【００７０】

【発明の効果】本発明によれば、同期式ＲＡＭのリード
サイクルが１サイクルで完了するので、同期式ＲＡＭの
アクセス時間を短縮できる。また、デュアルポート同期
式ＲＡＭにおいて、同一サイクルで同一アドレスに対す
るアクセスの競合が生じないので、従来のようにアクセ
スの競合を意識してプログラムを作成する必要が無くな
り、プログラム簡素化でき、処理時間も短縮できる。さ
らに、２つのデュアルポートＲＡＭを用いることで、同
一ポートに対してライトサイクルとリードサイクルが連
続することがなくなるので、ライトとリードを連続して
実行することが可能となる。

【図面の簡単な説明】

【図１】第１の実施の形態のデータ処理プロセッサのブ
ロック図である。

【図２】第１の実施の形態のデータ処理プロセッサの命
令実行タイミングチャートである。

【図３】第２の実施の形態のデータ処理プロセッサのブ
ロック図である。

【図４】第２の実施の形態のデータ処理プロセッサのア
クセスタイミングチャートである。

【図５】第３の実施の形態のデータ処理プロセッサのブ
ロック図である。

【図６】第３の実施の形態の連続命令実行時の同期式Ｒ
ＡＭの動作を示す図である。

【図７】第４の実施の形態のデータ処理プロセッサのブ
ロック図である。

【図８】同図（Ａ）、（Ｂ）は同期式ＲＡＭのアクセス
の基本波形を示す図である。

【図９】シングルポート同期式ＲＡＭの入出力ポートを
示す図である。

【図１０】シングルポート同期式ＲＡＭの基本波形を示
す図である。

【図１１】従来のパイプライン制御方式のデータ処理プ
ロセッサのブロック図である。

【図１２】従来のパイプライン制御方式のデータ処理プ
ロセッサの命令実行タイミングチャートである。

【図１３】デュアルポート同期式ＲＡＭの入出力ポート
を示す図である。

【図１４】デュアルポート同期式ＲＡＭの基本波形を示
す図である。

【図１５】連続命令実行時の同期式ＲＡＭの動作を示す
図である。

【図１６】ＮＯＰ命令を追加した連続命令実行時の同期
式ＲＡＭの動作を示す図である。

【符号の説明】

１５シングルポート同期式ＲＡＭ４１，５１，５２デュアルポート同期式ＲＡＭ３１，４２，４８、６４，６８セレクタ４３，６２，６６アドレスコンパレータ４７，６３，６７アドレス一致フラグレジスタ４５，６１，６５補助レジスタ

Claims

【特許請求の範囲】

【請求項１】同期式ＲＡＭに対するデータのリード及び
ライトアクセスを制御するアクセス制御回路において、ライト時には、前記同期式ＲＡＭに対するリード及びラ
イトアクセスを行う命令実行部から出力されるアドレス
をライトアドレスとして前記同期式ＲＡＭに出力し、リ
ード時には前記命令実行部で実行されるリード命令の１
サイクル前のアドレスをリードアドレスとして前記同期
式ＲＡＭに出力することを特徴とする同期式ＲＡＭのア
クセス制御回路。
【請求項２】前記命令実行部は、読み出した命令を格納
するインストラクションレジスタと、デコーダされた前
記命令を実行するパイプラインレジスタとからなり、ライト時には前記パイプラインレジスタから出力される
アドレスを選択してライトアドレスとして前記同期式Ｒ
ＡＭに出力し、リード時には前記パイプラインレジスタ
の入力アドレスを選択してリードアドレスとして前記同
期式ＲＡＭに出力する選択回路とを備えることを特徴と
する請求項１記載の同期式ＲＡＭのアクセス制御回路。
【請求項３】同期式ＲＡＭに対するデータのリード及び
ライトアクセスを制御するアクセス制御回路において、命令を格納する第１のレジスタと、デコードされた前記
命令を実行する第２のレジスタとからなる命令実行部
と、ライト時には前記第２のレジスタから出力されるアドレ
スを選択してライトアドレスとして前記同期式ＲＡＭに
出力し、リード時には前記第２のレジスタの入力アドレ
スを選択してリードアドレスとして前記同期式ＲＡＭに
出力する選択回路とを備えることを特徴とする同期式Ｒ
ＡＭのアクセス制御回路。
【請求項４】デュアルポート同期式ＲＡＭに対するデー
タのリード及びライトアクセスを制御するアクセス制御
回路において、ライトサイクルにおけるライトデータを記憶する記憶回
路と、同一サイクルにおける前記デュアルポート同期式ＲＡＭ
の一方のポートのライトアドレスと、他方のポートのリ
ードアドレスとを比較するアドレス比較回路と、前記アドレス比較回路で前記２つのポートのライトアド
レスとリードアドレスとの一致が検出されたとき、前記
記憶回路に記憶されているデータを選択して前記デュア
ルポート同期式ＲＡＭのリードデータとして出力する選
択回路とを備えることを特徴とするデュアルポート同期
式ＲＡＭのアクセス制御回路。
【請求項５】少なくとも２つのデュアルポート同期式Ｒ
ＡＭを有し、前記２つのデュアルポート同期式ＲＡＭの一方のポート
をライト専用ポートとして同一のアドレスに同一のデー
タを同時に書き込み、他方のポートをリード専用ポート
としてそれぞれ独立にアクセスすることを特徴とするデ
ータ記憶回路。
【請求項６】命令を順次実行する命令実行部と、同期式ＲＡＭと、ライト時には前記命令実行部から出力されるライトアド
レスを選択して前記同期式ＲＡＭに出力し、リード時に
は前記命令実行部で実行されるリード命令の１サイクル
前のリードアドレスを選択して前記同期式ＲＡＭに出力
する選択回路とを備えることを特徴とするデータ処理プ
ロセッサ。
【請求項７】前記命令実行部は、命令を格納するインス
トラクションレジスタと、前記命令をデコードして命令
解釈を行うデコーダと、デコード結果を格納すると共に
解釈された命令を実行するパイプラインレジスタとから
なり、前記選択回路は、前記パイプラインレジスタの入力アド
レスと出力アドレスとを入力し、ライト時には前記パイ
プラインレジスタから出力されるアドレスをライトアド
レスとして前記同期式ＲＡＭに出力し、リード時には前
記パイプラインレジスタに入力するアドレスをリードア
ドレスとして前記同期式ＲＡＭに出力することを特徴と
する請求項６記載のデータ処理プロセッサ。
【請求項８】デュアルポート同期式ＲＡＭと、前記デュアルポート同期式ＲＡＭの２つのポートに対応
して、それぞれ命令を実行する第１及び第２の命令実行
部と、ライト時には前記第１の命令実行部の出力アドレスを選
択してライトアドレスとして前記デュアルポート同期式
ＲＡＭの一方のポートに出力し、リード時には前記第１
の命令実行部で実行されるリード命令の１サイクル前の
アドレスをリードアドレスとして前記一方のポートに出
力する第１の選択回路と、前記第２の命令実行部で実行されるリード命令の１サイ
クル前のアドレスを前記デュアルポート同期式ＲＡＭの
他方のポートに出力するアドレス出力回路と、前記デュアルポート同期式ＲＡＭのライトデータを記憶
する記憶回路と、同一サイクルにおける前記デュアルポート同期式ＲＡＭ
の一方のポートのライトアドレスと、他方のポートのリ
ードアドレスとを比較するアドレス比較回路と、前記アドレス比較回路で前記２つのポートのライトアド
レスとリードアドレスとの一致が検出されたとき、前記
記憶回路に記憶されているデータを選択して前記デュア
ルポート同期式ＲＡＭのリードデータとして出力する第
２の選択回路とを備えることを特徴とするデータ処理プ
ロセッサ。
【請求項９】命令を順次実行する命令実行部と、少なくとも２つのデュアルポート同期式ＲＡＭとを有
し、前記２つのデュアルポート同期式ＲＡＭの一方のポート
をライト専用ポートとして同一のアドレスに同一のデー
タを同時に書き込み、他方のポートをリード専用ポート
としてそれぞれ独立にアクセスすることを特徴とするデ
ータ処理プロセッサ。
【請求項１０】少なくとも２つのデュアルポート同期式
ＲＡＭと、前記２つのデュアルポート同期式ＲＡＭのライトデータ
を記憶する第１及び第２の記憶回路と、同一サイクルにおけるライトアドレスとリードアドレス
とを比較する第１及び第２のアドレス比較回路と、前記第１または第２のアドレス比較回路でアドレスの一
致が検出されたとき、前記第１または第２の記憶回路に
記憶されているデータを選択して前記第１または第２の
デュアルポート同期式ＲＡＭのリードデータとして出力
し、前記アドレスの不一致が検出されたときには、前記
第１または第２のデュアルポート同期式ＲＡＭの出力デ
ータを選択して出力する第１及び第２選択回路とを備え
ることを特徴とするデュアルポート同期式ＲＡＭのアク
セス制御回路。
【請求項１１】同期式ＲＡＭに対するデータのリード及
びライトアクセスを制御するアクセス制御方法におい
て、ライト時には命令実行部から出力されるアドレスをライ
トアドレスとして前記同期式ＲＡＭに出力し、リード時
には前記命令実行部で実行されるリード命令の１サイク
ル前のアドレスをリードアドレスとして前記同期式ＲＡ
Ｍに出力することを特徴とする同期式ＲＡＭのアクセス
制御方法。
【請求項１２】デュアルポート同期式ＲＡＭに対するデ
ータのリード及びライトアクセスを制御するアクセス制
御方法において、ライトサイクルにおけるライトデータを記憶し、同一サイクルにおけるライトアドレスとリードアドレス
とを比較し、前記アドレス比較でアドレスが一致したときには、記憶
されているライトデータを前記デュアルポート同期式Ｒ
ＡＭのリードデータとして出力し、アドレスが不一致の
ときには、前記デュアルポートＲＡＭから読み出される
データを出力することを特徴とするデュアルポート同期
式ＲＡＭのアクセス制御方法。
【請求項１３】２つのデュアルポート同期式ＲＡＭの一
方のポートをライト専用ポートとして同一のアドレスに
同一のデータを同時に書き込み、前記２つのデュアルポ
ートＲＡＭの他方のポートをリード専用ポートして、そ
れぞれ独立にアクセスすることを特徴とするデュアルポ
ートＲＡＭのアクセス制御方法。